KR100789922B1 - 반도체 소자의 제조방법 및 이를 통해 제조된 반도체 소자 - Google Patents
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Abstract
본 발명은 제조공정을 단순화시키면서, 소스 및 드레인 영역의 결함을 원천적으로 방지할 수 있는 반도체 소자의 제조방법 및 이를 통해 제조된 반도체 소자를 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 후속 공정을 통해 형성될 금속막과 반응하지 않는 전도성 화합물을 형성하는 단계와, 상기 전도성 화합물과 상기 게이트 절연막을 식각하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 포함하는 상기 기판 상부에 상기 금속막을 형성하는 단계와, 상기 금속막과 상기 기판에 함유된 실리콘을 반응시켜 상기 게이트 전극의 양측으로 노출되는 상기 기판에 금속 실리사이드막으로 이루어진 소스 및 드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
반도체 소자, 실리사이드, 스페이서, 게이트, 소스, 드레인, 전도성 화합물
Description
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 공정 단면도.
도 2는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 통해 제조된 게이트 커패시터(capacitor)의 게이트 전압에 대한 정전용량(capacitance) 특성을 도시한 그래프.
도 3은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 통해 제조된 게이트 커패시터를 고분해능 투과 전자 현미경을 이용하여 촬영한 사진.
도 4는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 통해 제조된 n형 SB-MOSFET(Schottky Barrier - MOSFET)를 주사 전자 현미경을 이용하여 촬영한 사진.
도 5는 도 4에 도시된 SB-MOSFET의 동작 특성을 설명하기 위하여 도시한 그래프.
<도면의 주요 부분에 대한 부호의 설명>
10 : 기판
11 : 게이트 절연막
11A : 게이트 절연막 패턴
12 : 도전막(전도성 화합물)
12A : 게이트 전극
13 : 금속막
14 : 소스 및 드레인 영역
본 발명은 반도체 소자 및 제조 기술에 관한 것으로, 특히 실리사이드(silicide)를 갖는 반도체 소자의 제조방법 및 이를 통해 제조된 반도체 소자에 관한 것이다.
최근에는 반도체 소자의 고집적화에 따라 수십 nm 이하, 예컨대 50nm 이하의 선폭을 갖는 소자의 필요성이 절실히 요구되고 있다. 그러나, 소자의 선폭이 감소할 수록 그 만큼 접촉저항 및 면저항은 소자 동작 특성에 많은 영향을 미치게 된다. 이러한 접촉저항 및 면저항을 감소시키기 위해 제안된 공정이 실리사이드 공정이다.
실리사이드 공정은 실리콘과 금속 간의 반응을 통해 안정한 금속 화합물을 형성시키는 공정이다. 이러한 실리사이드 공정은 반도체 소자, 예컨대, MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 게이트, 소스 및 드레인에 적용되는 한편, 바이폴라(bipolar) 트랜지스터 소자의 에미터, 베이스 및 컬렉터에 적용되어 접촉 부위에서의 면저항과 접촉저항을 낮추어 고성능 소자를 구현하고 있다.
이러한 실리사이드 공정을 응용하여 트랜지스터의 게이트, 소스 및 드레인에만 선택적으로 자기정렬 방식으로 실리사이드를 형성시키는 '살리사이드(Self-aligned silicide, Salicide)' 공정이 제안되었으며, 이러한 살리사이드 공정은 전체 반도체 소자의 제조 기술에서 없어서는 안 될 필수적인 제조기술로 사용되고 있다.
일반적으로, 살리사이드 공정을 반도체 소자에 적용하기 위해서는 게이트 전극의 양측벽에 스페이서(spacer)를 형성하는 공정이 필요하다. 이때, 스페이서는 산화막 또는 질화막을 사용하며, 산화막 또는 질화막을 증착한 후 건식식각공정으로 형성한다.
이러한 스페이서를 적용한 살리사이드 공정 중 일례가 대한민국등록특허 제0135163호(등록일:1998.1.12)에 개시되었다. 상기 등록특허 제0135163호에 개시된 바와 같이 게이트 전극의 양측벽에 스페이서를 형성한 후 전체 구조 상부에 일정 두께의 금속막을 증착한 다음 열처리 공정을 실시하면, 실리콘이 노출되어 있는 게이트 전극, 소스 및 드레인 영역에만 실리사이드가 형성되고, 스페이서 상에는 실 리사이드가 형성되지 않게 된다. 이후, 스페이서 상부의 금속은 습식식각공정을 통해 제거된다.
그러나, 스페이서를 적용한 살리사이드 공정에 있어서는 스페이서를 형성하기 위한 건식식각공정에 의해 소스 및 드레인 영역 상부에 많은 양의 결함이 발생되는 한편, 스페이서 하부에 언더-컷(under-cut)이 발생되어 소자의 누설전류와 문턱전압 값들이 증가되고, 이로 인해 소자의 동작 특성이 저하되는 문제가 발생된다.
이러한 문제를 해결하기 위해 대한민국등록특허 제0477535호(등록일:2005.3.9)에 개진된 바와 같이 게이트 전극의 양측벽에 산화막으로 제1 스페이서를 형성한 후 게이트 전극의 양측벽에 제1 산화막/질화막/제2 산화막의 적층막으로 이루어진 제2 스페이서를 추가로 형성하여 살리사이드 공정을 적용하는 방법이 제안되었다. 또한, 대한민국등록특허 제0519518호(등록일:2005.9.28)에 개진된 바와 같이 게이트 산화막, 폴리실리콘 및 텅스텐 실리사이드로 구성된 게이트 전극을 형성한 후 게이트 전극의 양측으로 노출되는 실리콘 기판 표면에 O2 이온주입 공정과 산화 공정을 실시하여 게이트 전극의 양측벽보다 실리콘 기판 표면에서 더 두꺼운 실리콘산화막을 형성하고, 이렇게 형성된 실리콘산화막을 스페이서를 형성하기 위한 건식식각공정시 실리콘 기판을 식각공정으로부터 보호하는 보호막으로 기능하도록 함으로써 실리콘 기판의 손상 또는 리세스(recess)를 방지하는 방법이 제안되었다.
그러나, 상기에서 제안된 방법들은 모두 게이트 전극의 양측벽에 스페이서를 형성하기 위한 건식식각공정을 필수적으로 실시함에 따라 원천적으로 소스 및 드레인 영역의 결함을 방지할 수는 없다. 더욱이, 스페이서를 형성하기 위한 증착공정 및 식각공정이 별도로 필요하기 때문에 반도체 소자의 제조 공정이 복잡해지는 문제가 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 다음과 같은 목적들이 있다.
첫째, 본 발명은 제조공정을 단순화시키면서, 소스 및 드레인 영역의 결함을 원천적으로 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
둘째, 본 발명은 상기한 반도체 소자의 제조방법을 통해 제조된 반도체 소자를 제공하는데 다른 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 후속 공정을 통해 형성될 금속막과 반응하지 않는 전도성 화합물을 형성하는 단계와, 상기 전도성 화합물과 상기 게이트 절연막을 식각하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 포함하는 상기 기판 상부에 상기 금속막을 형성하는 단계와, 상기 금속막과 상기 기판에 함유된 실리콘을 반응시켜 상기 게이트 전극의 양측으로 노출되는 상기 기판에 금속 실리사이드막으로 이루어진 소스 및 드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 후속 공정을 통해 형성될 금속막과 반응하지 않는 전도성 화합물을 형성하는 단계와, 상기 전도성 화합물과 상기 게이트 절연막을 식각하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양측으로 노출되는 상기 기판 내에 소스 및 드레인 영역을 형성하는 단계와, 상기 소스 및 드레인 영역을 포함하는 상기 기판 상부에 상기 금속막을 형성하는 단계와, 상기 금속막과 상기 소스 및 드레인 영역에 함유된 실리콘을 반응시켜 금속 실리사이드막을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은 기판 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성되고, 금속막과 반응하지 않는 전도성 화합물로 이루어진 게이트 전극과, 상기 게이트 전극의 양측으로 노출된 상기 기판 내에 형성되고, 상기 금속막과 실리콘이 반응하여 형성된 금속 실리사이드막으로 이루어진 소스 및 드레인 영역을 포함하는 반도체 소자를 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은 기판 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성되고, 금속막과 반응하 지 않는 전도성 화합물로 이루어진 게이트 전극과, 상기 게이트 전극의 양측으로 노출된 상기 기판 내에 형성된 소스 및 드레인 영역과, 상기 금속막과 상기 소스 및 드레인 영역에 함유된 일부의 실리콘이 반응하여 상기 소스 및 드레인 영역 상에 형성된 금속 실리사이드막을 포함하는 반도체 소자를 제공한다.
본 발명은 게이트 전극의 양측벽에 스페이서를 형성하지 않고도 살리사이드 공정을 적용할 수 있는 반도체 소자의 제조방법을 제안하며, 이러한 제조방법을 통해 제조된 반도체 소자, 예컨대 MOSFET, SB-MOSFET(Schottky Barrier MOSFET)를 제안한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 도면번호(참조번호)는 표시된 부분은 동일한 요소를 나타낸다.
실시예
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도이다. 여기서는 일례로 SB-MOSET 제조방법에 대해 설명한다.
먼저, 도 1a에 도시된 바와 같이, 실리콘 함유 기판(10) 상에 게이트 절연막(11)을 형성한다. 이때, 기판(10)은 단결정 실리콘 기판이 바람직하나, 다결정 실리콘 기판, 비결정 실리콘 기판, SixGe1 -x(0<x<1), SixN1 -x(0<x<1), SiC와 같이 실리콘이 함유된 기판을 사용한다. 게이트 절연막(11)은 산화막 또는 산화막 내에 질화막이 개재된 막으로 형성하거나, 유전율이 실리콘산화막(SiO2)보다 높은 금속산화막으로 형성할 수 있다. 예컨대, 금속산화막으로는 하프늄산화막(HfO2), 알루미늄산화막(Al2O3), 지르코늄산화막(ZrO2) 등이 있다. 한편, 게이트 절연막(11)을 산화막으로 형성하는 경우에는 습식 산화공정, 건식 산화공정 또는 라디컬(radical) 산화공정을 이용한다.
이어서, 게이트 절연막(11) 상에 게이트 전극용 도전막(12)을 형성한다. 이때, 도전막(12)은 전도성 화합물을 사용하며, 상기 전도성 화합물은 산화아연(Zinc Oxide, ZnO), 산화주석(Tin Oxide, SnO2), 산화인듐주석(Indium Tin Oxide, ITO), 갈륨질화물(GaN) 등을 포함한다. 이러한 전도성 화합물의 증착은 스퍼터링(sputtering), 전자빔 증착기(e-beam evaporation), 화학적 기상 증착(Chemical Vapor Deposition, CVD), 물리적 기상 증착(Physical Vapor Deposition, PVD), 금속 유기 화학적 기상 증착(Metal-Organic Chemical Vapor Deposition, MOCVD) 및 분자빔 에피택시(Molecular Beam Epitaxy, MBE)를 사용하는 것이 바람직하다. 이외에도, 전도성 화합물을 증착할 수 있다면 상기한 방법들에 한정하지 않고, 다양한 방법 등이 가능하다.
이어서, 도 1b에 도시된 바와 같이, 도전막(12) 상에 감광막을 도포한 후 포토 마스크(photo mask)를 이용한 노광 및 현상공정을 실시하여 감광막 패턴(미도시)을 형성한다.
이어서, 상기 감광막 패턴을 식각 마스크로 이용한 식각공정을 실시하여 도전막(12, 도 1a참조)과 게이트 절연막(11, 도 1a참조)을 식각한다. 이때, 상기 식각공정으로는 습식식각공정 또는 건식식각공정을 모두 실시할 수 있다. 이로써, 게이트 전극(12A)이 형성된다. 한편, 동도면에서 '11A'는 게이트 절연막 패턴을 가리킨다.
이어서, 스트립(strip) 공정을 실시하여 상기 감광막 패턴을 제거한다.
이어서, 게이트 전극(12A)을 포함하는 기판(10) 상면에 대하여 세정공정을 실시할 수도 있다. 이때, 상기 세정공정은 게이트 전극(12A)을 포함하는 기판(10) 상면에 형성될 수 있는 자연 산화막(미도시)을 제거하기 위하여 BOE(Buffered Oxide Etchant, HF와 NH4F가 혼합된 용액) 또는 DHF(Dilute HF, H20로 희석된 HF용액)로 실시한다.
이어서, 도 1c에 도시된 바와 같이, 게이트 전극(12A)을 포함하는 기판(10) 상부의 단차를 따라 금속막(13)을 형성한다. 이때, 금속막(13)은 전이금속 및 희토류금속을 포함한다. 예컨대, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Ni, Ti, Co, Cu, Pt, W, Cr, Mo, Au, Ag, Zn, Ir, Ta, Hf, K, Li, Cs 및 이들의 합금으로 이루어진 군에서 선택된 적어도 어느 하나로 이루어진다. 또한, 금속막(13)은 질소 또는 산소와 결합된 화합물 중 선택된 어느 하나로 이루어진다. 또한, 금속막(13)은 1000nm의 미만의 두께로 형성하는 것이 바람직하다. 그 이유는 금속막(13)의 두께가 1000nm 이상일 경우 소스 및 드레인 영역에 금속 실리사이드막이 과다하게 형성되어 게이트 하부에서 서로 만나 전기적 단락 현상이 발생될 수 있기 때문이다.
이어서, 도 1d에 도시된 바와 같이, 열처리 공정을 통해 금속막(13)과 기판(10)에 함유된 실리콘을 반응시켜 게이트 전극(12A)의 양측으로 노출되는 기판(10) 내에 금속 실리사이드막으로 이루어진 소오스 및 드레인 영역(14)을 형성한다. 이때, 상기 열처리 공정은 금속막(13)과 실리콘이 반응할 수 있도록 열을 공급하는 공정으로서, RTA(Rapid Thermal Annealing), 퍼니스 어닐링(furnace annealing), 레이저 어닐링(laser annealing) 등이 있다.
한편, 상기 열처리 공정시 온도는 형성시키고자 하는 금속 실리사이드막의 종류와 특성에 따라 적절히 선택될 수 있다. 예컨대, 금속 실리사이드막을 ErSi1 .7로 형성하고자 하는 경우, 대략 300℃ 이상의 온도에서 열처리 공정을 실시하는 것이 바람직하다. 이는 열처리 온도가 300℃ 미만일 경우 ErSi1.7는 형성되지 않기 때문이다.
이어서, 도 1e에 도시된 바와 같이, 도 1d에서 실리콘과 반응하지 않고 잔류된 금속막(13)을 제거한다.
한편, 본 발명의 실시예에서는 SB-MOSET 제조방법에 대해 설명하였으나, 본 발명은 MOSFET 제조방법에도 그대로 적용할 수 있는데, 그 제조방법을 간략하게 설명하면 다음과 같다.
본 발명의 실시예에서 설명한 바와 같이, 도 1b까지 공정을 진행한 후 저농도 이온주입공정(Lightly Doped Drain, LDD)을 실시하여 게이트 전극(12A)의 양측으로 노출되는 기판(10) 내에 저농도 접합영역(미도시)을 형성한다. 그런 다음, 다시 고농도 이온주입공정을 실시하여 기판(10) 내에 상기 저농도 접합영역보다 깊고 높은 농도로 소스 및 드레인 영역(미도시)을 형성한다. 그런 다음, 도 1c와 같이 그 상부의 단차면을 따라 금속막(13)을 증착한 후 열처리 공정을 실시하여 상기 소스 및 드레인 영역 상에 금속 실리사이드막을 형성한다. 그런 다음, 도 1d와 같이 실리콘과의 반응에 참여하지 않고 미반응된 상태로 잔류되는 금속막(13)을 제거한다.
본 발명의 실시예를 통해 설명한 바와 같이, 본 발명에서는 금속막과 반응하지 않는 전도성 화합물을 이용하여 게이트 전극을 형성함으로써 소스 및 드레인 영역을 형성하기 위한 실리사이드 공정시 선택적으로 소스 및 드레인 영역이 형성될 영역에서만 금속막과 실리콘이 반응하여 금속 실리사이드막이 형성된다. 이에 따라, 종래기술에서와 같이 게이트 전극의 양측벽에 별도의 스페이서를 형성할 필요가 없다.
이하, 본 발명의 기술적 사상을 적용하여 제조된 반도체 소자의 동작 특성에 대해 설명하기로 한다.
도 2는 4nm 두께로 형성된 SiO2 게이트 산화막 상에 게이트 전극 물질로 전도성 화합물 중 하나인 산화인듐주석을 100nm 두께로 증착한 후 식각하여 제작된 게이트 커패시터의 게이트 전압에 따른 정전용량(capacitance) 특성을 나타내는 그래프이다. 도 2를 참조하면, 양자효과를 고려한 시뮬레이션(simulation) 결과로부터 EOT(Electrical Oxide Thickness)와 VFB가 각각 40nm와 -0.26V로 측정이 되었다. 또한, 시뮬레이션 결과와 실험 결과가 상호 일치하는 것을 알 수 있으며, 이로부터 산화인듐주석으로 제작된 게이트 커패시터가 정상적으로 동작한다는 것을 알 수 있다.
도 3은 도 2에 도시된 게이트 커패시터의 고분해능 투과 전자 현미경 사진이다. 도 3을 참조하면, 실리콘 기판 상에 4nm의 두께의 SiO2가 비정질 상태로 균일하게 존재하는 것을 관찰할 수 있다. 또한, 평균 ~21nm크기의 작은 크기의 그레인(grain)들로 구성된 산화인듐주석이 다결정 상태로 SiO2 게이트 산화막에 균일하게 형성된 것을 관찰할 수 있다. 즉 SiO2 하부로 산화인듐주석이 침투되는 현상이 없는 것을 확인할 수 있다.
한편, 도 4는 본 발명의 실시예를 적용하여 산화인듐주석을 게이트 전극으로 이용하여 n형 SB-MOSFET를 제작한 후 관찰한 주사 전자 현미경 사진이다. 여기서, 게이트 전극의 길이와 폭은 모두 10㎛으로 형성하고, 금속막은 Er을 사용한다. 또한, 500℃에서 3분간 열처리 공정을 실시하여 소스 및 드레인 영역에만 선택적으로 ErSi1.7을 형성하였다. 그런 다음, 습식 식각공정을 통해 반응에 참여하지 않은 Er를 제거하였다.
도 4를 참조하면, 산화인듐주석으로 형성된 게이트 전극의 양측벽 혹은 전면에는 금속 실리사이드막 혹은 금속막이 존재하지 않는 것을 알 수 있다. 이러한 결과는 층착된 Er 금속막이 열처리 공정 중에 게이트 전극의 산화인듐주석과 반응하지 않고 순수 Er으로 남아 있다가 습식 식각공정에서 깨끗하게 제거된다는 것을 의미한다.
도 5는 본 발명의 실시예를 적용하여 산화인듐주석을 게이트 전극으로 이용하여 제작된 n형 SB-MOSFET의 동작 특성을 보여주기 위하여 도시한 그래프들로서, (a)는 드레인 전류(ID)-게이트 전압(VG), (b)는 드레인 전류(ID)-드레인 전압(VD)을 나타낸다. 여기서, n형 SB-MOSFET의 소스와 드레인 영역은 ErSi1 .7로 형성하였고, 게이트 산화막은 SiO2로 형성하였으며, 게이트 전극은 산화인듐주석을 이용하여 형성하였다.
도 5의 (a)에 도시된 바와 같이, 게이트 전압을 음(-)에서 양(+)으로 증가함에 따라 드레인 전류(ID)가 급격하게 증가되는 것을 관찰할 수 있다. 또한, 도 5의 (b)에 도시된 바와 같이, 게이트 전압(VG)과 드레인 전압(VD)이 증가함에 따라 드레인 전류(ID)가 급격하게 증가되는 것을 관찰할 수 있다. 이러한 결과로부터 본 발명에서 제안하는 방법에 의해 n형 SB-MOSFET가 적절하게 동작하고 있다는 것을 확인할 수 있다.
상기에서 설명한 바와 같이 본 발명의 기술적 사상은 바람직한 실시예를 통해 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예에서는 SB-MOSFET에 대해서만 설명되었으나, 소스 및 드레인 형성공정에 실리사이드 공정을 적용하는 반도체 소자, 예컨대 CMOS(Complementary Metal Oxide Semiconductor) 논리 소자, 휘발성 메모리 소자, 비휘발성 메모리 소자 또는 임베디드(embedded) 메모리 소자 등과 같은 반도체 소자에 모두 적용할 수 있다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 전도성 화합물을 게이트 전극으로 형성함으로써 스페이서 구조없이 금속 실리사이드가 적용된 반도체 소자를 형성할 수 있다. 더 나가서는 낮은 고정비용으로 고성능, 고품질의 반도체 소자를 제작 할 수 있다.
Claims (15)
- 기판 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 후속 공정을 통해 형성될 금속막과 반응하지 않는 전도성 화합물을 형성하는 단계;상기 전도성 화합물과 상기 게이트 절연막을 식각하여 게이트 전극을 형성하는 단계;상기 게이트 전극을 포함하는 상기 기판 상부에 상기 금속막을 형성하는 단계; 및상기 금속막과 상기 기판에 함유된 실리콘을 반응시켜 상기 게이트 전극의 양측으로 노출되는 상기 기판에 금속 실리사이드막으로 이루어진 소스 및 드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 기판 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 후속 공정을 통해 형성될 금속막과 반응하지 않는 전도성 화합물을 형성하는 단계;상기 전도성 화합물과 상기 게이트 절연막을 식각하여 게이트 전극을 형성하는 단계;상기 게이트 전극의 양측으로 노출되는 상기 기판 내에 소스 및 드레인 영역을 형성하는 단계;상기 소스 및 드레인 영역을 포함하는 상기 기판 상부에 상기 금속막을 형성하는 단계; 및상기 금속막과 상기 소스 및 드레인 영역에 함유된 실리콘을 반응시켜 금속 실리사이드막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 금속 실리사이드막을 형성하는 단계 후 상기 금속막 중 상기 실리콘과 미반응되어 잔류된 상기 금속막을 제거하는 단계를 더 포함하는 반도체 소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 기판은 단결정 실리콘, 다결정 실리콘, 비결정 실리콘, SixGe1-x(0<x<1), SixN1 -x(0<x<1) 및 SiC로 이루어진 군에서 선택된 어느 하나인 반도체 소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 전도성 화합물은 산화아연, 산화주석, 산화인듐주석 및 갈륨질화물 중 선택된 어느 하나인 반도체 소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 전도성 화합물은 스퍼터링, 전자빔 증착기, 화학적 기상 증착, 물리적 기상 증착, 금속 유기 화학적 기상 증착 및 분자빔 에피택시 중 선택된 어느 하나의 방법으로 형성하는 반도체 소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 금속막은 Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Ni, Ti, Co, Cu, Pt, W, Cr, Mo, Au, Ag, Zn, Ir, Ta, Hf, K, Li, Cs 및 이들의 합금으로 이루어진 군에서 선택된 적어도 어느 하나인 반도체 소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 금속막은 질소 또는 산소와 결합된 화합물 중 선택된 어느 하나로 이루어진 반도체 소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 금속 실리사이드막은 열처리 공정을 실시하여 형성하는 반도체 소자의 제조방법.
- 기판 상에 형성된 게이트 절연막;상기 게이트 절연막 상에 형성되고, 금속막과 반응하지 않는 전도성 화합물로 이루어진 게이트 전극; 및상기 게이트 전극의 양측으로 노출된 상기 기판 내에 형성되고, 상기 금속막과 실리콘이 반응하여 형성된 금속 실리사이드막으로 이루어진 소스 및 드레인 영역을 포함하는 반도체 소자.
- 기판 상에 형성된 게이트 절연막;상기 게이트 절연막 상에 형성되고, 금속막과 반응하지 않는 전도성 화합물 로 이루어진 게이트 전극;상기 게이트 전극의 양측으로 노출된 상기 기판 내에 형성된 소스 및 드레인 영역; 및상기 금속막과 상기 소스 및 드레인 영역에 함유된 일부의 실리콘이 반응하여 상기 소스 및 드레인 영역 상에 형성된 금속 실리사이드막을 포함하는 반도체 소자.
- 제 10 항 또는 제 11 항에 있어서,상기 기판은 단결정 실리콘, 다결정 실리콘, 비결정 실리콘, SixGe1-x(0<x<1), SixN1 -x(0<x<1) 및 SiC로 이루어진 군에서 선택된 어느 하나인 반도체 소자.
- 제 10 항 또는 제 11 항에 있어서,상기 전도성 화합물은 산화아연, 산화주석, 산화인듐주석 및 갈륨질화물 중 선택된 어느 하나인 반도체 소자.
- 제 10 항 또는 제 11 항에 있어서,상기 금속막은 Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Ni, Ti, Co, Cu, Pt, W, Cr, Mo, Au, Ag, Zn, Ir, Ta, Hf, K, Li, Cs 및 이들의 합금으로 이루어진 군에서 선택된 적어도 어느 하나인 반도체 소자.
- 제 10 항 또는 제 11 항에 있어서,상기 금속막은 질소 또는 산소와 결합된 화합물 중 선택된 어느 하나로 이루어진 반도체 소자.
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