JP2000323711A - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法

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JP2000323711A JP2000109254A JP2000109254A JP2000323711A JP 2000323711 A JP2000323711 A JP 2000323711A JP 2000109254 A JP2000109254 A JP 2000109254A JP 2000109254 A JP2000109254 A JP 2000109254A JP 2000323711 A JP2000323711 A JP 2000323711A
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    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location

Abstract

(57)【要約】 （修正有） 【課題】 上層ソース／ドレイン形成の際、スペーサ形
成時のエッチングによる基板の損失及び結晶格子崩壊を
防止してエピシリコン層を容易に形成しうる半導体素子
の製造方法を提供する。 【解決手段】 半導体基板２１上にゲート酸化膜２３、
ゲート２４及びマスク絶縁膜２５を形成し、全面に第1
２６及び第2絶縁膜２７を順次形成する。第2絶縁膜２７
をエッチングして、側壁に第1スペーサ２７ａを形成
し、第1絶縁膜２６をアンダーカットするようにエッチ
ングして第1スペーサ２７ａ両側の基板２１とマスク絶
縁膜２５の表面を露出させ第1絶縁幕２６をゲート２３
及びマスク絶縁膜２５の側壁に第2スペーサ２６ａとし
て残す。露出した基板２１上にエピシリコン層２８を形
成し、これに不純物イオンを注入し熱処理して上層ソー
ス／ドレイン領域２９を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に係り、特にエピシリコン層を用いた半導体素子の上
層(elevatd)ソース／ドレイン形成方法に関する。
【０００２】
【従来の技術】
【０００３】図１ａ乃至図１ｃは従来の半導体素子の上
層ソース／ドレイン(Elevated Source/Drain)形成方法
を説明するための断面図である。
【０００４】図１ａを参照すると、半導体基板１１上に
素子間分離のための素子分離膜１２を形成し、素子分離
膜１２の形成された基板１１上にゲート酸化膜１３を形
成した後、その上部にゲート用ポリシリコン膜及びマス
ク用絶縁膜を順次形成する。その後、マスク絶縁膜、ポ
リシリコン膜及びゲート酸化膜１３をパターニングして
上部にマスク絶縁膜１５を備えたゲート１４を形成す
る。
【０００５】図１ｂを参照すると、図１ａの構造上にス
ペーサ用絶縁膜を形成し、ドライエッチングでエッチン
グしてゲート１４及びマスク絶縁膜１５の側壁にスペー
サ１６を形成した後、湿式洗浄を行って基板１１の表面
に発生した自然酸化膜（図示せず）を除去する。その
後、スペーサ１６両側の露出した基板１１表面に化学気
相蒸着(Chemical Vapor Deposition:CVD)でエピシリコ
ン層１７を選択的にエピ成長(Selective Epi Growth)さ
せて形成する。次に、エピシリコン層１７に不純物イオ
ンを注入し、熱処理を行う。これにより、不純物イオン
が活性化されて基板１１内に拡散することにより、図１
に示すように上層ソース／ドレイン領域１８が形成され
る。
【０００６】
【発明が解決しようとする課題】一方、前記ドライエッ
チングはプラズマを用いて行うが、このようなプラズマ
で基板１１表面が過度に露出されて基板１１にプラズマ
衝撃が加えられて基板１１の損失及び結晶格子崩壊が惹
起される。これにより、エピシリコン層１７の初期成長
が難しくなり、かつ形成の際に面(facet)が発生して結
局、上層ソース／ドレイン１８のドーピングプロファイ
ルがばらつくという問題点が生ずる。
【０００７】したがって、本発明はかかる従来の問題点
を解決するためのもので、その目的は上層ソース／ドレ
イン形成の際、スペーサ形成時のエッチングによる基板
の損失及び結晶格子崩壊を防止してエピシリコン層を容
易に形成しうる半導体素子の製造方法を提供することに
ある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明による半導体素子の製造方法は、半導体基板
上にゲート酸化膜、ゲート及びマスク絶縁膜を形成する
段階と、基板の全面に第1及び第2絶縁膜を順次形成する
段階と、第2絶縁膜を第1エッチングして、第1絶縁膜の
形成された前記ゲート及びマスク絶縁膜の側壁に第1ス
ペーサを形成する段階と、第1絶縁膜をアンダーカット
が発生するように第2エッチングして第1スペーサ両側の
基板と前記マスク絶縁膜の表面を露出させると共に、ゲ
ート及びマスク絶縁膜の側壁に第2スペーサを形成する
段階と、露出した基板上にエピシリコン層を形成する段
階と、エピシリコン層にソース／ドレイン用不純物イオ
ンを注入し熱処理して上層ソース／ドレインを形成する
段階とを含む。
【０００９】また、第1絶縁膜は酸化膜で、第２絶縁膜
は室化膜で形成し、第１エッチングはドライエッチング
で、第2エッチングはウェットエッチングで行う。この
時、ドライエッチングは１００％未満のオーバーエッチ
ングで行い、ウェットエッチングはＲＣＡ洗浄またはＵ
Ｖオゾン洗浄とＨＦ浸漬との混合で、第２スペーサの下
端部で約１００Å以内の幅だけ所定のアンダーカットが
発生するまで行う。また、エピシリコン層は低圧化学気
相蒸着もしくは高真空化学気相蒸着で形成する。
【００１０】
【発明の実施の形態】以下、添付図面を参照して本発明
の実施例を説明する。
【００１１】図２ａ乃至図２ｆは本発明の実施例による
半導体素子の製造方法を説明するための断面図である。
【００１２】図２ａを参照すると、半導体基板２１上に
素子間分離のための素子分離膜２２を形成し、素子分離
膜２２の形成された基板２１上にゲート酸化膜２３を形
成した後、その上部にゲート用ポリシリコン膜及びマス
ク用絶縁膜を順次形成する。次に、マスク絶縁膜、ポリ
シリコン膜及びゲート酸化膜２３をパターニングして上
部にマスク絶縁膜２５を備えたゲート２４を形成する。
図２ｂを参照すると、図２ａの構造上にスペーサ用絶縁
膜として第1及び第2絶縁膜２６、２７を順次形成する。
好ましくは、第1絶縁膜２６は酸化膜で５０乃至１５０
Åの厚さに形成し、第２絶縁膜２７は室化膜で３００乃
至６００Åの厚さに形成する。
【００１３】その後、第2絶縁膜２７をドライエッチン
グして、図２ｃに示すように第1絶縁膜２６の形成され
たゲート２４及びマスク絶縁膜２５の側壁に第1スペー
サ２７Ａを形成する。ここで、ドライエッチングは１０
０％未満のオーバーエッチングで行う。この時、第1絶
縁膜２６は第2絶縁膜２７のドライエッチングの際、基
板２１に対する保護膜として作用してエッチングによる
基板２１の結晶欠陥崩壊を防止し、以後のエピ成長を容
易にする。
【００１４】その後、第1絶縁膜２６をウェットエッチ
ングして、図２ｄに示すように第1スペーサ２７ａ両側
の基板２１とマスク絶縁膜２５の表面を露出させると共
に、ゲート２４及びマスク絶縁膜２５の側壁に第2スペ
ーサ２６ａを形成する。ここで、ウェットエッチングは
ＲＣＡ洗浄またはＵＶオゾン洗浄とＨＦ浸漬との混合
で、第2スペーサ２６ａの下端部で約１００Å以内の幅
だけ所定のアンダーカット(undercut)が発生するまで行
う。また、このようなウェットエッチングは従来の自然
酸化膜除去のための湿式洗浄で行うことができるので、
別のエッチング工程が要求されない。
【００１５】それから、図２ｅに示すように、第1及び
第2スペーサ２７ａ、２６ａ両側の露出した基板２１上
に低圧化学気相蒸着ＬＰＣＶＤまたは高真空化学気相蒸
着ＵＨＶＣＶＤでエピシリコン層２８を５００乃至２，
０００Åの厚さに選択的にエピ成長させて形成する。こ
こで、低圧化学気相蒸着を用いる場合には、まずエピシ
リコン層１８の形成の前に１乃至５分間８００乃至９０
０℃の温度で水素ベーキングをインサイト(in-situ)方
式で行って酸化膜生成を防止した後、蒸着ガスとして３
０乃至３００ｓｃｃｍのＤＣＳと３０乃至２００ｓｃｃ
ｍのＨＣｌを用いて、１０乃至５０ｔｏｒｒの圧力、７
５０乃至９５０℃の温度で３乃至１０分間行う。また、
高真空化学気相蒸着を用いる場合には、蒸着ガスとして
シラン(silane)またはジシラン(disilane)を用いて１ｔ
ｏｒｒ未満の圧力、６００乃至７００℃の温度で行う。
前記エピシリコン層２８の成長時、第2スペーサ２６ａ
の下端部に発生したアンダーカットによって初期面結晶
に影響を及ぼす面部分がゲート内部に蚕食して面発生が
抑えられる。
【００１６】その後、図２ｆに示すように、エピシリコ
ン層２８に１×１０15乃至１×１０17イオン／ｃｍ2の
濃度でソース／ドレイン用不純物イオンを注入し、炉熱
処理または急速熱処理(Rapid Thermal annealing ; Ｒ
ＴＡ)を用いて熱処理を行う。ここで、炉熱処理の場合
にはN2雰囲気中、８００乃至９５０℃の温度で１０乃至
３０分間行い、ＲＴＰの場合にはＮ2またはＮＨ3雰囲気
で９００乃至１，０５０℃の温度で０乃至３０秒間１秒
当り３０乃至２００℃の昇温速度で行う。このような熱
処理によって、不純物イオンが活性化されて基板２１内
に拡散することにより、上層ソース／ドレイン領域２９
が形成される。この際、ソース／ドレイン領域２９がＰ
型の場合には不純物イオンとしてＢまたはＢＦ2イオン
を注入し、Ｎ型の場合にはＡｓまたはＰイオンを注入す
る。好ましくは、Ｂイオンは５乃至５ＫｅＶのエネルギ
ーで、ＢＦ2イオンは１０乃至１００ＫｅＶのエネルギ
ーで、Ａｓイオンは１０乃至１００ＫｅＶのエネルギー
で、Ｐイオンは１０乃至７０ＫｅＶのエネルギーで注入
する。
【００１７】
【発明の効果】前記本発明によれば、ゲートの側壁スペ
ーサを第１及び第２絶縁膜の二重膜で形成することによ
り、第２絶縁膜のドライエッチング時に第１絶縁膜によ
って基板が保護され、エッチングによる基板の損失及び
結晶欠陥崩壊が防止され、エピ成長が容易になる。ま
た、スペーサ下端部のアンダーカットによってエピ成長
時の面発生が抑えられることにより、均一な不純物濃度
プロファイルを有する上層ソース／ドレインを形成する
ことが可能なので、結局製造工程能力の安定化及び素子
特性向上の効果を得ることができる。
【００１８】なお、本発明は前記実施例に限定されず、
本発明の技術的要旨から外れない範囲内で多様に変形さ
せて実施することができる。
【図面の簡単な説明】
【図１】図１ａ乃至図１ｃは、従来の半導体素子の製造
方法を説明するための断面図である。
【図２】図２ａ乃至図２fは、本発明の実施例による半
導体素子の製造方法を説明するための断面図である。
【符号の説明】
２１：半導体基板 ２２：素子分離膜 ２３：ゲート酸化膜 ２４：ゲート ２５：マスク絶縁膜 ２６、２７：第1及び第2絶縁膜 ２６ａ、２７ａ：第2及び第1スペーサ ２８：エピシリコン層 ２９：ソース／ドレイン

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上にゲート酸化膜、ゲート及
    びマスク絶縁膜を形成する段階と、 前記基板の全面に第１及び第２絶縁膜を順次形成する段
    階と、 前記第２絶縁膜を第１エッチングして、前記第１絶縁膜
    の形成された前記ゲート及びマスク絶縁膜の側壁に第１
    スペーサを形成する段階と、 前記第１絶縁膜をアンダーカットが発生するように第２
    エッチングして前記第１スペーサ両側の基板と前記マス
    ク絶縁膜の表面を露出させると共に、前記ゲート及びマ
    スク絶縁膜の側壁に第２スペーサを形成する段階と、 前記露出した基板上にエピシリコン層を形成する段階
    と、 前記エピシリコン層にソース／ドレイン用不純物イオン
    を注入し熱処理して上層ソース／ドレインを形成する段
    階とを含むことを特徴とする半導体素子の製造方法。
  2. 【請求項２】 前記第１絶縁膜は酸化膜で形成し、前記
    第２絶縁膜は室化膜で形成することを特徴とする請求項
    １記載の半導体素子の製造方法。
  3. 【請求項３】 前記酸化膜は５０乃至１５０Åの厚さに
    形成し、前記窒化膜は３００乃至６００Åの厚さに形成
    することを特徴とする請求項２記載の半導体素子の製造
    方法。
  4. 【請求項４】 前記第１エッチングはドライエッチング
    で行い、前記第２エッチングはウェットエッチングで行
    うことを特徴とする請求項１または請求項２記載の半導
    体素子の製造方法。
  5. 【請求項５】 前記ドライエッチングは１００％未満の
    オーバーエッチングで行うことを特徴とする請求項４記
    載の半導体素子の製造方法。
  6. 【請求項６】 前記ウェットエッチングはＲＣＡ洗浄ま
    たはＵＶオゾン洗浄とＨＦ浸漬との混合で行うことを特
    徴とする請求項４記載の半導体素子の製造方法。
  7. 【請求項７】 前記ウェットエッチングは前記第２スペ
    ーサの下端部で約１００Å以内の幅だけ所定のアンダー
    カットが発生するまで行うことを特徴とする請求項６記
    載の半導体素子の製造方法。
  8. 【請求項８】 前記エピシリコン層を低圧化学気相蒸着
    または高真空化学気相蒸着で５００乃至２，０００Åの
    厚さに形成することを特徴とする請求項１記載の半導体
    素子の製造方法。
  9. 【請求項９】 前記エピシリコン層を低圧化学気相蒸着
    で形成する場合、前記第２スペーサを形成する段階と前
    記エピシリコン層を形成する段階との間に水素ベーキン
    グする段階をさらに含むことを特徴とする請求項８記載
    の半導体素子の製造方法。
  10. 【請求項１０】 前記水素ベーキングは１乃至５分間８
    ００乃至９００℃の温度でインサイト方式によって行う
    ことを特徴とする請求項９記載の半導体素子の製造方
    法。
  11. 【請求項１１】 前記低圧化学気相蒸着は蒸着ガスとし
    て３０乃至３００ｓｃｃｍのＤＣＳと３０乃至２００ｓ
    ｃｃｍのＨＣｌを用いて１０乃至５０ｔｏｒｒの圧力、
    ７５０乃至９５０℃の温度で３乃至１０分間行うことを
    特徴とする請求項９記載の半導体素子の製造方法。
  12. 【請求項１２】 前記高真空化学気相蒸着は蒸着ガスと
    してシランまたはジシランを用いて１ｔｏｒｒ未満の圧
    力、６００乃至７００℃の温度で行うことを特徴とする
    請求項８記載の半導体素子の製造方法。
  13. 【請求項１３】 前記ソース／ドレイン用不純物イオン
    は１×１０15乃至１×１０17イオンｃｍ2の濃度で注入
    することを特徴とする請求項１記載の半導体素子の製造
    方法。
  14. 【請求項１４】 前記熱処理は炉熱処理または急速処理
    で行うことを特徴とする請求項１記載の半導体素子の製
    造方法。
  15. 【請求項１５】 前記炉熱処理はＮ2雰囲気中、８０乃
    至９５０℃の温度で１０乃至３０分間行うことを特徴と
    する請求項１４記載の半導体素子の製造方法。
  16. 【請求項１６】 前記急速熱処理はＮ2またはＮＨ3雰囲
    気中、９００乃至１，０５０℃の温度で０乃至３０秒間
    一秒当り３０乃至２００℃の昇温温度で行うことを特徴
    とする請求項１４記載の半導体素子の製造方法。
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