JPH1174507A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1174507A JPH1174507A JP9304198A JP9304198A JPH1174507A JP H1174507 A JPH1174507 A JP H1174507A JP 9304198 A JP9304198 A JP 9304198A JP 9304198 A JP9304198 A JP 9304198A JP H1174507 A JPH1174507 A JP H1174507A
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Abstract
(57)【要約】
【課題】エレベーティッドソース／ドレイン構造とサリ
サイドとを組み合わせたＭＯＳ型トランジスタ構造にお
いて、接合特性等の劣化を防止する。 【解決手段】シリコン基板１７に素子分離領域１２及び
ゲート電極上に絶縁膜１２，１６を形成する工程と、露
出したシリコン基板１７の表面にファセット面を有する
単結晶シリコン膜１９を形成する工程と、絶縁膜１２，
１６及び単結晶シリコン膜１９上に、ポリシリコン膜２
０を堆積し、単結晶シリコン１９のファセット面と絶縁
膜１２，１６との間に形成される空間にポリシリコン膜
２０を埋め込む工程と、ＣＭＰ法或いはエッチバック法
を用いて、絶縁膜１２，１６上のポリシリコン膜２０を
除去する。
サイドとを組み合わせたＭＯＳ型トランジスタ構造にお
いて、接合特性等の劣化を防止する。 【解決手段】シリコン基板１７に素子分離領域１２及び
ゲート電極上に絶縁膜１２，１６を形成する工程と、露
出したシリコン基板１７の表面にファセット面を有する
単結晶シリコン膜１９を形成する工程と、絶縁膜１２，
１６及び単結晶シリコン膜１９上に、ポリシリコン膜２
０を堆積し、単結晶シリコン１９のファセット面と絶縁
膜１２，１６との間に形成される空間にポリシリコン膜
２０を埋め込む工程と、ＣＭＰ法或いはエッチバック法
を用いて、絶縁膜１２，１６上のポリシリコン膜２０を
除去する。
Description
【０００１】
【発明の属する技術分野】本発明は、エレベーティッド
ソース／ドレイン構造を有する半導体装置の製造方法に
関する。
ソース／ドレイン構造を有する半導体装置の製造方法に
関する。
【０００２】
【従来の技術】近年、コンピュータや通信機器の重要部
分には、多数のトランジスタや抵抗等を半導体基板上に
集積した集積回路が広く用いられている。素子の高集積
化に伴い、設計ルールも年々縮小している。
分には、多数のトランジスタや抵抗等を半導体基板上に
集積した集積回路が広く用いられている。素子の高集積
化に伴い、設計ルールも年々縮小している。
【０００３】そして、ＭＯＳ型の集積回路においては、
ゲート長の縮小に伴うショートチャネル効果を抑制する
ため、拡散層深さを浅くすることが要求されている。ま
た同時に、拡散層深さが浅くなることによる抵抗の増大
を防ぐ必要がある。拡散層深さを浅く、且つ拡散層抵抗
を低く保つ方法として、ソース／ドレイン領域のみシリ
コンを持ち上げたエレベーティッドソース／ドレイン構
造と、シリコンと金属との化合物であるシリサイドが自
己整合的に形成されたサリサイドとを組み合わせること
が有効な手法とされている。
ゲート長の縮小に伴うショートチャネル効果を抑制する
ため、拡散層深さを浅くすることが要求されている。ま
た同時に、拡散層深さが浅くなることによる抵抗の増大
を防ぐ必要がある。拡散層深さを浅く、且つ拡散層抵抗
を低く保つ方法として、ソース／ドレイン領域のみシリ
コンを持ち上げたエレベーティッドソース／ドレイン構
造と、シリコンと金属との化合物であるシリサイドが自
己整合的に形成されたサリサイドとを組み合わせること
が有効な手法とされている。
【０００４】エレベーティッドソース／ドレイン構造自
体は、これまでにもいくつかの方法で試みられている。
例えば、ジクロルシランなどを原料ガスとして用いて、
ソース／ドレイン上にのみ選択的にシリコンをエピタキ
シャル成長させる方法が知られている。しかし、エピタ
キシャル成長させて単結晶状態で堆積するために、単結
晶シリコン膜の端部にファセット面が形成される。
体は、これまでにもいくつかの方法で試みられている。
例えば、ジクロルシランなどを原料ガスとして用いて、
ソース／ドレイン上にのみ選択的にシリコンをエピタキ
シャル成長させる方法が知られている。しかし、エピタ
キシャル成長させて単結晶状態で堆積するために、単結
晶シリコン膜の端部にファセット面が形成される。
【０００５】単結晶シリコン膜で形成されたエレベーテ
ィッドソース／ドレイン構造とサリサイドとを組み合わ
せた構造を図１３に示す。図１３において、１１はシリ
コン基板、１２は素子分離絶縁膜、１３はゲート酸化
膜、５４はゲート電極、１６はシリコン窒化膜、１８は
側壁絶縁膜、１７はｐ型拡散層、１９は単結晶シリコン
膜、２１はｐ+ 型拡散層、２２はサリサイドである。
ィッドソース／ドレイン構造とサリサイドとを組み合わ
せた構造を図１３に示す。図１３において、１１はシリ
コン基板、１２は素子分離絶縁膜、１３はゲート酸化
膜、５４はゲート電極、１６はシリコン窒化膜、１８は
側壁絶縁膜、１７はｐ型拡散層、１９は単結晶シリコン
膜、２１はｐ+ 型拡散層、２２はサリサイドである。
【０００６】エレベーティッドソース／ドレイン構造と
サリサイドとを組み合わせると、単結晶シリコン膜１９
のファセット面が形成されている領域において、基板１
１のｐ+ 型拡散層２１中の深い領域までサリサイド２２
が形成されてしまい、接合特性等に劣化をもたらしてし
まうという問題があった。
サリサイドとを組み合わせると、単結晶シリコン膜１９
のファセット面が形成されている領域において、基板１
１のｐ+ 型拡散層２１中の深い領域までサリサイド２２
が形成されてしまい、接合特性等に劣化をもたらしてし
まうという問題があった。
【０００７】また、この方法のデメリットとして、絶縁
膜上に結晶粒が生成してしまうという、選択崩れの問題
もある。他の方法としては、特願平６−２３３９３４号
に記載されているように、シリコン基板以外の領域をハ
ロゲン等の元素により表面処理し、アモルファスを選択
成長させる方法がある。これは、推積時にアモルファス
状態であるため、ファセットが形成されることはない
が、原料ガス自体にエッチング性がないため、選択性が
崩れやすいというデメリットがある。
膜上に結晶粒が生成してしまうという、選択崩れの問題
もある。他の方法としては、特願平６−２３３９３４号
に記載されているように、シリコン基板以外の領域をハ
ロゲン等の元素により表面処理し、アモルファスを選択
成長させる方法がある。これは、推積時にアモルファス
状態であるため、ファセットが形成されることはない
が、原料ガス自体にエッチング性がないため、選択性が
崩れやすいというデメリットがある。
【０００８】
【発明が解決しようとする課題】上述したように、エレ
ベーティッドソース／ドレイン構造とサリサイドとを組
み合わせると、サリサイドが基板中にも形成されてしま
い接合特性等が劣化するという問題があった。
ベーティッドソース／ドレイン構造とサリサイドとを組
み合わせると、サリサイドが基板中にも形成されてしま
い接合特性等が劣化するという問題があった。
【０００９】本発明の目的は、エレベーティッドソース
／ドレイン構造とサリサイドとを組み合わせた構造にお
いて、接合特性等の劣化を防止し得る半導体装置の製造
方法を提供することにある。
／ドレイン構造とサリサイドとを組み合わせた構造にお
いて、接合特性等の劣化を防止し得る半導体装置の製造
方法を提供することにある。
【００１０】
［構成］本発明は、上記目的を達成するために以下のよ
うに構成されている。 （１） 本発明（請求項１）は、シリコン基板にＭＯＳ
トランジスタを形成する半導体装置の製造方法であっ
て、前記ＭＯＳトランジスタのゲート電極の側壁に側壁
絶縁膜を形成する工程と、露出した前記シリコン基板の
表面に前記層間絶縁膜に隣接してファセット面を有する
単結晶シリコン膜を形成する工程と、前記側壁絶縁膜及
び単結晶シリコン膜上に非選択シリコン膜を堆積し、前
記単結晶シリコンのファセット面と前記側壁絶縁膜との
間に形成される空間に該非選択シリコン膜を埋め込む工
程と、前記側壁絶縁膜上の前記非選択シリコン膜を除去
する工程とを含むことを特徴とする。 （２） 本発明（請求項２）は、シリコン基板にＭＯＳ
トランジスタを形成する半導体装置の製造方法であっ
て、前記ＭＯＳトランジスタのゲート電極の側壁に側壁
絶縁膜を形成する工程と、露出した前記シリコン基板の
表面に前記層間絶縁膜に隣接してファセット面を有する
単結晶シリコン膜を形成する工程と、前記側壁絶縁膜及
び単結晶シリコン膜上に、非単結晶シリコン膜を堆積
し、前記単結晶シリコンのファセット面と前記側壁絶縁
膜との間に形成される空間に該非単結晶シリコン膜を埋
め込む工程と、前記非単結晶シリコンをほぼ均一にエッ
チング或いは研磨し、前記側壁絶縁膜上の前記非単結晶
シリコン膜を除去する工程とを含むことを特徴とする。 （３） 本発明（請求項３）は、シリコン基板にＭＯＳ
トランジスタを形成する半導体装置の製造方法であっ
て、前記ＭＯＳトランジスタのゲート電極の側壁に側壁
絶縁膜を形成する工程と、露出した前記シリコン基板の
表面に前記層間絶縁膜に隣接してファセット面を有する
単結晶シリコン膜を形成する工程と、前記単結晶シリコ
ン膜上では単結晶であり、前記側壁絶縁膜上では非単結
晶である非選択シリコン膜を形成し、該単結晶シリコン
膜のファセット面と該側壁絶縁膜との間に形成される空
間に該非選択シリコン膜を埋め込む工程と、等方的なエ
ッチング手法を用いて、前記側壁絶縁膜上の前記非選択
シリコン膜を除去する工程とを含むことを特徴とする。 （４） 本発明（請求項４）は、素子分離絶縁膜によっ
て分離された複数の素子領域を有するシリコン基板の素
子領域にＭＯＳトランジスタを形成する半導体装置の製
造方法であって、前記ＭＯＳトランジスタのゲート電極
の側壁に側壁絶縁膜を形成する工程と、露出した前記シ
リコン基板の表面に前記層間絶縁膜に隣接してファセッ
ト面を有する単結晶シリコン膜を形成する工程と、前記
単結晶シリコン膜上では単結晶であり、前記側壁絶縁膜
及び素子分離絶縁膜上では非単結晶である非選択シリコ
ン膜を形成し、該単結晶シリコン膜のファセット面と該
側壁絶縁膜との間に形成される空間に該非選択シリコン
膜を埋め込む工程と、等方的なエッチング手法を用い
て、前記側壁絶縁膜及び素子分離絶縁膜上の前記非選択
シリコン膜を除去する工程とを含むことを特徴とする。
うに構成されている。 （１） 本発明（請求項１）は、シリコン基板にＭＯＳ
トランジスタを形成する半導体装置の製造方法であっ
て、前記ＭＯＳトランジスタのゲート電極の側壁に側壁
絶縁膜を形成する工程と、露出した前記シリコン基板の
表面に前記層間絶縁膜に隣接してファセット面を有する
単結晶シリコン膜を形成する工程と、前記側壁絶縁膜及
び単結晶シリコン膜上に非選択シリコン膜を堆積し、前
記単結晶シリコンのファセット面と前記側壁絶縁膜との
間に形成される空間に該非選択シリコン膜を埋め込む工
程と、前記側壁絶縁膜上の前記非選択シリコン膜を除去
する工程とを含むことを特徴とする。 （２） 本発明（請求項２）は、シリコン基板にＭＯＳ
トランジスタを形成する半導体装置の製造方法であっ
て、前記ＭＯＳトランジスタのゲート電極の側壁に側壁
絶縁膜を形成する工程と、露出した前記シリコン基板の
表面に前記層間絶縁膜に隣接してファセット面を有する
単結晶シリコン膜を形成する工程と、前記側壁絶縁膜及
び単結晶シリコン膜上に、非単結晶シリコン膜を堆積
し、前記単結晶シリコンのファセット面と前記側壁絶縁
膜との間に形成される空間に該非単結晶シリコン膜を埋
め込む工程と、前記非単結晶シリコンをほぼ均一にエッ
チング或いは研磨し、前記側壁絶縁膜上の前記非単結晶
シリコン膜を除去する工程とを含むことを特徴とする。 （３） 本発明（請求項３）は、シリコン基板にＭＯＳ
トランジスタを形成する半導体装置の製造方法であっ
て、前記ＭＯＳトランジスタのゲート電極の側壁に側壁
絶縁膜を形成する工程と、露出した前記シリコン基板の
表面に前記層間絶縁膜に隣接してファセット面を有する
単結晶シリコン膜を形成する工程と、前記単結晶シリコ
ン膜上では単結晶であり、前記側壁絶縁膜上では非単結
晶である非選択シリコン膜を形成し、該単結晶シリコン
膜のファセット面と該側壁絶縁膜との間に形成される空
間に該非選択シリコン膜を埋め込む工程と、等方的なエ
ッチング手法を用いて、前記側壁絶縁膜上の前記非選択
シリコン膜を除去する工程とを含むことを特徴とする。 （４） 本発明（請求項４）は、素子分離絶縁膜によっ
て分離された複数の素子領域を有するシリコン基板の素
子領域にＭＯＳトランジスタを形成する半導体装置の製
造方法であって、前記ＭＯＳトランジスタのゲート電極
の側壁に側壁絶縁膜を形成する工程と、露出した前記シ
リコン基板の表面に前記層間絶縁膜に隣接してファセッ
ト面を有する単結晶シリコン膜を形成する工程と、前記
単結晶シリコン膜上では単結晶であり、前記側壁絶縁膜
及び素子分離絶縁膜上では非単結晶である非選択シリコ
ン膜を形成し、該単結晶シリコン膜のファセット面と該
側壁絶縁膜との間に形成される空間に該非選択シリコン
膜を埋め込む工程と、等方的なエッチング手法を用い
て、前記側壁絶縁膜及び素子分離絶縁膜上の前記非選択
シリコン膜を除去する工程とを含むことを特徴とする。
【００１１】構成（３），（４）に好ましい実施態様を
以下に示す。前記エッチング手法は、単結晶シリコンの
エッチング速度が、多結晶及び非晶質シリコンのそれよ
りも遅い。
以下に示す。前記エッチング手法は、単結晶シリコンの
エッチング速度が、多結晶及び非晶質シリコンのそれよ
りも遅い。
【００１２】前記側壁絶縁膜上の前記非単結晶シリコン
膜又は非選択シリコン膜を除去する工程の後、前記単結
晶シリコン並びに、前記非単結晶シリコン膜又は非選択
シリコン膜にサリサイドを形成する。 （５） 本発明（請求項５）は、シリコン基板にＭＯＳ
トランジスタを形成する半導体装置の製造方法であっ
て、前記ＭＯＳトランジスタのゲート電極の側壁に側壁
絶縁膜を形成する工程と、露出した前記シリコン基板の
表面に前記層間絶縁膜に隣接してファセット面を有する
単結晶シリコン膜を形成する工程と、前記単結晶シリコ
ン膜上では単結晶であり、前記側壁絶縁膜上では非単結
晶である非選択シリコン膜を形成し、該単結晶シリコン
膜のファセット面と該側壁絶縁膜との間に形成される空
間に前記非選択シリコン膜を埋め込む工程と、前記側壁
絶縁膜上の前記非選択シリコン膜を全て酸化してシリコ
ン酸化膜を形成する工程と、前記シリコン酸化膜を選択
的に除去する工程とを含むことを特徴とする。 （６） 本発明（請求項６）は、素子分離絶縁膜によっ
て分離された複数の素子領域を有するシリコン基板の素
子領域にＭＯＳトランジスタを形成する半導体装置の製
造方法であって、前記ＭＯＳトランジスタのゲート電極
の側壁に側壁絶縁膜を形成する工程と、露出した前記シ
リコン基板の表面に前記層間絶縁膜に隣接してファセッ
ト面を有する単結晶シリコン膜を形成する工程と、前記
単結晶シリコン膜上では単結晶であり、前記側壁絶縁膜
及び素子分離絶縁膜上では非単結晶である非選択シリコ
ン膜を形成し、該単結晶シリコンのファセット面と該側
壁絶縁膜との間に形成される空間に前記非選択シリコン
膜を埋め込む工程と、前記側壁絶縁膜及び素子分離絶縁
膜上の前記非選択シリコン膜を全て酸化してシリコン酸
化膜を形成する工程と、前記シリコン酸化膜を選択的に
除去する工程とを含むことを特徴とする。
膜又は非選択シリコン膜を除去する工程の後、前記単結
晶シリコン並びに、前記非単結晶シリコン膜又は非選択
シリコン膜にサリサイドを形成する。 （５） 本発明（請求項５）は、シリコン基板にＭＯＳ
トランジスタを形成する半導体装置の製造方法であっ
て、前記ＭＯＳトランジスタのゲート電極の側壁に側壁
絶縁膜を形成する工程と、露出した前記シリコン基板の
表面に前記層間絶縁膜に隣接してファセット面を有する
単結晶シリコン膜を形成する工程と、前記単結晶シリコ
ン膜上では単結晶であり、前記側壁絶縁膜上では非単結
晶である非選択シリコン膜を形成し、該単結晶シリコン
膜のファセット面と該側壁絶縁膜との間に形成される空
間に前記非選択シリコン膜を埋め込む工程と、前記側壁
絶縁膜上の前記非選択シリコン膜を全て酸化してシリコ
ン酸化膜を形成する工程と、前記シリコン酸化膜を選択
的に除去する工程とを含むことを特徴とする。 （６） 本発明（請求項６）は、素子分離絶縁膜によっ
て分離された複数の素子領域を有するシリコン基板の素
子領域にＭＯＳトランジスタを形成する半導体装置の製
造方法であって、前記ＭＯＳトランジスタのゲート電極
の側壁に側壁絶縁膜を形成する工程と、露出した前記シ
リコン基板の表面に前記層間絶縁膜に隣接してファセッ
ト面を有する単結晶シリコン膜を形成する工程と、前記
単結晶シリコン膜上では単結晶であり、前記側壁絶縁膜
及び素子分離絶縁膜上では非単結晶である非選択シリコ
ン膜を形成し、該単結晶シリコンのファセット面と該側
壁絶縁膜との間に形成される空間に前記非選択シリコン
膜を埋め込む工程と、前記側壁絶縁膜及び素子分離絶縁
膜上の前記非選択シリコン膜を全て酸化してシリコン酸
化膜を形成する工程と、前記シリコン酸化膜を選択的に
除去する工程とを含むことを特徴とする。
【００１３】構成（５），（６）の好ましい実施態様を
以下に示す。前記ゲート電極は非単結晶シリコンからな
り、該ゲート電極上に直接前記非選択シリコン膜を形成
する。
以下に示す。前記ゲート電極は非単結晶シリコンからな
り、該ゲート電極上に直接前記非選択シリコン膜を形成
する。
【００１４】前記素子分離絶縁膜及び側壁絶縁膜上の前
記非選択シリコン膜を除去する工程の後、前記単結晶シ
リコン，非選択シリコン膜及びゲート電極にサリサイド
を形成する。
記非選択シリコン膜を除去する工程の後、前記単結晶シ
リコン，非選択シリコン膜及びゲート電極にサリサイド
を形成する。
【００１５】構成（１）〜（６）に好ましい実施態様を
以下に示す。前記非単結晶シリコン膜又は非選択シリコ
ン膜の膜厚は、前記単結晶シリコン膜の膜厚以上であ
る。
以下に示す。前記非単結晶シリコン膜又は非選択シリコ
ン膜の膜厚は、前記単結晶シリコン膜の膜厚以上であ
る。
【００１６】［作用］本発明は、上記構成によって以下
の作用・効果を有する。単結晶シリコン膜のファセット
面が形成され、膜厚が薄い部分にシリコンを埋め込み形
成することによって、膜厚の薄い部分が無くなる。その
ため、エレベーティッド構造とサリサイドとを組み合わ
せても、基板中にシリサイド膜が形成されることがな
い。
の作用・効果を有する。単結晶シリコン膜のファセット
面が形成され、膜厚が薄い部分にシリコンを埋め込み形
成することによって、膜厚の薄い部分が無くなる。その
ため、エレベーティッド構造とサリサイドとを組み合わ
せても、基板中にシリサイド膜が形成されることがな
い。
【００１７】また、非選択シリコン膜は、素子領域を区
分する素子分離絶縁膜上にも形成され、その膜厚は素子
分離絶縁膜上に形成されている膜厚とほぼ同様である。
そのため、構成（３），（４）に記載の手法を用いる
と、側壁絶縁膜上の非選択シリコン膜又は酸化膜の除去
工程の際に、素子分離絶縁膜上の非選択シリコン膜又は
それの酸化膜をも同時に除去することができる。
分する素子分離絶縁膜上にも形成され、その膜厚は素子
分離絶縁膜上に形成されている膜厚とほぼ同様である。
そのため、構成（３），（４）に記載の手法を用いる
と、側壁絶縁膜上の非選択シリコン膜又は酸化膜の除去
工程の際に、素子分離絶縁膜上の非選択シリコン膜又は
それの酸化膜をも同時に除去することができる。
【００１８】また、単結晶シリコン膜を形成する際に、
素子分離絶縁膜上には不均一核生成によって結晶粒が堆
積することがあり、不良率の増加の原因となる。ところ
が、非選択シリコン膜のエッチング工程、又は酸化膜の
除去工程において、素子分離絶縁膜上の結晶粒も除去す
ることができ、その結果として多数個のトランジスタを
配置したときの歩留まり向上を図ることができる。
素子分離絶縁膜上には不均一核生成によって結晶粒が堆
積することがあり、不良率の増加の原因となる。ところ
が、非選択シリコン膜のエッチング工程、又は酸化膜の
除去工程において、素子分離絶縁膜上の結晶粒も除去す
ることができ、その結果として多数個のトランジスタを
配置したときの歩留まり向上を図ることができる。
【００１９】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。 ［第１実施形態］図１及び図２は本発明の第１実施形態
に係わるＭＯＳトランジスタの製造工程を示す工程断面
図である。なお、図１及び図２において、ＭＯＳトラン
ジスタのソース・ドレイン領域となる拡散層の一方部分
のみを図示している。
を参照して説明する。 ［第１実施形態］図１及び図２は本発明の第１実施形態
に係わるＭＯＳトランジスタの製造工程を示す工程断面
図である。なお、図１及び図２において、ＭＯＳトラン
ジスタのソース・ドレイン領域となる拡散層の一方部分
のみを図示している。
【００２０】先ず、図１（ａ）に示すように、ｎ型のシ
リコン基板１１に公知の方法を用いて素子分離絶縁膜１
２を形成する。次いで、図１（ｂ）に示すように、素子
分離絶縁膜１２で分離された素子領域の基板１１の表面
にゲート絶縁膜となるシリコン酸化膜１３を形成した
後、ゲート電極となるボロンが添加された膜厚１０ｎｍ
のポリシリコン膜１４1 ，膜厚１０ｎｍのＷＳｉ膜１４
2 及び膜厚１０ｎｍのシリコン窒化膜１６を順次積層す
る。
リコン基板１１に公知の方法を用いて素子分離絶縁膜１
２を形成する。次いで、図１（ｂ）に示すように、素子
分離絶縁膜１２で分離された素子領域の基板１１の表面
にゲート絶縁膜となるシリコン酸化膜１３を形成した
後、ゲート電極となるボロンが添加された膜厚１０ｎｍ
のポリシリコン膜１４1 ，膜厚１０ｎｍのＷＳｉ膜１４
2 及び膜厚１０ｎｍのシリコン窒化膜１６を順次積層す
る。
【００２１】そして、シリコン窒化膜１６上の所定領域
にレジストパターンを形成した後、反応性イオンエッチ
ング法を用いてシリコン窒化膜１６，ゲート電極１４及
びシリコン絶縁膜１３を順次エッチングし、ゲート電極
１４（ポリシリコン膜１４1及びＷＳｉ膜１４2 ）上に
シリコン窒化膜１６が形成された構造を形成する。な
お、本工程で、必ずしもシリコン酸化膜１３を除去する
必要はなく、後の工程でシリコン酸化膜１３を除去する
ことも可能である。
にレジストパターンを形成した後、反応性イオンエッチ
ング法を用いてシリコン窒化膜１６，ゲート電極１４及
びシリコン絶縁膜１３を順次エッチングし、ゲート電極
１４（ポリシリコン膜１４1及びＷＳｉ膜１４2 ）上に
シリコン窒化膜１６が形成された構造を形成する。な
お、本工程で、必ずしもシリコン酸化膜１３を除去する
必要はなく、後の工程でシリコン酸化膜１３を除去する
ことも可能である。
【００２２】次いで、図１（ｃ）に示すように、エクス
テンション領域形成のためシリコン窒化膜１６をマスク
として基板１１にＢＦ2 を加速電圧５ｋｅＶでドーズ量
１×１０14ｃｍ-2にてイオン注入し、ＲＴＡ（Rapid Th
ermal Anneal）により８００℃１０秒の熱処理を行い、
ｐ型拡散層１７を形成する。そして、ゲート電極１４及
び素子分離絶縁膜１２の側壁に厚さ５０ｎｍ程度のシリ
コン窒化膜からなる側壁絶縁膜１８を形成する。この側
壁絶縁膜１８は、全面に７０ｎｍのシリコン窒化膜をＣ
ＶＤ法により堆積した後、異方性ドライエッチングによ
り該シリコン窒化膜をエッチングすることで得られる。
テンション領域形成のためシリコン窒化膜１６をマスク
として基板１１にＢＦ2 を加速電圧５ｋｅＶでドーズ量
１×１０14ｃｍ-2にてイオン注入し、ＲＴＡ（Rapid Th
ermal Anneal）により８００℃１０秒の熱処理を行い、
ｐ型拡散層１７を形成する。そして、ゲート電極１４及
び素子分離絶縁膜１２の側壁に厚さ５０ｎｍ程度のシリ
コン窒化膜からなる側壁絶縁膜１８を形成する。この側
壁絶縁膜１８は、全面に７０ｎｍのシリコン窒化膜をＣ
ＶＤ法により堆積した後、異方性ドライエッチングによ
り該シリコン窒化膜をエッチングすることで得られる。
【００２３】次いで、フッ化水素酸等によってｐ型拡散
層１７上の自然酸化膜を剥離した後、図１（ｄ）に示す
ように、露出するｐ型拡散層１７上にのみ選択的に、膜
厚５０ｎｍのアンドープで抵抗率が高い単結晶シリコン
膜１９を形成する。このとき、側壁絶縁膜１８に接する
領域の単結晶シリコン膜１９にはファセット面が形成さ
れる。ここで単結晶シリコン膜１９の選択成長は、ジク
ロルシラン，水素及び塩酸の混合ガスを原料ガスとした
減圧ＣＶＤ法を用い、圧力５０Ｔｏｒｒで基板温度８５
０℃の条件で行うことができる。
層１７上の自然酸化膜を剥離した後、図１（ｄ）に示す
ように、露出するｐ型拡散層１７上にのみ選択的に、膜
厚５０ｎｍのアンドープで抵抗率が高い単結晶シリコン
膜１９を形成する。このとき、側壁絶縁膜１８に接する
領域の単結晶シリコン膜１９にはファセット面が形成さ
れる。ここで単結晶シリコン膜１９の選択成長は、ジク
ロルシラン，水素及び塩酸の混合ガスを原料ガスとした
減圧ＣＶＤ法を用い、圧力５０Ｔｏｒｒで基板温度８５
０℃の条件で行うことができる。
【００２４】なお、図１（ｂ）の工程において、ｐ型拡
散層１７上のシリコン酸化膜１３を除去していなかった
場合、単結晶シリコン膜を選択成長させる前に、ｐ型拡
散層１７上のシリコン酸化膜１３を除去する。
散層１７上のシリコン酸化膜１３を除去していなかった
場合、単結晶シリコン膜を選択成長させる前に、ｐ型拡
散層１７上のシリコン酸化膜１３を除去する。
【００２５】次いで、単結晶シリコン膜１９の堆積を行
ったチャンバから出すことなく、連続してシランを原料
とした減圧ＣＶＤ法により、図２（ｅ）に示すように、
単結晶シリコン膜１９のファセット面と側壁絶縁膜１８
との間の空間が埋め込まれるよう全面にポリシリコン膜
２０を５０ｎｍ堆積する。
ったチャンバから出すことなく、連続してシランを原料
とした減圧ＣＶＤ法により、図２（ｅ）に示すように、
単結晶シリコン膜１９のファセット面と側壁絶縁膜１８
との間の空間が埋め込まれるよう全面にポリシリコン膜
２０を５０ｎｍ堆積する。
【００２６】この後、図２（ｆ）に示すように、ＣＭＰ
法によりポリシリコン膜２０の表面をほぼ均一に研磨
し、素子分離絶縁膜１２及びシリコン窒化膜１６上のシ
リコン膜２０を全て除去する。ここで、ＣＭＰ法による
ポリシリコン膜２０の研磨量は、ｐ型拡散層１７上のポ
リシリコン膜２０と単結晶シリコン膜１９との表面が同
じ高さになるようにするために、ポリシリコン膜２０の
膜厚値よりも大きくする必要がある。なお、ここでは、
シリコン窒化膜１６上や、素子分離絶縁膜１２をストッ
パーとするＣＭＰを用いたが、他の手法として、レジス
ト又はＳＯＧ膜を表面が平坦になるように堆積した後、
全面を均一にエッチングする、公知のエッチバック法を
用いても良い。
法によりポリシリコン膜２０の表面をほぼ均一に研磨
し、素子分離絶縁膜１２及びシリコン窒化膜１６上のシ
リコン膜２０を全て除去する。ここで、ＣＭＰ法による
ポリシリコン膜２０の研磨量は、ｐ型拡散層１７上のポ
リシリコン膜２０と単結晶シリコン膜１９との表面が同
じ高さになるようにするために、ポリシリコン膜２０の
膜厚値よりも大きくする必要がある。なお、ここでは、
シリコン窒化膜１６上や、素子分離絶縁膜１２をストッ
パーとするＣＭＰを用いたが、他の手法として、レジス
ト又はＳＯＧ膜を表面が平坦になるように堆積した後、
全面を均一にエッチングする、公知のエッチバック法を
用いても良い。
【００２７】次いで、図２（ｇ）に示すように、ＢＦ2
を加速電圧１０ｋｅＶでドープ量５×ｌ０14ｃｍ-2にて
イオン注入し、ＲＴＡにより８００℃１０秒の熱処理を
行い、アンドープの単結晶シリコン膜１９をｐ型にする
とともに、ｐ+ 型拡散層２１を形成する。
を加速電圧１０ｋｅＶでドープ量５×ｌ０14ｃｍ-2にて
イオン注入し、ＲＴＡにより８００℃１０秒の熱処理を
行い、アンドープの単結晶シリコン膜１９をｐ型にする
とともに、ｐ+ 型拡散層２１を形成する。
【００２８】次いで、全面にスパッタ法を用いてＣｏ膜
を２０ｎｍ，ＴｉＮ膜を３０ｎｍ順次積層する。この
後、５００℃で３０秒熱処理することで、Ｃｏ膜と単結
晶シリコン膜１９及びポリシリコン膜２０との界面にＣ
ｏＳｉ2 膜２２を形成する。この後、Ｈ2 ＳＯ4 やＨＣ
ｌ＋Ｈ2 Ｏ2 溶液を用いて、ＴｉＮ膜と未反応のＣｏ膜
を剥離した後、７００℃３０秒の熱処理を行う。この結
果、ｐ型拡散層１７上のみに選択的にＣｏＳｉ2 膜２２
が残った構造が形成される。
を２０ｎｍ，ＴｉＮ膜を３０ｎｍ順次積層する。この
後、５００℃で３０秒熱処理することで、Ｃｏ膜と単結
晶シリコン膜１９及びポリシリコン膜２０との界面にＣ
ｏＳｉ2 膜２２を形成する。この後、Ｈ2 ＳＯ4 やＨＣ
ｌ＋Ｈ2 Ｏ2 溶液を用いて、ＴｉＮ膜と未反応のＣｏ膜
を剥離した後、７００℃３０秒の熱処理を行う。この結
果、ｐ型拡散層１７上のみに選択的にＣｏＳｉ2 膜２２
が残った構造が形成される。
【００２９】なお、本実施形態ではＢＦ2 をイオン注入
した後にＣｏ膜をスパッタリング法によって成長させた
が、イオン注入と成膜の順序は逆でも構わない。ただし
この場合には、Ｃｏの膜厚に応じて、シリコン基板内部
のボロンの濃度が十分になるように、ＢＦ2 イオンの注
入条件を変える必要がある。
した後にＣｏ膜をスパッタリング法によって成長させた
が、イオン注入と成膜の順序は逆でも構わない。ただし
この場合には、Ｃｏの膜厚に応じて、シリコン基板内部
のボロンの濃度が十分になるように、ＢＦ2 イオンの注
入条件を変える必要がある。
【００３０】以上説明したトランジスタの特性を調べる
ため、ｐ型拡散層上に単結晶シリコン膜を選択エピタキ
シャル成長させた後、サリサイドを形成する従来のエレ
ベーティッドソース／ドレイン型のトランジスタとの比
較を行った。
ため、ｐ型拡散層上に単結晶シリコン膜を選択エピタキ
シャル成長させた後、サリサイドを形成する従来のエレ
ベーティッドソース／ドレイン型のトランジスタとの比
較を行った。
【００３１】Ｃｏの堆積膜厚をパラメータとしたドレイ
ン／基板間の逆方向リーク電流を測定し、その結果を図
３に示す。ここで測定に用いたトランジスタのゲート長
は０．３５μｍ、ゲート幅は１０μｍであった。また、
ゲート電圧０Ｖ、ドレイン電圧−３．３Ｖのもとで測定
を行った。本実施形態の製造方法により形成されたトラ
ンジスタは、Ｃｏの堆積膜厚が５０ｎｍまでリーク電流
の増加が見られないのに対し、従来のトランジスタで
は、３０ｎｍ以上の膜厚で接合リーク電流が増加してい
る。
ン／基板間の逆方向リーク電流を測定し、その結果を図
３に示す。ここで測定に用いたトランジスタのゲート長
は０．３５μｍ、ゲート幅は１０μｍであった。また、
ゲート電圧０Ｖ、ドレイン電圧−３．３Ｖのもとで測定
を行った。本実施形態の製造方法により形成されたトラ
ンジスタは、Ｃｏの堆積膜厚が５０ｎｍまでリーク電流
の増加が見られないのに対し、従来のトランジスタで
は、３０ｎｍ以上の膜厚で接合リーク電流が増加してい
る。
【００３２】この結果は、以下のように説明できる。従
来方法によるＭＯＳ型トランジスタでは、ファセット面
が形成されているゲートエッジや素子分離領域に接する
領域において単結晶シリコン膜の膜厚が薄くなってい
る。このため、サリサイドがシリコン基板中に浸食形成
される。このため従来のトランジスタでは、基板内部に
形成したｐ型拡散層の接合位置とサリサイドとの界面が
極めて近くなる。従って、例えばメタルの拡散によっ
て、図３に示したようにｐｎ接合逆方向リーク電流が増
加してしまう。
来方法によるＭＯＳ型トランジスタでは、ファセット面
が形成されているゲートエッジや素子分離領域に接する
領域において単結晶シリコン膜の膜厚が薄くなってい
る。このため、サリサイドがシリコン基板中に浸食形成
される。このため従来のトランジスタでは、基板内部に
形成したｐ型拡散層の接合位置とサリサイドとの界面が
極めて近くなる。従って、例えばメタルの拡散によっ
て、図３に示したようにｐｎ接合逆方向リーク電流が増
加してしまう。
【００３３】これに対して本実施形態の製造方法によれ
ば、局所的に堆積シリコン膜の薄いところが存在しない
ため、基板中にサリサイドが形成されることがないの
で、従来例のようなリーク電流の増加が起こらなかった
と考えられる。
ば、局所的に堆積シリコン膜の薄いところが存在しない
ため、基板中にサリサイドが形成されることがないの
で、従来例のようなリーク電流の増加が起こらなかった
と考えられる。
【００３４】また、本実施形態のように単結晶シリコン
膜のファセット面上に非選択シリコン膜が残ることで、
ドナー原子或いはアクセプタ原子をイオン注入する際
に、従来技術で見られた、単結晶シリコン膜の薄い部分
で注入深さが深くなってしまうという現象を回避するこ
とができる。
膜のファセット面上に非選択シリコン膜が残ることで、
ドナー原子或いはアクセプタ原子をイオン注入する際
に、従来技術で見られた、単結晶シリコン膜の薄い部分
で注入深さが深くなってしまうという現象を回避するこ
とができる。
【００３５】また、本実施形態では単結晶シリコン膜，
ポリシリコン膜の膜厚を、それぞれ５０ｎｍ，１００ｎ
ｍとしたが、これらの膜厚の組み合わせについては、次
のように考えることができる。先ず、単結晶シリコン膜
の膜厚については、サリサイドプロセスにおいて、サリ
サイドが基板まで届かなくするだけの膜厚として決定さ
れる。一方、ポリシリコン膜の膜厚は、ファセット面と
絶縁膜との間の空間を埋め尽くすのに必要な膜厚として
決定される。
ポリシリコン膜の膜厚を、それぞれ５０ｎｍ，１００ｎ
ｍとしたが、これらの膜厚の組み合わせについては、次
のように考えることができる。先ず、単結晶シリコン膜
の膜厚については、サリサイドプロセスにおいて、サリ
サイドが基板まで届かなくするだけの膜厚として決定さ
れる。一方、ポリシリコン膜の膜厚は、ファセット面と
絶縁膜との間の空間を埋め尽くすのに必要な膜厚として
決定される。
【００３６】ファセット面と絶縁膜との間を埋め尽くす
のに必要な膜厚は、単結晶シリコン膜の成長状態に応じ
てファセット面の面方位が異なり、基板表面とファセッ
ト面とのなす角は一定でないため、一概には言えない。
例えば図４（ａ）に示すように、基板１１表面と単結晶
シリコン膜１９のファセット面との角度が４５度とする
と、シリコン膜２０を単結晶シリコン膜１９と同じ膜厚
だけ堆積することで、ファセット面と側壁絶縁膜１８と
の間の空間を埋め尽くし、単結晶シリコン膜１９の端部
の薄膜化を解消することができる。また、図４（ｂ）に
示すように、基板１１表面と単結晶シリコン膜１９のフ
ァセット面との角度が３０度であったとすると、シリコ
ン膜２０の堆積膜厚を単結晶シリコン膜１９の１．７３
倍とすることで、単結晶シリコン膜１９の端部の薄膜化
を解消することができるようになる。実際には、側壁絶
縁膜１８は、基板１１表面に対して必ずしも垂直とはな
らず、９０度よりも浅い角度となる。したがって、シリ
コン膜２０を、少なくとも選択膜と同じだけは堆積する
必要がある。実用的には、基板表面とファセット面との
角度にも依存するが、シリコン膜を単結晶シリコン膜の
２倍の膜厚だけ堆積する必要があるといえる。
のに必要な膜厚は、単結晶シリコン膜の成長状態に応じ
てファセット面の面方位が異なり、基板表面とファセッ
ト面とのなす角は一定でないため、一概には言えない。
例えば図４（ａ）に示すように、基板１１表面と単結晶
シリコン膜１９のファセット面との角度が４５度とする
と、シリコン膜２０を単結晶シリコン膜１９と同じ膜厚
だけ堆積することで、ファセット面と側壁絶縁膜１８と
の間の空間を埋め尽くし、単結晶シリコン膜１９の端部
の薄膜化を解消することができる。また、図４（ｂ）に
示すように、基板１１表面と単結晶シリコン膜１９のフ
ァセット面との角度が３０度であったとすると、シリコ
ン膜２０の堆積膜厚を単結晶シリコン膜１９の１．７３
倍とすることで、単結晶シリコン膜１９の端部の薄膜化
を解消することができるようになる。実際には、側壁絶
縁膜１８は、基板１１表面に対して必ずしも垂直とはな
らず、９０度よりも浅い角度となる。したがって、シリ
コン膜２０を、少なくとも選択膜と同じだけは堆積する
必要がある。実用的には、基板表面とファセット面との
角度にも依存するが、シリコン膜を単結晶シリコン膜の
２倍の膜厚だけ堆積する必要があるといえる。
【００３７】なお、本実施形態においては堆積したポリ
シリコンはアンドープの状態で堆積したが、ボロンが添
加されたポリシリコンを堆積してもよい。この場合、イ
オン注入によってポリシリコンにイオンを注入する必要
がないので、基板中に欠陥が生じることが無くなる。
シリコンはアンドープの状態で堆積したが、ボロンが添
加されたポリシリコンを堆積してもよい。この場合、イ
オン注入によってポリシリコンにイオンを注入する必要
がないので、基板中に欠陥が生じることが無くなる。
【００３８】［第２実施形態］図５及び６は、本発明の
第２実施形態に係わる半導体装置の製造工程を示す工程
断面図である。なお、図５及び図６において、ＭＯＳト
ランジスタのソース・ドレイン領域となる拡散層の一方
部分のみを図示している。
第２実施形態に係わる半導体装置の製造工程を示す工程
断面図である。なお、図５及び図６において、ＭＯＳト
ランジスタのソース・ドレイン領域となる拡散層の一方
部分のみを図示している。
【００３９】先ず、図５（ａ）に示すように、ｎ型のシ
リコン基板１１に公知の方法を用いて素子分離絶縁膜１
２を形成する。そして、シリコン酸化膜１３、膜厚１０
ｎｍのボロン添加のゲートポリシリコン１４1 、膜厚１
０ｎｍのＷＳｉ膜１４2 、膜厚１０ｎｍのシリコン窒化
膜１６を形成する。
リコン基板１１に公知の方法を用いて素子分離絶縁膜１
２を形成する。そして、シリコン酸化膜１３、膜厚１０
ｎｍのボロン添加のゲートポリシリコン１４1 、膜厚１
０ｎｍのＷＳｉ膜１４2 、膜厚１０ｎｍのシリコン窒化
膜１６を形成する。
【００４０】次いで、図５（ｂ）に示すように、シリコ
ン窒化膜１６上の所定領域にレジストパターンを形成し
た後、反応性イオンエッチング法により、シリコン窒化
膜１６，ＷＳｉ膜１４2 ，ポリシリコン１４1 及びシリ
コン酸化膜１３をゲート電極形状にパターニングし、Ｗ
Ｓｉ膜１４2 及びポリシリコン１４1 からなるゲート電
極１４を形成する。なお、本工程で、必ずしもシリコン
酸化膜１３を除去する必要はなく、後の工程でシリコン
酸化膜１３を除去することも可能である。
ン窒化膜１６上の所定領域にレジストパターンを形成し
た後、反応性イオンエッチング法により、シリコン窒化
膜１６，ＷＳｉ膜１４2 ，ポリシリコン１４1 及びシリ
コン酸化膜１３をゲート電極形状にパターニングし、Ｗ
Ｓｉ膜１４2 及びポリシリコン１４1 からなるゲート電
極１４を形成する。なお、本工程で、必ずしもシリコン
酸化膜１３を除去する必要はなく、後の工程でシリコン
酸化膜１３を除去することも可能である。
【００４１】次いで、図５（ｃ）に示すように、エクス
テンション領域形成のため、第１実施形態と同様に、ｐ
型拡散層１７を形成する。そして、ゲート電極１４の側
壁に厚さ５０ｎｍ程度のシリコン窒化膜からなる側壁絶
縁膜１８を形成する。
テンション領域形成のため、第１実施形態と同様に、ｐ
型拡散層１７を形成する。そして、ゲート電極１４の側
壁に厚さ５０ｎｍ程度のシリコン窒化膜からなる側壁絶
縁膜１８を形成する。
【００４２】次いで、図５（ｄ）に示すように、フッ化
水素酸等によってｐ型拡散層１７上の酸化膜（不図示）
を剥離した後、ジクロルシランを原料ガスとした減圧Ｃ
ＶＤ法により、ｐ型拡散層１７上にのみ選択的に、膜厚
５０ｎｍのアンドープ単結晶シリコン１９を堆積する。
水素酸等によってｐ型拡散層１７上の酸化膜（不図示）
を剥離した後、ジクロルシランを原料ガスとした減圧Ｃ
ＶＤ法により、ｐ型拡散層１７上にのみ選択的に、膜厚
５０ｎｍのアンドープ単結晶シリコン１９を堆積する。
【００４３】次いで、図６（ｅ）に示すように、この試
料に、単結晶シリコン膜１９の堆積を行ったチャンバか
ら出すことなく、連続してシランを原料とした減圧ＣＶ
Ｄ法により、５５０℃において全面にシリコン膜３０を
９０ｎｍ堆積する。このとき、シリコン窒化膜１６上及
び素子分離絶縁膜１２上のシリコン膜３０はアモルファ
スシリコン３０ａであったのに対し、単結晶シリコン膜
１９上のシリコン膜３０は一部単結晶化した単結晶シリ
コン３０ｂであった。
料に、単結晶シリコン膜１９の堆積を行ったチャンバか
ら出すことなく、連続してシランを原料とした減圧ＣＶ
Ｄ法により、５５０℃において全面にシリコン膜３０を
９０ｎｍ堆積する。このとき、シリコン窒化膜１６上及
び素子分離絶縁膜１２上のシリコン膜３０はアモルファ
スシリコン３０ａであったのに対し、単結晶シリコン膜
１９上のシリコン膜３０は一部単結晶化した単結晶シリ
コン３０ｂであった。
【００４４】次いで、図６（ｆ）に示すように、連続し
て５８０℃で１０分間熱処理し、シリコン膜３０のうち
単結晶シリコン１９上に推積された部分の全て、並びに
側壁絶縁膜１２上の一部は、固相成長によって単結晶化
し、単結晶シリコン３０ｂの領域を拡大させる。 次い
で、図６（ｇ）に示すように、ＣＦ4 ／Ｏ2 の混合ガス
を用いたケミカルドライエッチング法により、素子分離
絶縁膜１２，側壁絶縁膜１８及びシリコン窒化膜１６上
に堆積されたシリコン膜３０を除去する。
て５８０℃で１０分間熱処理し、シリコン膜３０のうち
単結晶シリコン１９上に推積された部分の全て、並びに
側壁絶縁膜１２上の一部は、固相成長によって単結晶化
し、単結晶シリコン３０ｂの領域を拡大させる。 次い
で、図６（ｇ）に示すように、ＣＦ4 ／Ｏ2 の混合ガス
を用いたケミカルドライエッチング法により、素子分離
絶縁膜１２，側壁絶縁膜１８及びシリコン窒化膜１６上
に堆積されたシリコン膜３０を除去する。
【００４５】そして、図６（ｈ）に示すように、第１実
施形態と同様に、ｐ+ 型拡散層２１及びＣｏＳｉ2 膜２
２を形成する。なお、本実施形態においては、全面に推
積した非選択シリコン膜をエッチングする方法として、
ＣＦ4 ／Ｏ2 の混合ガスを用いたケミカルドライエッチ
ング法を用いたが、この手法について、単結晶／多結晶
／アモルファスシリコンのそれぞれについてのエッチン
グ速度を調べた結果、図７のような結果が得られてい
る。ここでのエッチング条件は、放電パワーを７００
Ｗ、圧力４０Ｐａ、温度は２５℃である。また、ベース
・ガスとしてアルゴンを１９５ｓｃｃｍ流し、ＣＦ4と
Ｏ2 との合計の流量を一定にして実験を行った。
施形態と同様に、ｐ+ 型拡散層２１及びＣｏＳｉ2 膜２
２を形成する。なお、本実施形態においては、全面に推
積した非選択シリコン膜をエッチングする方法として、
ＣＦ4 ／Ｏ2 の混合ガスを用いたケミカルドライエッチ
ング法を用いたが、この手法について、単結晶／多結晶
／アモルファスシリコンのそれぞれについてのエッチン
グ速度を調べた結果、図７のような結果が得られてい
る。ここでのエッチング条件は、放電パワーを７００
Ｗ、圧力４０Ｐａ、温度は２５℃である。また、ベース
・ガスとしてアルゴンを１９５ｓｃｃｍ流し、ＣＦ4と
Ｏ2 との合計の流量を一定にして実験を行った。
【００４６】図７からわかるように、程度の差はある
が、いずれのＣＦ4 ／Ｏ2 の混合比においても、エッチ
ング速度は、単結晶シリコンが最も遅く、更に多結晶、
アモルファスシリコンの順で速くなっている。従って、
単結晶シリコンに対してアモルファスシリコンを選択的
にエッチングすることができることがわかる。
が、いずれのＣＦ4 ／Ｏ2 の混合比においても、エッチ
ング速度は、単結晶シリコンが最も遅く、更に多結晶、
アモルファスシリコンの順で速くなっている。従って、
単結晶シリコンに対してアモルファスシリコンを選択的
にエッチングすることができることがわかる。
【００４７】また図７から、ＣＦ4 ／Ｏ2 の混合比に依
存して、各材料に対するエッチング速度が異なっている
ことが分かる。例えばアモルファスシリコンと単結晶シ
リコンとのエッチング選択比を大きくとるためには、Ｃ
Ｆ4 ／Ｏ2 の混合比を２．５：１程度とすればよいこと
がわかる。したがって、本実施形態においては、最大の
選択比１．５が得られる条件、つまりＣＦ4 及びＯ2 の
流量をそれぞれ７５ｓｃｃｍ，３０ｓｃｃｍにしてエッ
チングを行っている。
存して、各材料に対するエッチング速度が異なっている
ことが分かる。例えばアモルファスシリコンと単結晶シ
リコンとのエッチング選択比を大きくとるためには、Ｃ
Ｆ4 ／Ｏ2 の混合比を２．５：１程度とすればよいこと
がわかる。したがって、本実施形態においては、最大の
選択比１．５が得られる条件、つまりＣＦ4 及びＯ2 の
流量をそれぞれ７５ｓｃｃｍ，３０ｓｃｃｍにしてエッ
チングを行っている。
【００４８】非選択シリコン膜３０の厚さが９０ｎｍで
あったので、素子分離絶縁膜１２上にアモルファス状態
のまま残った非選択シリコン膜を９０ｎｍエッチングす
る間に、ｐ+ 型拡散層２１上の単結晶シリコンは６０ｎ
ｍしかエッチングされずにすむ。結果的にｐ+ 型拡散層
２１上の単結晶シリコンの膜厚は、予め選択的に堆積し
た膜厚である５０ｎｍに、３０ｎｍが加わった８０ｎｍ
となる。
あったので、素子分離絶縁膜１２上にアモルファス状態
のまま残った非選択シリコン膜を９０ｎｍエッチングす
る間に、ｐ+ 型拡散層２１上の単結晶シリコンは６０ｎ
ｍしかエッチングされずにすむ。結果的にｐ+ 型拡散層
２１上の単結晶シリコンの膜厚は、予め選択的に堆積し
た膜厚である５０ｎｍに、３０ｎｍが加わった８０ｎｍ
となる。
【００４９】このように、絶縁膜上のシリコンの状態
と、単結晶シリコン膜上に堆積したシリコンの状態とが
異なっていることで、エッチング速度の違いを利用する
ことにより、選択的に堆積したシリコン上にのみ、シリ
コンを厚く残すことができる。
と、単結晶シリコン膜上に堆積したシリコンの状態とが
異なっていることで、エッチング速度の違いを利用する
ことにより、選択的に堆積したシリコン上にのみ、シリ
コンを厚く残すことができる。
【００５０】なお、エッチングの選択比を大きくとるた
めには、絶縁膜上の非選択シリコン膜は、アモルファス
状態であることが望ましいが、多結晶状態であっても構
わない。また、結晶状態に違いがなくとも、ファセット
面上を埋めることができるというメリットは存在するた
め、本発明の有効性が損なわれるものではないことは言
うまでもない。
めには、絶縁膜上の非選択シリコン膜は、アモルファス
状態であることが望ましいが、多結晶状態であっても構
わない。また、結晶状態に違いがなくとも、ファセット
面上を埋めることができるというメリットは存在するた
め、本発明の有効性が損なわれるものではないことは言
うまでもない。
【００５１】上記手順にしたがって形成したトランジス
タの特性を調べるため、ｐ型拡散層上に選択的に単結晶
シリコン膜をエピタキシャル成長させた後に、非選択シ
リコン膜の堆積及びエッチングを行わない試料を作成
し、特性の比較を行った。
タの特性を調べるため、ｐ型拡散層上に選択的に単結晶
シリコン膜をエピタキシャル成長させた後に、非選択シ
リコン膜の堆積及びエッチングを行わない試料を作成
し、特性の比較を行った。
【００５２】得られた結果は、本実施形態の手法を用い
て形成されたトランジスタでは、局所的なシリサイドの
食い込みに起因すると思われる局所的なリーク電流が抑
制されており、本実施形態に示したプロセスの有効性を
示すものといえる。
て形成されたトランジスタでは、局所的なシリサイドの
食い込みに起因すると思われる局所的なリーク電流が抑
制されており、本実施形態に示したプロセスの有効性を
示すものといえる。
【００５３】また、幅３００μｍの素子分離絶縁膜で分
離された各素子領域にそれぞれＭＯＳトランジスタを形
成し、１００万個のＭＯＳトランジスタを配列した場合
について調べた。本評価では、選択的に推積する単結晶
シリコン膜の膜厚をパラメータとして実験を行った。な
お、Ｃｏ膜の膜厚を単結晶シリコンの膜厚に応じて変化
させることで、単体トランジスタとしての動作は同等の
特性を示すものを作製して評価した。
離された各素子領域にそれぞれＭＯＳトランジスタを形
成し、１００万個のＭＯＳトランジスタを配列した場合
について調べた。本評価では、選択的に推積する単結晶
シリコン膜の膜厚をパラメータとして実験を行った。な
お、Ｃｏ膜の膜厚を単結晶シリコンの膜厚に応じて変化
させることで、単体トランジスタとしての動作は同等の
特性を示すものを作製して評価した。
【００５４】図８に、１００万個のＭＯＳトランジスタ
の特性を測定し、その不良率を調べた結果を示す。単結
晶シリコン膜の膜厚が２０ｎｍ以下の薄さの場合には、
プロセスによらず不良は見られなかった。一方、シリコ
ン基板上に単結晶シリコン膜を３００ｎｍ以上堆積した
場合、プロセスに関わらず良好な特性を示すトランジス
タは全く形成できなかった。
の特性を測定し、その不良率を調べた結果を示す。単結
晶シリコン膜の膜厚が２０ｎｍ以下の薄さの場合には、
プロセスによらず不良は見られなかった。一方、シリコ
ン基板上に単結晶シリコン膜を３００ｎｍ以上堆積した
場合、プロセスに関わらず良好な特性を示すトランジス
タは全く形成できなかった。
【００５５】本発明の有効性が表れたのは、単結晶シリ
コン膜の膜厚をこの間の膜厚とした場合であり、この領
域では明快な違いが見出された。この違いが表れたこと
に関しては、次のように考えられる。
コン膜の膜厚をこの間の膜厚とした場合であり、この領
域では明快な違いが見出された。この違いが表れたこと
に関しては、次のように考えられる。
【００５６】選択的に堆積した単結晶シリコンの膜厚を
非常に厚くした場合、図９（ａ）に示すように、隣接す
る素子領域に形成された単結晶シリコン膜同志が接触し
てしまうために、プロセスに関わらず良好な特性のトラ
ンジスタは見られなくなる。また、単結晶シリコンの膜
厚が十分に薄い場合には、図９（ｂ）に示すように、単
結晶シリコン膜に起因する問題は特に生じない。
非常に厚くした場合、図９（ａ）に示すように、隣接す
る素子領域に形成された単結晶シリコン膜同志が接触し
てしまうために、プロセスに関わらず良好な特性のトラ
ンジスタは見られなくなる。また、単結晶シリコンの膜
厚が十分に薄い場合には、図９（ｂ）に示すように、単
結晶シリコン膜に起因する問題は特に生じない。
【００５７】一方、単結晶シリコンの膜厚が、両者の中
間での膜厚領域の挙動については、次のように考えられ
る。単結晶シリコン膜の選択成長においては、素子分離
絶縁膜上における不均一核生成にきっかけを持つ、意図
せざる素子分離絶縁膜上でのシリコンの堆積を完全に抑
えることはできない。このような核生成が、図９（ｃ）
に示したように、隣接するトランジスタの間で起こった
場合、隣接するトランジスタのソース・ドレイン領域が
電気的に接触してしまい、不良となってしまう。
間での膜厚領域の挙動については、次のように考えられ
る。単結晶シリコン膜の選択成長においては、素子分離
絶縁膜上における不均一核生成にきっかけを持つ、意図
せざる素子分離絶縁膜上でのシリコンの堆積を完全に抑
えることはできない。このような核生成が、図９（ｃ）
に示したように、隣接するトランジスタの間で起こった
場合、隣接するトランジスタのソース・ドレイン領域が
電気的に接触してしまい、不良となってしまう。
【００５８】本実施形態に示したプロセスを適用するこ
とで、このような不良発生率が抑制されることができた
のは、非選択シリコン膜のエッチング工程で、不均一核
生成によって稚積した結晶粒をもエッチングできたため
だと考えられる。
とで、このような不良発生率が抑制されることができた
のは、非選択シリコン膜のエッチング工程で、不均一核
生成によって稚積した結晶粒をもエッチングできたため
だと考えられる。
【００５９】不均一核生成によってできた結晶粒の膜厚
は、単結晶シリコン膜の膜厚より薄く、またいろいろな
面方位を有している。そのため絶縁膜上の結晶粒はエッ
チングされやすく、その結果として多数個のトランジス
タを配置したときの歩留まり向上に有効であったと思わ
れる。
は、単結晶シリコン膜の膜厚より薄く、またいろいろな
面方位を有している。そのため絶縁膜上の結晶粒はエッ
チングされやすく、その結果として多数個のトランジス
タを配置したときの歩留まり向上に有効であったと思わ
れる。
【００６０】［第３実施形態］ 先ず、図１０（ａ）に
示すように、公知の素子分離法により、（１００）面方
位を有する単結晶シリコン基板１１上の所定領域に素子
分離絶縁膜１２を形成する。
示すように、公知の素子分離法により、（１００）面方
位を有する単結晶シリコン基板１１上の所定領域に素子
分離絶縁膜１２を形成する。
【００６１】次いで、図１０（ｂ）に示すように、全面
に膜厚６０ｎｍのアンドープのポリシリコンを形成した
後、反応性イオンエッチング法によりポリシリコンをゲ
ート電極形状にパターニングし、ゲート電極４１を形成
する。
に膜厚６０ｎｍのアンドープのポリシリコンを形成した
後、反応性イオンエッチング法によりポリシリコンをゲ
ート電極形状にパターニングし、ゲート電極４１を形成
する。
【００６２】次いで、前実施形態と同様に、ゲート電極
４１をマスクとしてＢＦ2 のイオン注入を行いｐ型拡散
層１７を形成する（図１０（ｃ））。次いで、膜厚２０
ｎｍのシリコン酸化膜４２1 、膜厚５０ｎｍのシリコン
窒化膜４２2 を順次形成した後、反応性イオンエッチン
グ法によりゲート電極の４１の側壁部にのみシリコン窒
化膜４２2 を残す。そして、フッ化水素酸等を用いてｐ
型拡散層１７及びゲート電極４１上のシリコン酸化膜４
２1 を剥離し、シリコン酸化膜４２1 とシリコン窒化膜
４２2 とからなる側壁絶縁膜４２を形成する。
４１をマスクとしてＢＦ2 のイオン注入を行いｐ型拡散
層１７を形成する（図１０（ｃ））。次いで、膜厚２０
ｎｍのシリコン酸化膜４２1 、膜厚５０ｎｍのシリコン
窒化膜４２2 を順次形成した後、反応性イオンエッチン
グ法によりゲート電極の４１の側壁部にのみシリコン窒
化膜４２2 を残す。そして、フッ化水素酸等を用いてｐ
型拡散層１７及びゲート電極４１上のシリコン酸化膜４
２1 を剥離し、シリコン酸化膜４２1 とシリコン窒化膜
４２2 とからなる側壁絶縁膜４２を形成する。
【００６３】次いで、図１０（ｄ）に示すように、ジク
ロルシテンを原料ガスとした減圧ＣＶＤ法により、ｐ型
拡散層１７及びゲート電極４１上にのみ選択的に、膜厚
３０ｎｍのアンドープシリコン膜４３（４３ａ，ｂ）を
推積する。ここで選択成長は、ジクロルシランを原料ガ
スとして用い、圧力２Ｔｏｒｒ温度８００℃で行った。
このとき堆積されたシリコン膜は、ｐ型拡散層１７上で
は基板１１と同一面方位を有する単結晶シリコン４３ａ
に、またポリシリコンからなるゲート電極４１上におい
ては多結晶シリコン４３ｂになる。
ロルシテンを原料ガスとした減圧ＣＶＤ法により、ｐ型
拡散層１７及びゲート電極４１上にのみ選択的に、膜厚
３０ｎｍのアンドープシリコン膜４３（４３ａ，ｂ）を
推積する。ここで選択成長は、ジクロルシランを原料ガ
スとして用い、圧力２Ｔｏｒｒ温度８００℃で行った。
このとき堆積されたシリコン膜は、ｐ型拡散層１７上で
は基板１１と同一面方位を有する単結晶シリコン４３ａ
に、またポリシリコンからなるゲート電極４１上におい
ては多結晶シリコン４３ｂになる。
【００６４】次いで、図１１（ｅ）に示すように、シリ
コン膜４３の成膜に用いたチャンバと異なるものを用い
て、シランを原料とした減圧ＣＶＤ法により、基板温度
６００℃において全面にシリコン膜４４を５０ｎｍ堆積
する。シリコン膜４４は、単結晶４３ａ上において単結
晶シリコン４４ａとなり、それ以外の領域では多結晶シ
リコン４４ｂとなった。
コン膜４３の成膜に用いたチャンバと異なるものを用い
て、シランを原料とした減圧ＣＶＤ法により、基板温度
６００℃において全面にシリコン膜４４を５０ｎｍ堆積
する。シリコン膜４４は、単結晶４３ａ上において単結
晶シリコン４４ａとなり、それ以外の領域では多結晶シ
リコン４４ｂとなった。
【００６５】なお、この非選択的なシリコン膜４４の堆
積は、基板温度６００℃で行った結果として単結晶或い
は多結晶シリコンの何れかになったが、例えばより低温
で行った場合などには非晶質シリコンとなる。非晶質シ
リコンの場合には、後の熱工程で単結晶シリコン膜４３
ａ上のみ固相成長によって単結晶化させることで、同じ
効果を得ることができる。
積は、基板温度６００℃で行った結果として単結晶或い
は多結晶シリコンの何れかになったが、例えばより低温
で行った場合などには非晶質シリコンとなる。非晶質シ
リコンの場合には、後の熱工程で単結晶シリコン膜４３
ａ上のみ固相成長によって単結晶化させることで、同じ
効果を得ることができる。
【００６６】次いで、図１１（ｆ）に示すように、酸素
／水素雰囲気中で試料を８５０℃に加熱して酸化を行
い、シリコン酸化膜４５を形成する。この酸化工程で
は、素子分離絶縁膜１２及び側壁絶縁膜４２上の多結晶
シリコン膜４３ｂがすべて酸化されるまで行う。このと
き、単結晶シリコン４３ａ上の単結晶シリコン４４ｂは
ちょうど堆積した膜厚分が酸化されているのに対し、ゲ
ート電極４１上では選択的に堆積された多結晶シリコン
４３ｂまでも酸化されている。
／水素雰囲気中で試料を８５０℃に加熱して酸化を行
い、シリコン酸化膜４５を形成する。この酸化工程で
は、素子分離絶縁膜１２及び側壁絶縁膜４２上の多結晶
シリコン膜４３ｂがすべて酸化されるまで行う。このと
き、単結晶シリコン４３ａ上の単結晶シリコン４４ｂは
ちょうど堆積した膜厚分が酸化されているのに対し、ゲ
ート電極４１上では選択的に堆積された多結晶シリコン
４３ｂまでも酸化されている。
【００６７】これは、図１２に示すように、（１００）
面方位を有する単結晶シリコンと、多結晶シリコンとの
間では、酸化速度に約１．５倍程度の違いがあることに
よる。この結果として、本実施形態においては、酸化工
程で、ｐ型拡散層１７上には十分な膜厚の単結晶シリコ
ン膜４３ａを残しつつ、素子分離絶縁膜１２及び側壁絶
縁膜４２上のシリコン膜４３ｂを完全に酸化させること
が可能となる。
面方位を有する単結晶シリコンと、多結晶シリコンとの
間では、酸化速度に約１．５倍程度の違いがあることに
よる。この結果として、本実施形態においては、酸化工
程で、ｐ型拡散層１７上には十分な膜厚の単結晶シリコ
ン膜４３ａを残しつつ、素子分離絶縁膜１２及び側壁絶
縁膜４２上のシリコン膜４３ｂを完全に酸化させること
が可能となる。
【００６８】仮にシリコン４４ａが多結晶であった場合
でも、ファセット面を有する単結晶シリコン４３ａと側
壁絶縁膜４２との間の隙間を埋めることができる点にお
いては、本発明のような２層堆積のメリットはある。し
かし、シリコン４４ａが部分的にでも単結晶化すること
で、図１２に示した酸化速度の違いを利用することによ
り、単結晶上は残しながら、絶縁膜上は完全に酸化しき
るという酸化工程のマージンを広げることができる点
で、より有利な方法となる。
でも、ファセット面を有する単結晶シリコン４３ａと側
壁絶縁膜４２との間の隙間を埋めることができる点にお
いては、本発明のような２層堆積のメリットはある。し
かし、シリコン４４ａが部分的にでも単結晶化すること
で、図１２に示した酸化速度の違いを利用することによ
り、単結晶上は残しながら、絶縁膜上は完全に酸化しき
るという酸化工程のマージンを広げることができる点
で、より有利な方法となる。
【００６９】次いで、図１１（ｇ）に示すように、フッ
化アンモニウム等の溶液を用いてシリコン酸化膜４５を
選択的に剥離する。次いで、図１１（ｈ）に示すよう
に、前実施形態と同様に、ｐ+ 型拡散層２１の形成、並
びにアモルファスシリコン５４へのドーピングを行った
後、ＣｏＳｉ2 膜２２を形成する。
化アンモニウム等の溶液を用いてシリコン酸化膜４５を
選択的に剥離する。次いで、図１１（ｈ）に示すよう
に、前実施形態と同様に、ｐ+ 型拡散層２１の形成、並
びにアモルファスシリコン５４へのドーピングを行った
後、ＣｏＳｉ2 膜２２を形成する。
【００７０】以上、本実施形態のように、本発明は、ゲ
ート電極上にもシリサイドを形成するポリサイド構造に
おいても適用できることが確認された。また、本発明の
有効性は、Ｃｏ膜の堆積膜厚や、多数個を配列したとき
のトランジスタの歩留まりから、第２実施形態と同様に
確認された。
ート電極上にもシリサイドを形成するポリサイド構造に
おいても適用できることが確認された。また、本発明の
有効性は、Ｃｏ膜の堆積膜厚や、多数個を配列したとき
のトランジスタの歩留まりから、第２実施形態と同様に
確認された。
【００７１】なお、本実施形態においては推積したアモ
ルファスシリコンはアンドープの状態で堆積したが、ボ
ロンドープアモルファスを堆積してもよい。この場合、
その後のソース・ドレイン形成のためのイオン注入は不
要となる。
ルファスシリコンはアンドープの状態で堆積したが、ボ
ロンドープアモルファスを堆積してもよい。この場合、
その後のソース・ドレイン形成のためのイオン注入は不
要となる。
【００７２】また、本発明のようにシリコン膜の端部が
厚くなることで、ドーパントをイオン注入した際に、従
来技術で見られた、局所的にドーパント探さが深くなっ
てしまうという現象を回避することができるようになっ
た。
厚くなることで、ドーパントをイオン注入した際に、従
来技術で見られた、局所的にドーパント探さが深くなっ
てしまうという現象を回避することができるようになっ
た。
【００７３】なお、本発明は、上記実施形態に限定され
るものではない。例えば、第１実施形態において、単結
晶シリコン膜の膜厚の薄い部分を埋め込むために、ポリ
シリコンを堆積したが、アモルファスシリコン膜を用い
ることも可能である。
るものではない。例えば、第１実施形態において、単結
晶シリコン膜の膜厚の薄い部分を埋め込むために、ポリ
シリコンを堆積したが、アモルファスシリコン膜を用い
ることも可能である。
【００７４】また、上記実施形態では、Ｃｏ膜を用いて
シリサイドを形成していたが、Ｗ膜，Ｔｉ膜，Ｎｉ膜等
を用いてサリサイドを形成することも可能である。ま
た、第１実施形態では、ポリシリコン膜の研磨時に単結
晶シリコン膜上のポリシリコン膜も除去していたが、絶
縁膜上のポリシリコン膜が除去されていれば、単結晶シ
リコン膜上のポリシリコンは、除去しなくとも良い。そ
の他、本発明は、その要旨を逸脱しない範囲で、種々変
形して実施することが可能である。
シリサイドを形成していたが、Ｗ膜，Ｔｉ膜，Ｎｉ膜等
を用いてサリサイドを形成することも可能である。ま
た、第１実施形態では、ポリシリコン膜の研磨時に単結
晶シリコン膜上のポリシリコン膜も除去していたが、絶
縁膜上のポリシリコン膜が除去されていれば、単結晶シ
リコン膜上のポリシリコンは、除去しなくとも良い。そ
の他、本発明は、その要旨を逸脱しない範囲で、種々変
形して実施することが可能である。
【００７５】
【発明の効果】以上説明したように本発明によれば、単
結晶シリコン膜のファセット面と絶縁膜との間にできる
空間部にシリコン膜を埋め込むことによって、エレベー
ティッドソース／ドレイン構造とサリサイドとを組み合
わせた構造においても、シリサイドが基板中に形成され
ず接合特性等が劣化することがない。
結晶シリコン膜のファセット面と絶縁膜との間にできる
空間部にシリコン膜を埋め込むことによって、エレベー
ティッドソース／ドレイン構造とサリサイドとを組み合
わせた構造においても、シリサイドが基板中に形成され
ず接合特性等が劣化することがない。
【図１】第１実施形態に係わるＭＯＳトランジスタの製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図２】第１実施形態に係わるＭＯＳトランジスタの製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図３】リーク電流のシリサイド膜厚依存性を示す特性
図。
図。
【図４】シリコン膜の堆積量を説明する図。
【図５】第２実施形態に係わるＭＯＳトランジスタの製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図６】第２実施形態に係わるＭＯＳトランジスタの製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図７】単結晶，アモルファス，多結晶シリコンのエッ
チングレートのＣＦ4 ／Ｏ2 依存性を示す特性図。
チングレートのＣＦ4 ／Ｏ2 依存性を示す特性図。
【図８】不良率の単結晶シリコンの膜厚依存性を示す特
性図。
性図。
【図９】単結晶シリコン膜の膜厚に応じた素子分離絶縁
膜上の様子を示す断面図。
膜上の様子を示す断面図。
【図１０】第３実施形態に係わるＭＯＳトランジスタの
製造工程を示す工程断面図。
製造工程を示す工程断面図。
【図１１】第３実施形態に係わるＭＯＳトランジスタの
製造工程を示す工程断面図。
製造工程を示す工程断面図。
【図１２】単結晶シリコンと多結晶シリコンとの酸化速
度を示す特性図。
度を示す特性図。
【図１３】従来のエレベーティッドソース／ドレイン構
造のＭＯＳトランジスタを示す断面図。
造のＭＯＳトランジスタを示す断面図。
【符号の説明】 １１…シリコン基板 １２…素子分離絶縁膜 １３…シリコン酸化膜 １４…ゲート電極 １４1 …ポリシリコン膜 １４2 …ＷＳｉ膜 １６…シリコン窒化膜 １７…ｐ型拡散層 １８…側壁絶縁膜 １９…単結晶シリコン膜 ２０…ポリシリコン膜 ２１…ｐ+ 型拡散層 ２２…ＣｏＳｉ2 膜 ３０…シリコン膜 ３０ａ…アモルファスシリコン ３０ｂ…単結晶シリコン膜 ４１…ゲート電極 ４２…側壁絶縁膜 ４２1 …シリコン酸化膜 ４２2 …シリコン窒化膜 ４３…シリコン膜 ４４…シリコン膜 ４５…シリコン酸化膜
Claims (6)
- 【請求項１】シリコン基板にＭＯＳトランジスタを形成
する半導体装置の製造方法であって、 前記ＭＯＳトランジスタのゲート電極の側壁に側壁絶縁
膜を形成する工程と、 露出した前記シリコン基板の表面に前記層間絶縁膜に隣
接してファセット面を有する単結晶シリコン膜を形成す
る工程と、 前記側壁絶縁膜及び単結晶シリコン膜上に非選択シリコ
ン膜を堆積し、前記単結晶シリコンのファセット面と前
記側壁絶縁膜との間に形成される空間に該非選択シリコ
ン膜を埋め込む工程と、 前記側壁絶縁膜上の前記非選択シリコン膜を除去する工
程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項２】シリコン基板にＭＯＳトランジスタを形成
する半導体装置の製造方法であって、 前記ＭＯＳトランジスタのゲート電極の側壁に側壁絶縁
膜を形成する工程と、 露出した前記シリコン基板の表面に前記層間絶縁膜に隣
接してファセット面を有する単結晶シリコン膜を形成す
る工程と、 前記側壁絶縁膜及び単結晶シリコン膜上に、非単結晶で
ある非選択シリコン膜を堆積し、前記単結晶シリコンの
ファセット面と前記側壁絶縁膜との間に形成される空間
に該非選択シリコン膜を埋め込む工程と、 前記非選択シリコンをほぼ均一にエッチング或いは研磨
し、前記側壁絶縁膜上の前記非選択シリコン膜を除去す
る工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項３】シリコン基板にＭＯＳトランジスタを形成
する半導体装置の製造方法であって、 前記ＭＯＳトランジスタのゲート電極の側壁に側壁絶縁
膜を形成する工程と、 露出した前記シリコン基板の表面に前記層間絶縁膜に隣
接してファセット面を有する単結晶シリコン膜を形成す
る工程と、 前記単結晶シリコン膜上では単結晶であり、前記側壁絶
縁膜上では非単結晶である非選択シリコン膜を形成し、
該単結晶シリコン膜のファセット面と該側壁絶縁膜との
間に形成される空間に該非選択シリコン膜を埋め込む工
程と、 等方的なエッチング手法を用いて、前記側壁絶縁膜上の
前記非選択シリコン膜を除去する工程とを含むことを特
徴とする半導体装置の製造方法。 - 【請求項４】素子分離絶縁膜によって分離された複数の
素子領域を有するシリコン基板の素子領域にＭＯＳトラ
ンジスタを形成する半導体装置の製造方法であって、 前記ＭＯＳトランジスタのゲート電極の側壁に側壁絶縁
膜を形成する工程と、 露出した前記シリコン基板の表面にファセット面を有す
る単結晶シリコン膜を形成する工程と、 前記単結晶シリコン膜上では単結晶であり、前記側壁絶
縁膜及び素子分離絶縁膜上では非単結晶である非選択シ
リコン膜を形成し、該単結晶シリコン膜のファセット面
と該側壁絶縁膜との間に形成される空間に該非選択シリ
コン膜を埋め込む工程と、 等方的なエッチング手法を用いて、前記側壁絶縁膜及び
素子分離絶縁膜上の前記非選択シリコン膜を除去する工
程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項５】シリコン基板にＭＯＳトランジスタを形成
する半導体装置の製造方法であって、 前記ＭＯＳトランジスタのゲート電極の側壁に側壁絶縁
膜を形成する工程と、 露出した前記シリコン基板の表面に前記層間絶縁膜に隣
接してファセット面を有する単結晶シリコン膜を形成す
る工程と、 前記単結晶シリコン膜上では単結晶であり、前記側壁絶
縁膜上では非単結晶である非選択シリコン膜を形成し、
該単結晶シリコン膜のファセット面と該側壁絶縁膜との
間に形成される空間に前記非選択シリコン膜を埋め込む
工程と、 前記側壁絶縁膜上の前記非選択シリコン膜を全て酸化し
てシリコン酸化膜を形成する工程と、 前記シリコン酸化膜を選択的に除去する工程とを含むこ
とを特徴とする半導体装置の製造方法。 - 【請求項６】素子分離絶縁膜によって分離された複数の
素子領域を有するシリコン基板の素子領域にＭＯＳトラ
ンジスタを形成する半導体装置の製造方法であって、 前記ＭＯＳトランジスタのゲート電極の側壁に側壁絶縁
膜を形成する工程と、 露出した前記シリコン基板の表面に前記層間絶縁膜に隣
接してファセット面を有する単結晶シリコン膜を形成す
る工程と、 前記単結晶シリコン膜上では単結晶であり、前記側壁絶
縁膜及び素子分離絶縁膜上では非単結晶である非選択シ
リコン膜を形成し、該単結晶シリコンのファセット面と
該側壁絶縁膜との間に形成される空間に前記非選択シリ
コン膜を埋め込む工程と、 前記側壁絶縁膜及び素子分離絶縁膜上の前記非選択シリ
コン膜を全て酸化してシリコン酸化膜を形成する工程
と、 前記シリコン酸化膜を選択的に除去する工程とを含むこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09304198A JP3457532B2 (ja) | 1997-07-01 | 1998-04-06 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-175783 | 1997-07-01 | ||
| JP17578397 | 1997-07-01 | ||
| JP09304198A JP3457532B2 (ja) | 1997-07-01 | 1998-04-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1174507A true JPH1174507A (ja) | 1999-03-16 |
| JP3457532B2 JP3457532B2 (ja) | 2003-10-20 |
Family
ID=26434486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09304198A Expired - Fee Related JP3457532B2 (ja) | 1997-07-01 | 1998-04-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3457532B2 (ja) |
Cited By (5)
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|---|---|---|---|---|
| JP2000323711A (ja) * | 1999-04-12 | 2000-11-24 | Hyundai Electronics Ind Co Ltd | 半導体素子の製造方法 |
| JP2001057429A (ja) * | 1999-06-29 | 2001-02-27 | Hyundai Electronics Ind Co Ltd | 半導体素子のトランジスタ及びその製造方法 |
| US6346732B1 (en) | 1999-05-14 | 2002-02-12 | Kabushiki Kaisha Toshiba | Semiconductor device with oxide mediated epitaxial layer |
| KR100905463B1 (ko) | 2007-07-02 | 2009-07-02 | 삼성전자주식회사 | 반도체 장치 및 이의 제조방법 |
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-
1998
- 1998-04-06 JP JP09304198A patent/JP3457532B2/ja not_active Expired - Fee Related
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