JP2000022139A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】ＭＯＳＦＥＴのゲート絶縁膜に高誘電体又は強
誘電体を用いつつ、ゲート絶縁膜のシリコン酸化膜換算
実効膜厚を薄くしながらも、リーク電流を抑制する。 【解決手段】（１１１）シリコン基板１０上のソースド
レイン領域１１に挟まれた領域に、ゲート絶縁膜２０を
介してメタルゲート電極１５が形成されている。そし
て、ゲート絶縁膜２０が、（１１１）シリコン基板１０
の最表面のシリコン原子に酸素が結合して形成された単
層のＳｉ−Ｏ結合層１２と、シリコン窒化膜１３、Ｔａ
2 Ｏ5 １４を含む積層膜で構成されている事である。
誘電体を用いつつ、ゲート絶縁膜のシリコン酸化膜換算
実効膜厚を薄くしながらも、リーク電流を抑制する。 【解決手段】（１１１）シリコン基板１０上のソースド
レイン領域１１に挟まれた領域に、ゲート絶縁膜２０を
介してメタルゲート電極１５が形成されている。そし
て、ゲート絶縁膜２０が、（１１１）シリコン基板１０
の最表面のシリコン原子に酸素が結合して形成された単
層のＳｉ−Ｏ結合層１２と、シリコン窒化膜１３、Ｔａ
2 Ｏ5 １４を含む積層膜で構成されている事である。
Description
【０００１】
【発明の属する技術分野】本発明は、ゲート絶縁膜の薄
膜化を図ったＭＯＳＦＥＴを有する半導体装置及びその
製造方法に関する。
膜化を図ったＭＯＳＦＥＴを有する半導体装置及びその
製造方法に関する。
【０００２】
【従来の技術】設計寸法０．１μｍ以下の微細トランジ
スタのゲート絶縁膜厚としては、３ｎｍ以下が要求され
る。この膜厚領域では、従来の熱酸化膜ではリーク電流
が大きくて用いることができない。そのため、Ｔａ2 Ｏ
5 等の高誘電体膜をゲート絶縁膜に適用することが提案
されている。
スタのゲート絶縁膜厚としては、３ｎｍ以下が要求され
る。この膜厚領域では、従来の熱酸化膜ではリーク電流
が大きくて用いることができない。そのため、Ｔａ2 Ｏ
5 等の高誘電体膜をゲート絶縁膜に適用することが提案
されている。
【０００３】しかしながら、ＭＯＳＦＥＴのゲート絶縁
膜にＴａ2 Ｏ5 等の高誘電体膜を用いる場合、下地（Ｓ
ｉ表面とＴａ2 Ｏ5 膜の間）に、無視できない厚さのＳ
ｉＯ2 層、又はシリコン窒化膜（ＳｉＮ）層を形成する
必要があり、ゲート絶縁膜の実効酸化膜厚（Ｔeff ）を
小さくできないという問題があった。
膜にＴａ2 Ｏ5 等の高誘電体膜を用いる場合、下地（Ｓ
ｉ表面とＴａ2 Ｏ5 膜の間）に、無視できない厚さのＳ
ｉＯ2 層、又はシリコン窒化膜（ＳｉＮ）層を形成する
必要があり、ゲート絶縁膜の実効酸化膜厚（Ｔeff ）を
小さくできないという問題があった。
【０００４】Ｓｉ表面にＳｉＯ2 層を形成する理由は、
界面準位の少ない良好な界面を形成するためである。ま
た、その上に窒化シリコン膜（ＳｉＮ）層を形成する場
合が多かった。その理由は、Ｓｉが下地からＴａ2 Ｏ5
膜中へ拡散するのを防止するためと、Ｔａ2 Ｏ5 とＳｉ
Ｏ2 が反応するのを防ぐためである。
界面準位の少ない良好な界面を形成するためである。ま
た、その上に窒化シリコン膜（ＳｉＮ）層を形成する場
合が多かった。その理由は、Ｓｉが下地からＴａ2 Ｏ5
膜中へ拡散するのを防止するためと、Ｔａ2 Ｏ5 とＳｉ
Ｏ2 が反応するのを防ぐためである。
【０００５】
【発明が解決しようとする課題】上述したように、ゲー
ト絶縁膜の一部にＴａ2 Ｏ5 膜を用い、ゲート絶縁膜の
実効酸化膜厚を小さくしようとしても、界面準位の小さ
い良好な界面を得るためにＳｉＯ2 層を形成する必要が
あり、実効酸化膜厚を小さくすることができないという
問題があった。
ト絶縁膜の一部にＴａ2 Ｏ5 膜を用い、ゲート絶縁膜の
実効酸化膜厚を小さくしようとしても、界面準位の小さ
い良好な界面を得るためにＳｉＯ2 層を形成する必要が
あり、実効酸化膜厚を小さくすることができないという
問題があった。
【０００６】本発明の目的は、ＭＯＳＦＥＴのゲート絶
縁膜の一部に高誘電体又は強誘電体膜を用いつつ、ゲー
ト絶縁膜の実効酸化膜厚を薄くしながらも、リーク電流
の抑制を図り得る半導体装置及びその製造方法を提供す
ることにある。
縁膜の一部に高誘電体又は強誘電体膜を用いつつ、ゲー
ト絶縁膜の実効酸化膜厚を薄くしながらも、リーク電流
の抑制を図り得る半導体装置及びその製造方法を提供す
ることにある。
【０００７】
【課題を解決するための手段】［構成］本発明は、上記
目的を達成するために以下のように構成されている。 （１） 本発明（請求項１）の半導体装置は、（１１
１）シリコン基板上に形成されたＭＯＳＦＥＴを含む半
導体装置であって、前記ＭＯＳＦＥＴのゲート絶縁膜
は、前記シリコン基板の最表面のシリコン原子と酸素原
子とが結合した単層のＳｉ−Ｏ結合層と、このＳｉ−Ｏ
結合層上に形成され、高誘電体又は強誘電体からなる絶
縁層とを含んで形成されていることを特徴とする。
目的を達成するために以下のように構成されている。 （１） 本発明（請求項１）の半導体装置は、（１１
１）シリコン基板上に形成されたＭＯＳＦＥＴを含む半
導体装置であって、前記ＭＯＳＦＥＴのゲート絶縁膜
は、前記シリコン基板の最表面のシリコン原子と酸素原
子とが結合した単層のＳｉ−Ｏ結合層と、このＳｉ−Ｏ
結合層上に形成され、高誘電体又は強誘電体からなる絶
縁層とを含んで形成されていることを特徴とする。
【０００８】本発明の好ましい実施態様を以下に示す。
【０００９】前記ＭＯＳＦＥＴのゲート長は０．８５μ
ｍ以下であり、前記ゲート絶縁膜のシリコン酸化膜換算
実効膜厚は２．６ｎｍ以下、前記絶縁層中のＳｉ濃度が
０．１ａｔｏｍ％未満である。なお、より好ましくは、
前記絶縁層中のＳｉ濃度が０．００１ａｔｏｍ％未満で
ある。
ｍ以下であり、前記ゲート絶縁膜のシリコン酸化膜換算
実効膜厚は２．６ｎｍ以下、前記絶縁層中のＳｉ濃度が
０．１ａｔｏｍ％未満である。なお、より好ましくは、
前記絶縁層中のＳｉ濃度が０．００１ａｔｏｍ％未満で
ある。
【００１０】前記Ｓｉ−Ｏ結合層上に前記絶縁層が直接
形成されている。 （２） 本発明（請求項３）の半導体装置の製造方法
は、第１導電型の（１１１）シリコン基板上の所定領域
にダミーゲートを形成する工程と、前記ダミーゲートを
マスクにして、前記シリコン基板の表面に第２導電型の
不純物を導入し、ソース・ドレイン領域を形成する工程
と、前記シリコン基板上に前記ダミーゲートを覆うよう
に層間絶縁膜を形成する工程と、前記層間絶縁膜の表面
を平坦化すると共に、前記ダミーゲートを露出させる工
程と、前記ダミーゲートを選択的に除去することによっ
て、溝部を形成する工程と、前記溝部の底面に露出する
前記シリコン基板の最表面のシリコン原子と酸素原子と
が結合した単層のＳｉ−Ｏ結合層を形成する工程と、前
記Ｓｉ−Ｏ結合層上に、高誘電体又は強誘電体からなる
絶縁層を形成する工程と、前記溝部にゲート電極を埋め
込み形成する工程とを含むことを特徴とする。
形成されている。 （２） 本発明（請求項３）の半導体装置の製造方法
は、第１導電型の（１１１）シリコン基板上の所定領域
にダミーゲートを形成する工程と、前記ダミーゲートを
マスクにして、前記シリコン基板の表面に第２導電型の
不純物を導入し、ソース・ドレイン領域を形成する工程
と、前記シリコン基板上に前記ダミーゲートを覆うよう
に層間絶縁膜を形成する工程と、前記層間絶縁膜の表面
を平坦化すると共に、前記ダミーゲートを露出させる工
程と、前記ダミーゲートを選択的に除去することによっ
て、溝部を形成する工程と、前記溝部の底面に露出する
前記シリコン基板の最表面のシリコン原子と酸素原子と
が結合した単層のＳｉ−Ｏ結合層を形成する工程と、前
記Ｓｉ−Ｏ結合層上に、高誘電体又は強誘電体からなる
絶縁層を形成する工程と、前記溝部にゲート電極を埋め
込み形成する工程とを含むことを特徴とする。
【００１１】本発明の好ましい実施態様を以下に示す。
【００１２】前記絶縁層の形成後、全てのプロセスは６
００℃以下の温度で行う。
００℃以下の温度で行う。
【００１３】前記ダミーゲートを形成する工程の後、前
記ソースドレイン領域となる領域の前記シリコン基板上
に自己整合的にシリサイドを形成する。
記ソースドレイン領域となる領域の前記シリコン基板上
に自己整合的にシリサイドを形成する。
【００１４】前記Ｓｉ−Ｏ結合層の形成は、前記凹部底
面の前記シリコン基板表面の自然酸化膜や化学的に形成
された酸化膜を除去する工程と、前記シリコン基板に対
して、ラジカル酸素を照射する工程とを含む。
面の前記シリコン基板表面の自然酸化膜や化学的に形成
された酸化膜を除去する工程と、前記シリコン基板に対
して、ラジカル酸素を照射する工程とを含む。
【００１５】前記Ｓｉ−Ｏ結合層の形成は、前記凹部底
面の前記シリコン基板表面の自然酸化膜や化学的に形成
された酸化膜を除去する工程と、前期凹部底面のシリコ
ン基板上に１ｎｍ程度のＳｉＯ2 膜を形成する工程と、
６００℃以下で前記ＳｉＯ2膜の表面に窒素ラジカルを
照射することによって、該ＳｉＯ2 膜の表面を窒化する
工程とを含む。
面の前記シリコン基板表面の自然酸化膜や化学的に形成
された酸化膜を除去する工程と、前期凹部底面のシリコ
ン基板上に１ｎｍ程度のＳｉＯ2 膜を形成する工程と、
６００℃以下で前記ＳｉＯ2膜の表面に窒素ラジカルを
照射することによって、該ＳｉＯ2 膜の表面を窒化する
工程とを含む。
【００１６】［作用］本発明は、上記構成によって以下
の作用・効果を有する。
の作用・効果を有する。
【００１７】シリコンの（１１１）面のシリコン原子に
対しては酸素が制御性良く均一に結合するため、単層の
Ｓｉ−Ｏ結合層であっても、界面準位が小さい良好な界
面を得ることができる。従って、ゲート絶縁膜の実効酸
化膜厚を小さくすることができる。
対しては酸素が制御性良く均一に結合するため、単層の
Ｓｉ−Ｏ結合層であっても、界面準位が小さい良好な界
面を得ることができる。従って、ゲート絶縁膜の実効酸
化膜厚を小さくすることができる。
【００１８】又、本発明の半導体製造方法によれば、ソ
ース・ドレイン領域の形成後に、ゲート電極を形成する
ので、ゲート電極にＡｌなどのメタル電極材を用いるこ
とが可能となる。
ース・ドレイン領域の形成後に、ゲート電極を形成する
ので、ゲート電極にＡｌなどのメタル電極材を用いるこ
とが可能となる。
【００１９】シリサイド（ＣｏＳｉ2 など）は、シリコ
ン結晶と格子定数が近いので、エピタキシャル成長しや
すい。しかし、シリサイドの成長初期には、ＣｏＳｉ2
と格子定数が異なるＣｏＳｉやＣｏ2 Ｓｉなどが成長す
るため、シリコンの（１００）面上では単結晶化しにく
く、多結晶となる。
ン結晶と格子定数が近いので、エピタキシャル成長しや
すい。しかし、シリサイドの成長初期には、ＣｏＳｉ2
と格子定数が異なるＣｏＳｉやＣｏ2 Ｓｉなどが成長す
るため、シリコンの（１００）面上では単結晶化しにく
く、多結晶となる。
【００２０】（１００）面に対し、シリコンの（１１
１）面では、Ｓｉボンドが多数供給されるため、成長の
初期からシリサイドの単結晶が成長しやすい。従って、
均一で低抵抗なシリサイド膜の形成が容易となる。
１）面では、Ｓｉボンドが多数供給されるため、成長の
初期からシリサイドの単結晶が成長しやすい。従って、
均一で低抵抗なシリサイド膜の形成が容易となる。
【００２１】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。
を参照して説明する。
【００２２】［第１実施形態］図１は、本発明の第１実
施形態に係わる半導体装置の概略構成を示す断面図であ
る。本発明の半導体装置においては、（１１１）シリコ
ン基板１０上のソースドレイン領域１１に挟まれた領域
に、ゲート絶縁膜２０を介してメタルゲート電極１５が
形成されている。
施形態に係わる半導体装置の概略構成を示す断面図であ
る。本発明の半導体装置においては、（１１１）シリコ
ン基板１０上のソースドレイン領域１１に挟まれた領域
に、ゲート絶縁膜２０を介してメタルゲート電極１５が
形成されている。
【００２３】そして、本発明の特徴は、ゲート絶縁膜２
０が、（１１１）シリコン基板１０の最表面のシリコン
原子に酸素が結合して形成された単層のＳｉ−Ｏ結合層
１２と、シリコン窒化膜（Ｓｉ−Ｎ）１３、高誘電体膜
層（Ｔａ2 Ｏ5 等）１４を含む積層膜で構成されている
事である。
０が、（１１１）シリコン基板１０の最表面のシリコン
原子に酸素が結合して形成された単層のＳｉ−Ｏ結合層
１２と、シリコン窒化膜（Ｓｉ−Ｎ）１３、高誘電体膜
層（Ｔａ2 Ｏ5 等）１４を含む積層膜で構成されている
事である。
【００２４】図２に示すように、（１１１）面方位のＳ
ｉ基板１０表面には、規則正しくシリコン原子の結合手
が配列しているので、制御性良くＳｉ−Ｏ結合層１１を
形成することができる。したがって、界面準位の少ない
良好な界面を維持しつつＳｉＯ2 層を極限まで薄くする
ことができる。
ｉ基板１０表面には、規則正しくシリコン原子の結合手
が配列しているので、制御性良くＳｉ−Ｏ結合層１１を
形成することができる。したがって、界面準位の少ない
良好な界面を維持しつつＳｉＯ2 層を極限まで薄くする
ことができる。
【００２５】次に、本発明を適用したＭＯＳＦＥＴの製
造工程について図３〜７の工程断面図を参照して説明す
る。
造工程について図３〜７の工程断面図を参照して説明す
る。
【００２６】先ず、図３（ａ）に示すように、（１１
１）面方位の半導体シリコン基板１０表面の素子分離領
域に深さ２００ｎｍ程度の溝を形成する。そして、溝の
内壁を薄く酸化した後、例えばＴＥＯＳ系酸化膜を埋め
込み形成することにより、トレンチ分離（ＳＴＩ：Shal
low Trench Isolation）のための素子分離絶縁膜３１を
形成する。さらに、ウェルやチャネル形成用のイオン注
入を行った後、基板１０の表面には６ｎｍ程度の厚さの
熱酸化膜３２を形成しておく。
１）面方位の半導体シリコン基板１０表面の素子分離領
域に深さ２００ｎｍ程度の溝を形成する。そして、溝の
内壁を薄く酸化した後、例えばＴＥＯＳ系酸化膜を埋め
込み形成することにより、トレンチ分離（ＳＴＩ：Shal
low Trench Isolation）のための素子分離絶縁膜３１を
形成する。さらに、ウェルやチャネル形成用のイオン注
入を行った後、基板１０の表面には６ｎｍ程度の厚さの
熱酸化膜３２を形成しておく。
【００２７】次いで、図３（ｂ）に示すように、ダミー
ゲート材料として、ＬＰＣＶＤ法によりポリシリコン膜
３３1 とシリコン窒化膜３３2 をどちらも１５０ｎｍ程
度順次積層形成する。
ゲート材料として、ＬＰＣＶＤ法によりポリシリコン膜
３３1 とシリコン窒化膜３３2 をどちらも１５０ｎｍ程
度順次積層形成する。
【００２８】次いで、図３（ｃ）に示すように、光リソ
グラフィまたはＥＢ描画により、ゲート形成予定領域に
レジストパターン（不図示）を形成し、ＲＩＥ法を用い
てゲート形成予定領域以外のシリコン窒化膜３３2 及び
ポリシリコン膜３３1 をエッチング除去し、ダミーゲー
ト３３を形成する。そして、レジストパターンを除去す
る。
グラフィまたはＥＢ描画により、ゲート形成予定領域に
レジストパターン（不図示）を形成し、ＲＩＥ法を用い
てゲート形成予定領域以外のシリコン窒化膜３３2 及び
ポリシリコン膜３３1 をエッチング除去し、ダミーゲー
ト３３を形成する。そして、レジストパターンを除去す
る。
【００２９】次いで、図４（ｄ）に示すように、ポリシ
リコン膜３３ 1の表面に厚さ６ｎｍ程度の酸化膜３５を
熱酸化により形成する。次いで、図４（ｅ）に示すよう
に、ダミーゲート３３をマスクとしてイオン注入を行っ
てｎ- 拡散層３６を形成する。注入条件は、例えばＡ
ｓ、１５ｋｅＶ、３×１０14ｃｍ-2である。ＣＭＯＳを
形成する場合は、リソグラフイーによりｎ型不純物とｐ
型不純物とを打ち分ける。
リコン膜３３ 1の表面に厚さ６ｎｍ程度の酸化膜３５を
熱酸化により形成する。次いで、図４（ｅ）に示すよう
に、ダミーゲート３３をマスクとしてイオン注入を行っ
てｎ- 拡散層３６を形成する。注入条件は、例えばＡ
ｓ、１５ｋｅＶ、３×１０14ｃｍ-2である。ＣＭＯＳを
形成する場合は、リソグラフイーによりｎ型不純物とｐ
型不純物とを打ち分ける。
【００３０】次いで、図４（ｆ）に示すように、シリコ
ン窒化膜を７０ｎｍ程度堆積した後全面ＲＩＥすること
によって、ダミーゲート３３の側面に側壁絶縁膜３７を
形成する。次いで、図５（ｇ）に示すように、ダミーゲ
ート３３及び側壁絶縁膜３７をマスクとしてイオン注入
を行うことにより、ｎ- 拡散層３６よりｎ型不純物が高
濃度にドープされたｎ+ 拡散層３８を形成する。注入条
件は、例えばＡｓ、４５ｋｅＶ、３×１０15ｃｍ-2であ
る。ＣＭＯＳを形成する場合は、リソグラフィによりｎ
型不純物とｐ型不純物とを打ち分ける。なお、ソース／
ドレイン拡散層の活性化アニールは、注入直後毎回行な
っても良いし、全てのイオン注入が終了したのち、一度
で行なっても良い。
ン窒化膜を７０ｎｍ程度堆積した後全面ＲＩＥすること
によって、ダミーゲート３３の側面に側壁絶縁膜３７を
形成する。次いで、図５（ｇ）に示すように、ダミーゲ
ート３３及び側壁絶縁膜３７をマスクとしてイオン注入
を行うことにより、ｎ- 拡散層３６よりｎ型不純物が高
濃度にドープされたｎ+ 拡散層３８を形成する。注入条
件は、例えばＡｓ、４５ｋｅＶ、３×１０15ｃｍ-2であ
る。ＣＭＯＳを形成する場合は、リソグラフィによりｎ
型不純物とｐ型不純物とを打ち分ける。なお、ソース／
ドレイン拡散層の活性化アニールは、注入直後毎回行な
っても良いし、全てのイオン注入が終了したのち、一度
で行なっても良い。
【００３１】次いで、図５（ｈ）に示すように、ＬＰＣ
ＶＤによりＴＥＯＳ系酸化膜３９1を全面に３５０ｎｍ
程度堆積する。次いで、図５（ｉ）に示すように、ＣＭ
Ｐ法によりＴＥＯＳ系酸化膜３９1 の表面を平坦化する
ことによって、層間絶縁膜３９を形成する。このとき、
シリコン窒化膜３３2 及びシリコン窒化膜からなる側壁
絶縁膜３７がＣＭＰのストッパーとなって、ダミーゲー
ト３３が露出する。次いで、図６（ｊ）に示すように、
ホットリン酸を用いたエッチングを行って、ダミーゲー
ト３３のシリコン窒化膜３３2 を選択的に除去する。こ
のとき側壁絶縁膜３７のシリコン窒化膜の上部もエッチ
ングされるため、側壁絶縁膜３７の高さがやや低くな
る。
ＶＤによりＴＥＯＳ系酸化膜３９1を全面に３５０ｎｍ
程度堆積する。次いで、図５（ｉ）に示すように、ＣＭ
Ｐ法によりＴＥＯＳ系酸化膜３９1 の表面を平坦化する
ことによって、層間絶縁膜３９を形成する。このとき、
シリコン窒化膜３３2 及びシリコン窒化膜からなる側壁
絶縁膜３７がＣＭＰのストッパーとなって、ダミーゲー
ト３３が露出する。次いで、図６（ｊ）に示すように、
ホットリン酸を用いたエッチングを行って、ダミーゲー
ト３３のシリコン窒化膜３３2 を選択的に除去する。こ
のとき側壁絶縁膜３７のシリコン窒化膜の上部もエッチ
ングされるため、側壁絶縁膜３７の高さがやや低くな
る。
【００３２】次いで、図６（ｋ）に示すように、ＣＤＥ
法によるダミーゲートのポリシリコン膜３３1 の除去、
ＨＦを用いたウェットエッチングによるシリコン酸化膜
３２，３５の除去を順次行うことにより、ゲート形成予
定領域に溝部４０を形成する。
法によるダミーゲートのポリシリコン膜３３1 の除去、
ＨＦを用いたウェットエッチングによるシリコン酸化膜
３２，３５の除去を順次行うことにより、ゲート形成予
定領域に溝部４０を形成する。
【００３３】次に、ゲート絶縁膜及びゲート電極を形成
する。すでにソース／ドレインを（活性化を含めて）形
成してあり、基本的にこの後には６００℃以上の高温工
程がないため、ゲート絶縁膜にＴａ2 Ｏ5 膜や（Ｂａ，
Ｓｒ）ＴｉＯ3 などの高誘電体膜や強誘電体膜を使用す
ることができる。
する。すでにソース／ドレインを（活性化を含めて）形
成してあり、基本的にこの後には６００℃以上の高温工
程がないため、ゲート絶縁膜にＴａ2 Ｏ5 膜や（Ｂａ，
Ｓｒ）ＴｉＯ3 などの高誘電体膜や強誘電体膜を使用す
ることができる。
【００３４】また、ゲート電極にはメタル材料を使用す
ることができる。ゲート絶縁膜に高誘電体膜や強誘電体
膜を使用した場合には、用いたゲート絶縁膜に応じてゲ
ート電極材料を選ぶ必要があり、ＴｉＮ，Ａｌ，Ｗ，Ｒ
ｕ等が使用可能となる。また、ゲート絶縁膜とゲート電
極材料の間にはバリアメタルとしてＴｉＮやＷＮ等の形
成を行なうことが望ましい。
ることができる。ゲート絶縁膜に高誘電体膜や強誘電体
膜を使用した場合には、用いたゲート絶縁膜に応じてゲ
ート電極材料を選ぶ必要があり、ＴｉＮ，Ａｌ，Ｗ，Ｒ
ｕ等が使用可能となる。また、ゲート絶縁膜とゲート電
極材料の間にはバリアメタルとしてＴｉＮやＷＮ等の形
成を行なうことが望ましい。
【００３５】ここでは、ゲート絶縁膜にＴａ2 Ｏ5 膜、
ゲート電極にアルミニウム／ＴｉＮを用いた場合を説明
する。
ゲート電極にアルミニウム／ＴｉＮを用いた場合を説明
する。
【００３６】図６（ｌ）に示すように、１度希釈したフ
ッ酸又はフッ酸とフッ化アンモンの混合液又は無水弗酸
蒸気などを用いて、溝部４０に露出する（１１１）Ｓｉ
基板１０の表面の自然酸化膜や化学的に形成された酸化
膜を除去する。そして、Ｓｉ基板１０の表面に酸素ラジ
カルを照射し、単層（膜厚０．２〜０．３ｎｍ程度）の
Ｓｉ−Ｏ結合層１２を形成する。そして、引き続いてア
ンモニア，シラン等を用いてＳｉＮ層１３を１．０ｎｍ
程度（酸化膜換算膜厚で０．６ｎｍ）堆積形成する。更
に全面ＣＶＤ法によりＴａ2 Ｏ5 膜１４を１ｎｍ程度
（酸化膜換算膜厚）形成する。このようにすれば、ゲー
ト絶縁膜の全膜厚は２ｎｍ（酸化膜換算膜厚）以下とな
る。
ッ酸又はフッ酸とフッ化アンモンの混合液又は無水弗酸
蒸気などを用いて、溝部４０に露出する（１１１）Ｓｉ
基板１０の表面の自然酸化膜や化学的に形成された酸化
膜を除去する。そして、Ｓｉ基板１０の表面に酸素ラジ
カルを照射し、単層（膜厚０．２〜０．３ｎｍ程度）の
Ｓｉ−Ｏ結合層１２を形成する。そして、引き続いてア
ンモニア，シラン等を用いてＳｉＮ層１３を１．０ｎｍ
程度（酸化膜換算膜厚で０．６ｎｍ）堆積形成する。更
に全面ＣＶＤ法によりＴａ2 Ｏ5 膜１４を１ｎｍ程度
（酸化膜換算膜厚）形成する。このようにすれば、ゲー
ト絶縁膜の全膜厚は２ｎｍ（酸化膜換算膜厚）以下とな
る。
【００３７】また、ゲート絶縁膜の別の形成方法として
は、まず１ｎｍ程度のＳｉＯ2 膜を形成し、この表面を
窒素ラジカルを使って低温（６００℃以下）で窒化（Ｎ
2 プラズマ窒化）してもよい。ＳｉＮ層が０．７ｎｍ程
度形成されると、ＳｉＯ2 層は０．３ｎｍ程度となり、
ほぼ１ｍｏｎｏｌａｙｅｒのＳｉ−Ｏ結合層が実現され
る。その上にＣＶＤ法によりＴａ2 Ｏ5 膜１４を１ｎｍ
程度（酸化膜換算膜厚）形成すれば、ゲート絶縁膜厚は
２ｎｍ（酸化膜換算膜厚）以下となる。
は、まず１ｎｍ程度のＳｉＯ2 膜を形成し、この表面を
窒素ラジカルを使って低温（６００℃以下）で窒化（Ｎ
2 プラズマ窒化）してもよい。ＳｉＮ層が０．７ｎｍ程
度形成されると、ＳｉＯ2 層は０．３ｎｍ程度となり、
ほぼ１ｍｏｎｏｌａｙｅｒのＳｉ−Ｏ結合層が実現され
る。その上にＣＶＤ法によりＴａ2 Ｏ5 膜１４を１ｎｍ
程度（酸化膜換算膜厚）形成すれば、ゲート絶縁膜厚は
２ｎｍ（酸化膜換算膜厚）以下となる。
【００３８】いずれにしても、（１１１）面方位のＳｉ
基板を用いている場合は、レイヤー制御性が高まり、１
ｍｏｎｏｌａｙｅｒを実現しやすい。
基板を用いている場合は、レイヤー制御性が高まり、１
ｍｏｎｏｌａｙｅｒを実現しやすい。
【００３９】次いで、ゲート電極としてバリアメタルＴ
ｉＮ４１とアルミニウム４２1 をそれぞれ１０ｎｍ、２
５０ｎｍ程度堆積する。そして、図７（ｍ）に示すよう
に、ＣＭＰ法によりアルミニウム４２1 の表面を平坦化
することによって、ゲート電極４２を形成する。
ｉＮ４１とアルミニウム４２1 をそれぞれ１０ｎｍ、２
５０ｎｍ程度堆積する。そして、図７（ｍ）に示すよう
に、ＣＭＰ法によりアルミニウム４２1 の表面を平坦化
することによって、ゲート電極４２を形成する。
【００４０】その後は、通常のＬＳＩ製造プロセスと同
様で、プラズマＴＥＯＳからなる層間絶縁膜４３をＣＶ
Ｄにより形成した後コンタクトホールを形成し、アルミ
ニウムからなる上層配線４４を形成する。
様で、プラズマＴＥＯＳからなる層間絶縁膜４３をＣＶ
Ｄにより形成した後コンタクトホールを形成し、アルミ
ニウムからなる上層配線４４を形成する。
【００４１】以上のように、本発明によれば、極限まで
薄いゲート絶縁膜を制御性良く形成することが可能とな
り、トランジスタの高性能化を実現できる。
薄いゲート絶縁膜を制御性良く形成することが可能とな
り、トランジスタの高性能化を実現できる。
【００４２】なお、上述した実施形態では、Ｓｉ−Ｏ結
合層とＴａ2 Ｏ5 層との間にシリコン窒化膜を介挿させ
ていたが、シリコン窒化膜を省いてＳｉ−Ｏ結合層上に
Ｔａ2 Ｏ5 層を直接形成することも可能である。
合層とＴａ2 Ｏ5 層との間にシリコン窒化膜を介挿させ
ていたが、シリコン窒化膜を省いてＳｉ−Ｏ結合層上に
Ｔａ2 Ｏ5 層を直接形成することも可能である。
【００４３】一般に、Ｔａ2 Ｏ5 膜の成膜後、Ｔａ2 Ｏ
5 膜中のＣなどの不純物の除去及び欠損する酸素を補充
するために、通常アニールを行う。このアニール工程
で、シリコン基板中のシリコン原子がＴａ2 Ｏ5 中に拡
散することを防ぐためにシリコン窒化膜を形成してい
る。
5 膜中のＣなどの不純物の除去及び欠損する酸素を補充
するために、通常アニールを行う。このアニール工程
で、シリコン基板中のシリコン原子がＴａ2 Ｏ5 中に拡
散することを防ぐためにシリコン窒化膜を形成してい
る。
【００４４】ところが、アニールの温度を適宜選択する
ことによって、シリコン原子の拡散を抑制することがで
き、シリコン窒化膜を必要としなくなるのである。以下
に、そのことについて説明する。
ことによって、シリコン原子の拡散を抑制することがで
き、シリコン窒化膜を必要としなくなるのである。以下
に、そのことについて説明する。
【００４５】図８は、ＴｉＮ／Ｔａ2 Ｏ5 ／ＮＯ膜／Ｓ
ｉ基板の積層構造における、リーク電流のアニール温度
依存性を示す特性図（J.Electrochem,Soc.Vol.143.No.
3,P977(1996) ）である。図中（ａ）は０．５Ｔｏｒｒ
の酸素雰囲気中で１０分間アニールを行ったサンプル、
図中（ｂ）は上述したアニール処理の後０．３Ｔｏｒｒ
の酸素プラズマ中で４００度１０分間のアニールを行っ
たサンプルのリーク電流の特性図である。
ｉ基板の積層構造における、リーク電流のアニール温度
依存性を示す特性図（J.Electrochem,Soc.Vol.143.No.
3,P977(1996) ）である。図中（ａ）は０．５Ｔｏｒｒ
の酸素雰囲気中で１０分間アニールを行ったサンプル、
図中（ｂ）は上述したアニール処理の後０．３Ｔｏｒｒ
の酸素プラズマ中で４００度１０分間のアニールを行っ
たサンプルのリーク電流の特性図である。
【００４６】プラズマアニール処理を行ったサンプルは
リーク電流が抑制され、Ｔａ2 Ｏ5膜の改質効果が高い
ことが分かる。又、どちらのサンプルも６５０℃を越え
る高温アニールを行うと、シリコン原子がＴａ2 Ｏ5 膜
中に拡散し、リーク電流が増えてしまうことが確認され
ている。
リーク電流が抑制され、Ｔａ2 Ｏ5膜の改質効果が高い
ことが分かる。又、どちらのサンプルも６５０℃を越え
る高温アニールを行うと、シリコン原子がＴａ2 Ｏ5 膜
中に拡散し、リーク電流が増えてしまうことが確認され
ている。
【００４７】従って、Ｔａ2 Ｏ5 成膜後のプロセスを６
００℃以下の温度で行い、アニール条件を最適化すれ
ば、Ｔａ2 Ｏ5 膜のリーク電流を抑制することができ
る。よって、シリコン原子のＴａ2 Ｏ5 膜中への拡散が
抑制されるので、シリコン窒化膜が不要となる。
００℃以下の温度で行い、アニール条件を最適化すれ
ば、Ｔａ2 Ｏ5 膜のリーク電流を抑制することができ
る。よって、シリコン原子のＴａ2 Ｏ5 膜中への拡散が
抑制されるので、シリコン窒化膜が不要となる。
【００４８】またさらに、Ｔａ2 Ｏ5 膜中のＳｉの濃度
をＳＩＭＳによって分析した結果を図９に示す。図９
（ａ）に示したサンプルＡは酸素雰囲気中で７００度で
１０分間アニールを行ったもの、図９（ｂ）に示したサ
ンプルＢは酸素プラズマ中で５分間アニールを行ったも
のである。
をＳＩＭＳによって分析した結果を図９に示す。図９
（ａ）に示したサンプルＡは酸素雰囲気中で７００度で
１０分間アニールを行ったもの、図９（ｂ）に示したサ
ンプルＢは酸素プラズマ中で５分間アニールを行ったも
のである。
【００４９】サンプルＡのＴａ2 Ｏ5 膜中のＳｉ濃度は
０．１ａｔｏｍ％程度、一方サンプルＢのＳｉ濃度は
０．００１％以下（検出限界以下）である。
０．１ａｔｏｍ％程度、一方サンプルＢのＳｉ濃度は
０．００１％以下（検出限界以下）である。
【００５０】サンプルＡとサンプルＢとでは、図８に示
すように、リーク電流が３桁程度異なるので、サンプル
Ａのアニール条件は、適用不可であることは明白であ
る。従って、Ｔａ2 Ｏ5 膜中のＳｉ濃度は、０．１ａｔ
ｏｍ％未満にすることが、必須である。
すように、リーク電流が３桁程度異なるので、サンプル
Ａのアニール条件は、適用不可であることは明白であ
る。従って、Ｔａ2 Ｏ5 膜中のＳｉ濃度は、０．１ａｔ
ｏｍ％未満にすることが、必須である。
【００５１】また、ショートチャネル効果の低減，高駆
動力の実現，しきい値のバラツキの低減，並びにカット
オフ特性向上（Ｓ−ｆａｃｔｏｒ改善）のために、ゲー
ト絶縁膜の膜厚を薄くしなければならない。そして、ゲ
ート長が０．０８５μｍ以下のＭＯＳＦＥＴの場合、ゲ
ート絶縁膜の膜厚は２．６ｎｍ（酸化膜換算実効膜厚）
以下にしなければ、十分な性能を実現することができな
い。
動力の実現，しきい値のバラツキの低減，並びにカット
オフ特性向上（Ｓ−ｆａｃｔｏｒ改善）のために、ゲー
ト絶縁膜の膜厚を薄くしなければならない。そして、ゲ
ート長が０．０８５μｍ以下のＭＯＳＦＥＴの場合、ゲ
ート絶縁膜の膜厚は２．６ｎｍ（酸化膜換算実効膜厚）
以下にしなければ、十分な性能を実現することができな
い。
【００５２】従って、ゲート長が０．０８５μｍ以下の
ＭＯＳＦＥＴには、前記ゲート絶縁膜の膜厚が２．６ｎ
ｍ（酸化膜換算実効膜厚）以下、且つＴａ2 Ｏ5 膜中の
Ｓｉ濃度が０．１ａｔｏｍ％以下であることが要求され
る。
ＭＯＳＦＥＴには、前記ゲート絶縁膜の膜厚が２．６ｎ
ｍ（酸化膜換算実効膜厚）以下、且つＴａ2 Ｏ5 膜中の
Ｓｉ濃度が０．１ａｔｏｍ％以下であることが要求され
る。
【００５３】［第２実施形態］図１０〜１２までは本発
明の第２実施形態を説明するためのＭＯＳＦＥＴ製造工
程断面図である。なお、図３〜７と同一なものには同一
符号を付し、その説明を省略する。
明の第２実施形態を説明するためのＭＯＳＦＥＴ製造工
程断面図である。なお、図３〜７と同一なものには同一
符号を付し、その説明を省略する。
【００５４】先ず、図１０（ａ）に示す構造は、図３
（ｃ）に示した構造に対し、シリコン窒化膜を７０ｎｍ
程度堆積し、全面ＲＩＥすることによって、ダミーゲー
ト３３の側面に側壁絶縁膜３７を形成したものである。
（ｃ）に示した構造に対し、シリコン窒化膜を７０ｎｍ
程度堆積し、全面ＲＩＥすることによって、ダミーゲー
ト３３の側面に側壁絶縁膜３７を形成したものである。
【００５５】次いで、図１０（ｂ）に示すように、（１
１１）シリコン基板１０のソース／ドレイン領域上に単
結晶シリコンをエピタキシャル成長させ、エレベイテッ
ドソース／ドレイン領域を形成する。詳しく述べると、
例えばＨＦによるウェット処理でＳｉ表面を露出させ、
Ｈ2 アニールの後、エピタキシャル成長によりソース／
ドレインを５０ｎｍ程度持ち上げる。
１１）シリコン基板１０のソース／ドレイン領域上に単
結晶シリコンをエピタキシャル成長させ、エレベイテッ
ドソース／ドレイン領域を形成する。詳しく述べると、
例えばＨＦによるウェット処理でＳｉ表面を露出させ、
Ｈ2 アニールの後、エピタキシャル成長によりソース／
ドレインを５０ｎｍ程度持ち上げる。
【００５６】その後イオン注入によりエレベイテッドソ
ース／ドレイン領域にドーピング行ない、固相拡散によ
りｎ+ 拡散層８１を形成する。注入条件は、例えばＡ
ｓ、４５ｋｅＶ、３×１０15ｃｍ-2である。ＣＭＯＳを
形成する場合は、リソグラフィによりｎ型不純物とｐ型
不純物を打ち分ける必要がある。
ース／ドレイン領域にドーピング行ない、固相拡散によ
りｎ+ 拡散層８１を形成する。注入条件は、例えばＡ
ｓ、４５ｋｅＶ、３×１０15ｃｍ-2である。ＣＭＯＳを
形成する場合は、リソグラフィによりｎ型不純物とｐ型
不純物を打ち分ける必要がある。
【００５７】そして、全面にＣｏを堆積してアニールす
ることにより、持ち上げられたエレベイテッドソース／
ドレインとＣｏとを反応させて、コバルトシリサイド
（ＣｏＳｉ2 ）８２を形成する。なお、コバルトシリサ
イド以外に、ＮｉＳｉ2 ，ＰｔＳｉ，Ｐｄ2 Ｓｉ等のメ
タルシリサイドを形成することが可能である。（１１
１）面方位のＳｉ表面では、これらシリサイドは単結晶
になりやすく、均一で低抵抗な膜を形成できる。
ることにより、持ち上げられたエレベイテッドソース／
ドレインとＣｏとを反応させて、コバルトシリサイド
（ＣｏＳｉ2 ）８２を形成する。なお、コバルトシリサ
イド以外に、ＮｉＳｉ2 ，ＰｔＳｉ，Ｐｄ2 Ｓｉ等のメ
タルシリサイドを形成することが可能である。（１１
１）面方位のＳｉ表面では、これらシリサイドは単結晶
になりやすく、均一で低抵抗な膜を形成できる。
【００５８】次いで、図１０（ｃ）に示すように、ＬＰ
ＣＶＤによりＴＥＯＳ系酸化膜３９1 を全面に３５０ｎ
ｍ程度堆積する。そして、図１１（ｄ）に示すように、
ＣＭＰ法によりＴＥＯＳ系酸化膜３９1 の表面を平坦化
し、層間絶縁膜３９を形成する。このとき、シリコン窒
化膜３３2 及び側壁絶縁膜３７がＣＭＰのストッパーと
なる。
ＣＶＤによりＴＥＯＳ系酸化膜３９1 を全面に３５０ｎ
ｍ程度堆積する。そして、図１１（ｄ）に示すように、
ＣＭＰ法によりＴＥＯＳ系酸化膜３９1 の表面を平坦化
し、層間絶縁膜３９を形成する。このとき、シリコン窒
化膜３３2 及び側壁絶縁膜３７がＣＭＰのストッパーと
なる。
【００５９】次いで、図１１（ｅ）に示すように、ホッ
トリン酸を用いたエッチングを行って、ダミーゲート３
３のシリコン窒化膜３３2 を選択的に除去する。このと
き側壁絶縁膜３７のシリコン窒化膜の上部もエッチング
されるため、側壁絶縁膜３７の高さがやや低くなる。
トリン酸を用いたエッチングを行って、ダミーゲート３
３のシリコン窒化膜３３2 を選択的に除去する。このと
き側壁絶縁膜３７のシリコン窒化膜の上部もエッチング
されるため、側壁絶縁膜３７の高さがやや低くなる。
【００６０】次いで、図１１（ｆ）に示すように、ＣＤ
Ｅ法によるダミーゲートのポリシリコン膜３３1 の除
去、ＨＦによるウェットエッチングを行なってシリコン
酸化膜３２，３５を除去することにより、ゲート形成予
定領域に溝部４０を形成する。次いで、図１２（ｇ）に
示すように、第１実施形態に示した形成方法と同様な手
法を用いて、Ｓｉ−Ｏ結合層１２，ＳｉＮ層１３，Ｔａ
2 Ｏ5 膜１４，ＴｉＮ４１及びアルミニウム４２1 を形
成する。そして、図１２（ｈ）に示すように、ＣＭＰ法
を用いてアルミニウム４２1 の表面を平坦化して、ゲー
ト電極４２を形成する。
Ｅ法によるダミーゲートのポリシリコン膜３３1 の除
去、ＨＦによるウェットエッチングを行なってシリコン
酸化膜３２，３５を除去することにより、ゲート形成予
定領域に溝部４０を形成する。次いで、図１２（ｇ）に
示すように、第１実施形態に示した形成方法と同様な手
法を用いて、Ｓｉ−Ｏ結合層１２，ＳｉＮ層１３，Ｔａ
2 Ｏ5 膜１４，ＴｉＮ４１及びアルミニウム４２1 を形
成する。そして、図１２（ｈ）に示すように、ＣＭＰ法
を用いてアルミニウム４２1 の表面を平坦化して、ゲー
ト電極４２を形成する。
【００６１】その後は、通常のＬＳＩ製造プロセスと同
様で、図１２（ｉ）に示すように、プラズマＴＥＯＳか
らなる層間絶縁膜４３をＣＶＤにより形成した後コンタ
クトホールを形成し、アルミニウムからなる上層配線４
４を形成する。
様で、図１２（ｉ）に示すように、プラズマＴＥＯＳか
らなる層間絶縁膜４３をＣＶＤにより形成した後コンタ
クトホールを形成し、アルミニウムからなる上層配線４
４を形成する。
【００６２】以上のように、本発明によれば、極限まで
薄いゲート絶縁膜を制御性良く形成することが可能とな
り、さらにまた、ソース／ドレイン上に高品質のメタル
シリサイドを制御性良く形成することができるため、ト
ランジスタの高性能化を実現できる。
薄いゲート絶縁膜を制御性良く形成することが可能とな
り、さらにまた、ソース／ドレイン上に高品質のメタル
シリサイドを制御性良く形成することができるため、ト
ランジスタの高性能化を実現できる。
【００６３】なお、本発明は、上記実施形態に限定され
るものではない。例えば、上記実施形態では、ダマシン
プロセスを用いてゲート電極の形成を行っていたが、通
常のＭＯＳＦＥＴの製造工程を用いても作製することが
できる。
るものではない。例えば、上記実施形態では、ダマシン
プロセスを用いてゲート電極の形成を行っていたが、通
常のＭＯＳＦＥＴの製造工程を用いても作製することが
できる。
【００６４】又、上記実施形態では、絶縁層としてＴａ
2 Ｏ5 膜を用いたが、他の高誘電体や強誘電体を用いる
ことも可能である。
2 Ｏ5 膜を用いたが、他の高誘電体や強誘電体を用いる
ことも可能である。
【００６５】その他、本発明は、その要旨を逸脱しない
範囲で、種々変形して実施することが可能である。
範囲で、種々変形して実施することが可能である。
【００６６】
【発明の効果】以上説明したように本発明によれば、Ｓ
ｉＯ2 層の代わりに単層のＳｉ−Ｏ結合層を用いること
によって、ゲート絶縁膜の実効酸化膜厚を薄くしつつ、
リーク電流の抑制を図ることが可能となる。
ｉＯ2 層の代わりに単層のＳｉ−Ｏ結合層を用いること
によって、ゲート絶縁膜の実効酸化膜厚を薄くしつつ、
リーク電流の抑制を図ることが可能となる。
【図１】第１実施形態に係わる半導体装置の概略構成を
示す断面図。
示す断面図。
【図２】第１実施形態に係わる半導体装置の製造工程を
示す工程断面図。
示す工程断面図。
【図３】第１実施形態に係わる半導体装置の製造工程を
示す工程断面図。
示す工程断面図。
【図４】第１実施形態に係わる半導体装置の製造工程を
示す工程断面図。
示す工程断面図。
【図５】第１実施形態に係わる半導体装置の製造工程を
示す工程断面図。
示す工程断面図。
【図６】第１実施形態に係わる半導体装置の製造工程を
示す工程断面図。
示す工程断面図。
【図７】第１実施形態に係わる半導体装置の製造工程を
示す工程断面図。
示す工程断面図。
【図８】ＴｉＮ／Ｔａ2 Ｏ5 ／ＮＯ膜／Ｓｉ基板の積層
構造における、リーク電流のアニール温度依存性を示す
特性図。
構造における、リーク電流のアニール温度依存性を示す
特性図。
【図９】Ｔａ2 Ｏ5 膜中のＳｉ濃度を示す特性図。
【図１０】第２実施形態に係わる半導体装置の製造工程
を示す工程断面図。
を示す工程断面図。
【図１１】第２実施形態に係わる半導体装置の製造工程
を示す工程断面図。
を示す工程断面図。
【図１２】第２実施形態に係わる半導体装置の製造工程
を示す工程断面図。
を示す工程断面図。
１０…（１１１）シリコン基板 １１…ソース・ドレイン領域 １２…Ｓｉ−Ｏ結合層 １３…ＳｉＮ膜 １４…Ｔａ2 Ｏ5 膜 １５…メタルゲート電極 ３１…素子分離絶縁膜 ３２…熱酸化膜 ３３…ダミーゲート ３３1…ポリシリコン膜 ３３2…シリコン窒化膜 ３５…酸化膜 ３６…ｎ- 拡散層 ３７…側壁絶縁膜 ３８…ｎ+ 拡散層 ３９…層間絶縁膜 ３９1…ＴＥＯＳ系酸化膜 ４０…溝部 ４１…ＴｉＮ ４２…ゲート電極 ４２1…アルミニウム ４３…層間絶縁膜 ４４…上層配線 ８１…ｎ+ 拡散層 ８２…コバルトシリサイド
フロントページの続き Ｆターム(参考） 5F040 DA00 DA13 DC01 EC01 EC04 EC08 EC10 ED02 ED03 EF02 EF11 EH01 EH02 EH05 EJ03 EJ09 EK05 FA01 FA02 FB02 FB05 FB07 FB08 FC02 FC06 FC10 FC28
Claims (5)
- 【請求項１】（１１１）シリコン基板上に形成されたＭ
ＯＳＦＥＴを含む半導体装置であって、 前記ＭＯＳＦＥＴのゲート絶縁膜は、前記シリコン基板
の最表面のシリコン原子と酸素原子とが結合した単層の
Ｓｉ−Ｏ結合層と、このＳｉ−Ｏ結合層上に形成され、
高誘電体又は強誘電体からなる絶縁層とを含んで形成さ
れていることを特徴とする半導体装置。 - 【請求項２】前記ＭＯＳＦＥＴのゲート長は０．８５μ
ｍ以下であり、前記ゲート絶縁膜のシリコン酸化膜換算
実効膜厚は２．６ｎｍ以下、前記絶縁層中のＳｉ濃度が
０．１ａｔｏｍ％未満であることを特徴とする請求項１
に記載の半導体装置。 - 【請求項３】第１導電型の（１１１）シリコン基板上の
所定領域にダミーゲートを形成する工程と、 前記ダミーゲートをマスクにして、前記シリコン基板の
表面に第２導電型の不純物を導入し、ソース・ドレイン
領域を形成する工程と、 前記シリコン基板上に前記ダミーゲートを覆うように層
間絶縁膜を形成する工程と、 前記層間絶縁膜の表面を平坦化すると共に、前記ダミー
ゲートを露出させる工程と、 前記ダミーゲートを選択的に除去することによって、溝
部を形成する工程と、 前記溝部の底面に露出する前記シリコン基板の最表面の
シリコン原子と酸素原子とが結合した単層のＳｉ−Ｏ結
合層を形成する工程と、 前記Ｓｉ−Ｏ結合層上に、高誘電体又は強誘電体からな
る絶縁層を形成する工程と、 前記溝部にゲート電極を埋め込み形成する工程とを含む
ことを特徴とする半導体装置の製造方法。 - 【請求項４】前記絶縁層の形成後、全てのプロセスは６
００℃以下の温度で行うことを特徴とする請求項３に記
載の半導体装置の製造方法。 - 【請求項５】前記ダミーゲートを形成する工程の後、前
記ソースドレイン領域となる領域の前記シリコン基板上
に自己整合的にシリサイドを形成することを特徴とする
請求項３に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19959098A JP3513018B2 (ja) | 1998-06-30 | 1998-06-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19959098A JP3513018B2 (ja) | 1998-06-30 | 1998-06-30 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000022139A true JP2000022139A (ja) | 2000-01-21 |
| JP3513018B2 JP3513018B2 (ja) | 2004-03-31 |
Family
ID=16410387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19959098A Expired - Fee Related JP3513018B2 (ja) | 1998-06-30 | 1998-06-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3513018B2 (ja) |
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-
1998
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