KR100603588B1 - 낮은 콘택 저항을 갖는 반도체 소자 및 그 제조 방법 - Google Patents

낮은 콘택 저항을 갖는 반도체 소자 및 그 제조 방법 Download PDF

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Abstract

금속을 플러그로 사용하는 경우 금속 자체의 비저항이 실리콘에 비해 1000배 정도 낮기 때문에 저항 측면에서 매우 유리하다. 또한 금속을 플러그로 사용하는 경우 콘택 플러그로부터 정션으로의 도펀트 확산이 없으므로 리프레시 특성에 도펀트 영향을 배제할 수 있다. 그런데, 금속만을 플러그로서 사용하면 금속원자가 직접 실리콘기판의 정션에 접촉함으로써 금속원자 및 실리콘원자의 상호 확산에 의해 오염 및 딥 레벨 불순물(deep level impurity) 문제가 발생하게 된다. 또한, 소형화 및 고집적화되어가는 반도체소자에서 콘택홀은 종횡비가 커질수 밖에 없는 바, 이러한 미세하고 종횡비가 큰 콘택홀 내에 금속은 충분히 매립되기 어려워 보이드가 발생하게 된다. 때문에, 본 발명에서는 폴리실리콘에 대비되어 저농도 도핑으로도 좋은 비저항 값을 보이는 에피탁셜-실리콘층을 실리콘기판 상에 먼저 형성하고, 그 상부에 베리어메탈과 텅스텐고 같은 금속을 형성한다. 또한, 본 발명에서는 에피탁셜-실리콘을 형성함에 있어서, 에피탁셜-실리콘과 비정질실리콘이 적층된 구조를 갖는, 즉 열공정 없이 증착만 이루어진 상태(as-deposited)의 SPE-실리콘(solid phase epitaxy - Si)에서 상부의 비정질실리콘을 습식 또는/및 건식 식각을 통해 제거한 후 남아있는 에피탁셜-실리콘을 사용한다. SPE에 의해 형성된 에피탁셜-실리콘은 1E18∼1E21 atoms/㎤의 인(phosphorus) 도핑 농도를 갖으면서 폴리실리콘에 비해 더 낮은 저항값을 보여준다.
콘택, 플러그, 에피탁셜-실리콘, 금속, SPE-실리콘

Description

낮은 콘택 저항을 갖는 반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH LOW CONTACT RESISTANCE AND METHOD FOR FABRICATING THE SAME}
도 1은 폴리실리콘 또는 에피탁셜-실리콘으로 콘택 플러그를 형성한 반도체 소자의 구조를 개략적으로 나타낸 단면도.
도 2는 본 발명의 바람직한 실시예에 따른 콘택 플러그 구조를 보여주는 반도체 소자의 일부 단면도.
도 3a 내지 도 3d는 본 발명의 바람직한 실시예에 따른 콘택플러그 제조 방법을 설명하기 위한 공정 단면도.
도 4는 열공정이 없이 증착된 상태(as-deposited)의 SPE-실리콘에 대한 투과전자현미경(TEM) 사진.
* 도면의 주요부분에 대한 부호의 설명
201 : 실리콘기판
202 : 게이트
203 : 정션
204 : 절연막
205a : 에피탁셜-실리콘
206a : 티타늄실리사이드(TiSi2)
207 : TiN
208 : 금속
220 : 콘택 플러그
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 에피탁셜-실리콘과 금속으로 콘택 플러그를 형성하여 소자의 콘택 저항(Contact Resistance)을 감소시키기 위한 것이다.
반도체 소자가 점점 고직접화되고 그 크기도 점점 작아지는 상황에서, DRAM의 경우 특히 셀 트랜지스터 내의 콘택 영역도 많은 영향을 받고 있다. 즉, 반도체 소자가 점점 소형화, 고직접화되면서 콘택 면적이 점점 감소함으로 인해 콘택저항(Contact resistance)의 증가와 동작전류(drive current)의 감소 현상이 나타나고 있고, 이로 인해 반도체 소자의 동작 속도 저하 등 소자 열화(degradation) 현상이 나타나고 있다.
이런 상황에서 소자의 콘택저항을 낮추고 동작전류를 향상시키고자, 실리콘 기판 정션(junction) 부분의 도펀트 농도를 높이거나 현재 사용중인 콘택용 폴리실리콘 내의 도펀트인 인(phosphorus)의 농도를 높이는 방법을 사용 중이다. 여기서 폴리실리콘은 배치형(batch-type) 퍼니스(furnace)에서 증착되는 폴리실리콘으로서, 500~600℃ 온도에서 SiH4/PH3 가스를 사용하여 형성하고 0.1E20∼3.0E20 atoms/㎤의 인(Phosphorus) 도핑 농도를 갖는다.
그러나, 이와 같이 정션의 도펀트나 폴리실리콘 내의 도핑 농도를 높이면 정션을 통한 누설전류로 인해 소자의 리프레쉬(tREF, refresh) 특성을 저하시키는 문제점이 발생하게 되며, 또한 폴리실리콘의 증착시 대기압 하에서 퍼니스에 로딩(loading)될 때 존재하는 산소 농도(대략 수십 ppm)에 의해 폴리실리콘과 실리콘기판 사이의 계면에 미세 산화막이 형성되고 있는 것이 확인되고 있다. 이 미세산화막이 소자의 콘택저항을 증가시키는 한 원인이 되고 있다.
결국, 폴리실리콘을 이용한 콘택 형성 방법은 고직접화되어가는 소자의 추세에 따라 콘택저항의 및 소자의 특성을 향상시키기 어려운 상황이다.
한편, 상기한 문제점들을 극복하고 소자의 콘택저항을 낮출 뿐만 아니라 소자 특성을 향상시키고자 개발되고 있는 것이 싱글형(single-type) CVD(chemical vapor deposition) 장비에서 형성시키는 에피탁셜-실리콘(epitaxial-Si)이며, 이 중에서도 현재의 반도체 소자 제조 공정에 그대로 적용하면서 저온 증착이 가능하고 저농도의 도핑 농도로도 충분히 폴리실리콘의 문제점을 극복할 수 있는 것으로서 SPE(solid phase epitaxy)-실리콘이 있다.
SPE 방법에 따르면 SiH4/PH3 가스 사용을 사용하여 500∼650℃ 범위의 온도에서 인(phosphorus) 도핑은 비교적 낮은 1E19∼1E20 atoms/㎤의 농도를 갖는 비정질-실리콘(amorphous-Si) 상태로 형성된다.
이렇게 성장된 비정질실리콘은 바로 이어 비교적 저온에서의 열공정(대략 550∼650℃, 30분∼10시간, 질소 분위기)을 진행하면 기판 계면에서부터 에피탁셜-실리콘이 콘택 상부 영역로 재성장하게 되어 원하는 SPE-실리콘(solid phase epitaxy - Si)이 형성된다.
도 1은 상술한 바와 같은 폴리실리콘 또는 에피탁셜-실리콘으로 콘택 플러그를 형성한 반도체 소자의 구조를 개략적으로 나타낸 것으로서, 도면 부호 101은 실리콘기판, 102는 게이트, 103은 정션, 104는 절연막, 105는 도핑된 폴리실리콘 또는 도핑된 에피탁셜-실리콘을 각각 나타낸다.
상술한 바와 같이, 종래에는 폴리실리콘과 대비되어 인(phosphorus)을 저농도로 도핑해도 콘택저항을 낮게 유지할 수 있는 콘택 플러그의 물질로서 에피탁셜-실리콘(epitaxial-Si)이 제안되고 있으나, 점차 소자가 더욱 고직접화됨에 따라 더욱 낮은 콘택저항을 유지해야 할 필요성이 대두된다.
즉, 에피탁셜-실리콘도 물질 자체의 비저항 측면에서 한계가 있기 때문에 에피탁셜-실리콘에 대략 1E20 atoms/㎤ 수준으로 도핑하더라도 약 1E-3 mΩ-cm 정도의 비저항 값을 보이며 이 이하로 낮추기는 곤란하다.
따라서 서브(sub)-100nm 또는 그 이하의 차세대 반도체 소자에서는 에피탁셜-실리콘을 적용시의 콘택저항보다 더 낮은 콘택저항을 필요로 하는 콘택 기술이 필요시되고 있다.
전술한 바와 같이 폴리실리콘을 대체한 에피탁셜-실리콘을 사용하여 저온에서 저농도 인(phosphorus)을 도핑하여도 반도체 소자의 콘택저항을 상당히 낮출 수 있다. 그러나 이와 같은 에피탁셜-실리콘으로도 실리콘 물질 자체의 한계 때문에 차세대 반도체 소자에서의 콘택저항을 만족시키기 어렵다.
따라서, 본 발명은 목적은 초 고집적 소자에서 전기적 특성을 만족할 수 있는 콘택 저항을 갖는 반도체 소자 및 그 제조방법을 제공하고자 하는 것이다.
본 발명은 실리콘기판 상에 에피탁셜-실리콘과 금속이 차례로 적층된 콘택 플러그 구조 및 그 제조 방법을 제안한다.
금속을 플러그로 사용하는 경우 금속 자체의 비저항이 실리콘에 비해 1000배 정도 낮기 때문에 저항 측면에서 매우 유리하다. 또한 콘택 플러그로부터 정션으로의 도펀트 확산이 없으므로 리프레시 특성에 도펀트 영향을 배제할 수 있다.
그런데, 금속만을 플러그로서 사용하면 금속원자가 직접 실리콘기판의 정션에 접촉함으로써 금속원자 및 실리콘원자의 상호 확산에 의해 오염 및 딥 레벨 불순물(deep level impurity) 문제가 발생하게 된다. 또한, 소형화 및 고집적화되어 가는 반도체소자에서 콘택홀은 종횡비가 커질수 밖에 없는 바, 이러한 미세하고 종횡비가 큰 콘택홀 내에 금속은 충분히 매립되기 어려워 보이드가 발생하게 된다.
때문에, 본 발명에서는 폴리실리콘에 대비되어 저농도 도핑으로 좋은 비저항 값을 보이는 에피탁셜-실리콘층을 실리콘기판 상에 먼저 형성하고, 그 상부에 예컨대 Ni, W 등과 같은 금속을 형성하는 것이다. 그리고, 금속과 에피탁셜실리콘간의 계면 특성을 향상시키기 위하여 그 계면에 예컨대 TiN/Ti와 같은 베리어메탈을 개재시킨다.
또한, 본 발명에서는 에피탁셜-실리콘을 형성함에 있어서, 에피탁셜-실리콘과 비정질실리콘이 적층된 구조를 갖는, 열공정 없이 증착만 이루어진 상태(as-deposited)의 SPE-실리콘에서 상부의 비정질실리콘을 습식 또는/및 건식 식각을 통해 제거한 후 남아있는 에피탁셜-실리콘을 사용한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명을 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 바람직한 실시예에 따른 콘택 플러그 구조를 보여주는 DRAM 소자의 일부 단면도이다.
도 2를 참조하면, 실리콘기판(201) 상에 게이트(202) 및 정션(203)으로 이루어지는 트랜지스터들이 형성된다. 게이트(202)는 절연막(204)으로 덮힌 상태에서 절연막이 오픈된 콘택홀 내부의 실리콘기판(201)의 정션(203) 상에는 콘택플러그(220)가 형성된다.
콘택플러그(220)는 실리콘기판 상에 직접 형성되고 콘택홀 내부의 일부를 매립하는 에피탁셜-실리콘(205a), 에피택셜-실리콘(205a) 상에 형성되고 콘택홀의 측벽 및 에피탁셜-실리콘(205a) 상에 얇게 형성된 베리어메탈(206a, 207), 및 베리어메탈 상에서 잔유하는 콘택홀 내부를 매립하는 금속(208)으로 구성된다.
베리어메탈은 TiSi2(206a) 및 TiN(207)이 사용가능하고, 금속(208)으로는 Ni, W 등이 사용 가능하다.
그리고, 중요하게 에피탁셜-실리콘(205a)은 열처리 없는 초기 증착 상태(as-deposited)의 SPE-실리콘으로서, 1E18∼1E21 atoms/㎤의 인(phosphorus) 도핑 농도를 갖으면서 약 1E-3 mΩ-cm 정도의 비저항 값을 갖는 바, 폴리실리콘 보다 상대적인 저도핑 농도에서도 더 낮은 저항값을 갖는다. 그리고, 티타늄실리사이드(TiSi2), TiN, 및 텅스텐(W)은 에피탁셜-실리콘 보다 더 낮은 비저항을 갖는다. 따라서, 전체적인 본 발명의 콘택플러그 구조는 종래보다 매우 낮은 저항 특성을 갖는다.
도 3a 내지 도 3d는 본 발명의 바람직한 실시예에 따른 콘택플러그 제조 방법을 설명하기 위한 공정 단면도이다.
도 3a를 참조하면, 실리콘기판(201) 상에 게이트(202)와 정션(203)을 형성하여 트랜지스터를 형성한다. 게이트(202)의 하부 상부 및 측면을 덮고 있는 절연막(204)는 트랜지스터 형성 과정 및 그 이후에 형성되는 것으로서 도면에서는 하나의 절연막으로 도시하고 있으나, 게이트절연막, 마스크절연막, 스페이서 절연막 등 복수의 층으로 이루어지는 것이다. 절연막(204)의 오픈 영역이 콘택홀이 되고 이곳에 콘택 플러그가 매립되게 된다.
이어서, 도 3b를 참조하면 CVD 장비로 SiH4/PH3 가스를 사용하여 400∼700℃의 온도에서 SPE-실리콘(205)를 증착한다. 열공정이 없이 증착된 상태(as-deposited)의 SPE-실리콘(205)의 투과전자현미경(TEM) 분석 결과가 도 4에 도시되어 있다. 도 4와 같이 실리콘기판(201) 계면 위에는 에피탁셜-실리콘(205a)이 일부 성장되었고 그 위는 비정질실리콘(205b)이 증착된 것을 알 수 있다.
종래에는 도 3b의 상태에서 열공정(550∼650℃, 10시간∼30분)을 거쳐 실리콘기판 계면 위에 이미 성장되어 있던 에피탁셜-실리콘으로부터 상부 비정질-실리콘으로 재성장(regrowth)을 유도하여 콘택홀을 에피탁셜-실리콘으로 채우게 되는 것이다. 그러나 이후의 도3c와 같이 본 발명에서는 열공정 없이 증착만 이루어진 상태(as-deposited)의 SPE-실리콘(205)에서 상부의 비정질실리콘(205b)을 습식 및 건식 식각을 통해 제거한 후 남아있는 에피탁셜-실리콘(205a) 위에 금속(Ti, TiN, W)을 증착하는 것이다.
도 3c는 전술한 바와 같이 열공정 없이 증착만 이루어진 상태의(as-deposited) SPE-실리콘(205)에서 상부의 비정질실리콘(205b)을 습식 또는/및 건식 식각을 통해 제거한 후, Ti(206), TiN(207), W(208)을 차례로 적층한 상태이다.
이어서, 도 3d는 에치백 또는 화학기계연마(CMP, chemical mechanical polishing)를 통해 콘택홀 내부에만 Ti(206), TiN(207), W(208)을 형성한 상태를 나타낸다. Ti(206)는 후속 열공정에 의해 TiSi2(206a)가 된다.,
본 실시예에서 SPE-실리콘 성장 전에 전처리 공정으로서 콘택홀내에 드러난 기판(정션의 실리콘기판)을 습식 또는/및 건식으로 세정하여 실리콘기판으로부터 에피탁셜-실리콘층이 잘 성장될 수 있도록 하는 것이 바람직하다. 습식세정은 HF 세정으로, 건식세정 방법은 수소 또는 수소/질소 혼합가스가 사용된 플라즈마 공정을 사용할 수 있다. 습식세정 및 건식 플라즈마 세정 공정은 상온부터 400℃ 범위에서 진행한다.
또한, 비정질실리콘(205b)를 제거한 다음, 금속의 증착전에 에피탁셜-실리콘(205a) 표면을 습식 또는/및 건식 세정으로 전처리할 수 있다.
SPE-실리콘은 LPCVD(Low Pressure CVD), VLPCVD(Very Low Pressure CVD), PE-CVD(Plasma Enhanced-CVD), UHVCVD(Ultrahigh Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD), MBE(Molecular Beam Epitaxy) 등의 장비에서 증착할 수 있고, 금속은 상술한 CVD 장비들 또는 PVD 장비에서 형성 될 수 있다. 아울러, SPE-실리콘은 증착시 인(Phosphorus) 또는 비소(As) 도핑이 이루어진다.
상술한 바와 같이, 콘택 플러그에 초기 증착 상태의 SPE-실리콘과 금속물질을 채우는 본 실시예는 콘택 플러그의 비저항 감소 이외에도 공정 측면에서 장점을 가지고 있다. 열공정 없는 증착된 상태에서도 이미 실리콘기판 위에 형성된 에피 탁셜-실리콘 만을 사용하고 상부의 비정질실리콘은 제거하므로, 본발명의 제조 방법에서는 SPE-실리콘 재성장(regrowth)를 위한 후속 열골정(550∼650℃, 10∼30분)을 진행하지 않아도 된다는 점으로써 공정 단순화 또는 열적(thermal) budget 감소 측면에서 기여를 할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 콘택 구조 및 그 제조 방법은 차세대 반도체 소자의 콘택저항 감소와, 소자의 신뢰성 및 수율 향상을 얻는 효과가 있다.

Claims (15)

  1. 삭제
  2. 반도체기판이 노출되어 형성된 콘택홀; 및
    상기 반도체기판 상에 형성되고 상기 콘택홀 내부의 일부를 매립하는 에피탁셜-실리콘과, 상기 에피택셜-실리콘 상에 형성되고 상기 콘택홀 내부의 나머지를 매립하는 금속으로 구성되는 콘택 플러그를 포함하고,
    상기 에피탁셜-실리콘은 열처리 없는 초기 증착 상태(as-deposited)의 SPE-실리콘인 것을 특징으로 하는 반도체소자.
  3. 제2항에 있어서,
    상기 증착 상태(as-deposited)의 SPE-실리콘은 1E18∼1E21 atoms/㎤의 인(phosphorus) 도핑 농도를 갖는 것을 특징으로 하는 반도체 소자.
  4. 제2항 또는 제3항에 있어서,
    상기 금속과 상기 에피탁셜-실리콘 사이에 베리어메탈을 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제4항에 있어서,
    상기 금속은 Ni 또는 텅스텐인 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서,
    상기 베리어메탈은 에피탁셜-실리콘 상에 차례로 적층된 TiSi2 및 TiN로 구성된 것을 특징으로 하는 반도체 소자.
  7. 제6항에 있어서,
    상기 콘택홀은 메모리소자의 셀 트랜지스터의 정션이 노출되어 형성된 것을 특징으로 하는 반도체 소자.
  8. 삭제
  9. 반도체기판의 일부가 노출되는 콘택홀을 형성하는 단계; 및
    상기 콘택홀 내부의 상기 반도체기판 상에 에피탁셜-실리콘 및 금속을 차례로 적층하여 콘택 플러그를 형성하는 단계를 포함하고,
    상기 콘택 플러그를 형성하는 단계는,
    에피탁셜-실리콘층과 비정질실리콘층이 적층되는 증착 상태의 SPE-실리콘을 상기 콘택홀 내의 상기 반도체기판 상에 형성하는 단계;
    상기 비정질실리콘을 제거하는 단계; 및
    상기 콘택홀이 매립되도록 상기 에피탁셜-실리콘층 상에 금속을 형성하는 단계를 포함하는 반도체소자 제조 방법.
  10. 제9항에 있어서,
    상기 증착 상태의 SPE-실리콘를 형성하는 단계는, SiH4/PH3 가스를 사용하여 400∼700℃의 온도에서 실시하는 것을 특징으로 하는 반도체 소자 제조 방법.
  11. 제10항에 있어서,
    상기 증착 상태의 SPE-실리콘은 인(phosphorus)이 1E18-1E21 atoms/㎤의 농도를 도핑된 것을 특징으로 하는 반도체소자 제조 방법.
  12. 제9항에 있어서,
    상기 금속과 상기 에피탁셜-실리콘 사이에 베리어메탈을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  13. 제9항에 있어서,
    상기 금속을 형성하는 단계는,
    상기 에피탁셜-실리콘이 형성된 결과물 상에 Ti를 증착하는 단계;
    상기 Ti 상에 TiN을 증착하는 단계; 및
    상기 TiN 상에 W을 증착하는 단계;
    상기 W, TiN, 및 Ti를 식각 또는 연마하여 상기 콘택홀 내부에만 상기 W, TiN 및 Ti를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  14. 제9항에 있어서,
    상기 증착된 상태의 SPE-실리콘을 형성하기 전에 전처리 공정으로서 콘택홀 내에 드러난 반도체기판을 습식 또는/및 건식으로 세정하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
  15. 제9항에 있어서,
    상기 비정질실리콘을 제거한 후 상기 금속을 형성하기 전에 드러난 상기 에피탁셜-실리콘을 습식 또는/및 건식으로 세정하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
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