JPH0234930A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0234930A JPH0234930A JP18499588A JP18499588A JPH0234930A JP H0234930 A JPH0234930 A JP H0234930A JP 18499588 A JP18499588 A JP 18499588A JP 18499588 A JP18499588 A JP 18499588A JP H0234930 A JPH0234930 A JP H0234930A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はタングステン選択成長を用いて配線形成を行な
う半導体装置の製造方法に関するものである。
う半導体装置の製造方法に関するものである。
従来の技術
近年、コンタクトホールへのタングステン選択ＣＶＤ成
長による埋込み技術が開発された。
長による埋込み技術が開発された。
第２図は、このタングステン選択ＣＶＤ成長によるＭＯ
３電界効果型トランジスタの配線用コンタクト部分であ
る。
３電界効果型トランジスタの配線用コンタクト部分であ
る。
第２図中、７はコンタクトホールを埋込んだ選択ＣＶＤ
成長によるタングステン、１はポリシリコンゲート、２
．３はソース、ドレイン、４は層間絶縁膜のＮ５Ｃ１８
は各電極とコンタクトする外部引出し電極であり、Ａ＋
！ −３１−Ｃｕ合金蒸着膜を用いている。５はシリコ
ン基板である。
成長によるタングステン、１はポリシリコンゲート、２
．３はソース、ドレイン、４は層間絶縁膜のＮ５Ｃ１８
は各電極とコンタクトする外部引出し電極であり、Ａ＋
！ −３１−Ｃｕ合金蒸着膜を用いている。５はシリコ
ン基板である。
発明が解決しようとする課題
しかしながら上記の従来例構成では、ＣＶＤによるタン
グステンの埋込みの際に、六フッ化タングステンの還元
剤であるシリコンが開孔部から一様に供給されるため層
間絶縁膜の下側にまでタングステンの食い込み（エンク
ローチメント）が発生し、浅い接合を突きぬけてのショ
ート不良、リーク電流増大によるタングステン−シリコ
ン拡散層の接合の劣化が起きる。
グステンの埋込みの際に、六フッ化タングステンの還元
剤であるシリコンが開孔部から一様に供給されるため層
間絶縁膜の下側にまでタングステンの食い込み（エンク
ローチメント）が発生し、浅い接合を突きぬけてのショ
ート不良、リーク電流増大によるタングステン−シリコ
ン拡散層の接合の劣化が起きる。
本発明は上記従来の欠点を解消し、タングステンの選択
ＣＶＤによるコンタクトホールの埋込みで発生するタン
グステンの食い込み（エンクローチメント）を無くすプ
ロセスを提供することにある。
ＣＶＤによるコンタクトホールの埋込みで発生するタン
グステンの食い込み（エンクローチメント）を無くすプ
ロセスを提供することにある。
課題を解決するための手段
この問題を解決するために本発明の半導体装置の製造方
法では、コンタクトホールをタングステンで埋込む前に
、気相成長のシリコンの選択的エピタキシャル成長技術
を利用して、層間絶縁膜の開孔部にのみシリコンのエピ
タキシャル層を成長させる。この際、開孔部に成長させ
るシリコン層の厚みは層間絶縁膜の厚み以下、好ましく
は同厚みの約１１５〜１７３程度にとどめる。この後、
タングステンの選択ＣＶＤでコンタクトホールを埋込み
、アルミニウム配線を行なう。
法では、コンタクトホールをタングステンで埋込む前に
、気相成長のシリコンの選択的エピタキシャル成長技術
を利用して、層間絶縁膜の開孔部にのみシリコンのエピ
タキシャル層を成長させる。この際、開孔部に成長させ
るシリコン層の厚みは層間絶縁膜の厚み以下、好ましく
は同厚みの約１１５〜１７３程度にとどめる。この後、
タングステンの選択ＣＶＤでコンタクトホールを埋込み
、アルミニウム配線を行なう。
作用
この構成により、タングステンで埋込まれるべき層間絶
縁膜の開孔部のコンタクト領域の上にのみ、すなわち、
シリコン拡散層の上にのみ薄いシリコンのエピタキシャ
ル層が成長されたことになる。
縁膜の開孔部のコンタクト領域の上にのみ、すなわち、
シリコン拡散層の上にのみ薄いシリコンのエピタキシャ
ル層が成長されたことになる。
シリコンの選択エピタキシャル成長法では、露出したシ
リコン上にのみエピタキシャル層は成長するが、絶縁膜
上には成長とエツチングが同時に進行するため、エピタ
キシャル層は成長しない。
リコン上にのみエピタキシャル層は成長するが、絶縁膜
上には成長とエツチングが同時に進行するため、エピタ
キシャル層は成長しない。
このため、タングステンの埋込みＣＶＤの原料ガスであ
る六フッ化タングステンの還元剤であるシリコンが、眉
間絶縁膜の開孔部にシリコンエピタキシャル層として過
剰に存在することになるから、六フッ化タングステンの
還元剤であるシリコンが供給されて、タングステンの還
元による選択的埋込みが促進される。従って、シリコン
拡散層上にのみ成長されたシリコンエピタキシャル層か
ら還元剤の供給が行なわれるため、タングステンの成長
は、ウェハの縦方向にのみ進行し、絶縁膜の下方向への
反応が抑制されるため、食い込み（エンクローチメント
）は発生しない。
る六フッ化タングステンの還元剤であるシリコンが、眉
間絶縁膜の開孔部にシリコンエピタキシャル層として過
剰に存在することになるから、六フッ化タングステンの
還元剤であるシリコンが供給されて、タングステンの還
元による選択的埋込みが促進される。従って、シリコン
拡散層上にのみ成長されたシリコンエピタキシャル層か
ら還元剤の供給が行なわれるため、タングステンの成長
は、ウェハの縦方向にのみ進行し、絶縁膜の下方向への
反応が抑制されるため、食い込み（エンクローチメント
）は発生しない。
実施例
この発明の一実施例を図面を参照しながら説明する。第
１図（ａ）〜（ｄ）は、本発明のシリコン選択エピタキ
シャル成長工程を有するコンタクトホールへの選択ＣＶ
Ｄ法によるタングステンの埋込みを行う工程の工程順断
面図である。第１図ではＭＯＳ電界効果型トランジスタ
（以下ＭＯ８ＦＥＴと略記）でのプロセスを例にあげ説
明する。
１図（ａ）〜（ｄ）は、本発明のシリコン選択エピタキ
シャル成長工程を有するコンタクトホールへの選択ＣＶ
Ｄ法によるタングステンの埋込みを行う工程の工程順断
面図である。第１図ではＭＯＳ電界効果型トランジスタ
（以下ＭＯ８ＦＥＴと略記）でのプロセスを例にあげ説
明する。
第１図（ａ）で、１は厚み３００ｎｍのポリシリコンゲ
ート、２，３はソース、ドレイン、４ ハＣＶ Ｄ成長
による厚み４００ｎｍのＮＳＧによる層間絶縁膜である
。この絶縁膜には、ソース、ゲート。
ート、２，３はソース、ドレイン、４ ハＣＶ Ｄ成長
による厚み４００ｎｍのＮＳＧによる層間絶縁膜である
。この絶縁膜には、ソース、ゲート。
ドレインの各コンタクト部分にはコンタクトホールを形
成しである。５は基板のシリコンウェハである。
成しである。５は基板のシリコンウェハである。
第１図（ｂ） テは、５ｉＨ４−ＨＣｆ！ガスを用いた
気相成長の選択的シリコンのエピタキシャル成長を行な
い、コンタクトホールのシリコン露出部分にのみ、シリ
コンのエピタキシャル層６を厚み１１００ｎ成長させた
。第１図（Ｃ）では、コンタクトホールにタングステン
７をＣＶＤ法により埋込んだ状況を示している。タング
ステンを約３５０ｎｍ成長させている。第１図（ｄ）で
は、コンタクトホールをタングステン７で埋込んだ後、
Ａｅ−８ｉ−Ｃｎ合金蒸着膜８の厚み８００ｎｍで配線
した状態を示している。
気相成長の選択的シリコンのエピタキシャル成長を行な
い、コンタクトホールのシリコン露出部分にのみ、シリ
コンのエピタキシャル層６を厚み１１００ｎ成長させた
。第１図（Ｃ）では、コンタクトホールにタングステン
７をＣＶＤ法により埋込んだ状況を示している。タング
ステンを約３５０ｎｍ成長させている。第１図（ｄ）で
は、コンタクトホールをタングステン７で埋込んだ後、
Ａｅ−８ｉ−Ｃｎ合金蒸着膜８の厚み８００ｎｍで配線
した状態を示している。
発明の効果
本発明によれば、タングステンのコンタクトホールの埋
込みの前工程として、気相反応のシリコンの選択エピタ
キシャル成長技術を用いて絶縁膜の開孔部にのみ、シリ
コンエピタキシャル層を成長させているため、同開孔部
での基板シリコンへのタングステンの食い込みがなくな
る。
込みの前工程として、気相反応のシリコンの選択エピタ
キシャル成長技術を用いて絶縁膜の開孔部にのみ、シリ
コンエピタキシャル層を成長させているため、同開孔部
での基板シリコンへのタングステンの食い込みがなくな
る。
第１図は本発明の半導体装置の製造方法の一実施例を示
す工程順断面図、第２図は従来例装置の断面図である。 １・・・・・・ポリシリコンゲート、２，３・・・・・
・ソース、ドレイン、４・・・・・・層間絶縁膜、５・
・・・・・基板シリコン、６・・・・・・シリコンエピ
タキシャル層、７・・・・・・タングステン層、８・・
・・・・Ａｔ！ −８１−Ｃｕ合金蒸着膜。 代理人の氏名 弁理士 粟野重孝 はが１名第 図
す工程順断面図、第２図は従来例装置の断面図である。 １・・・・・・ポリシリコンゲート、２，３・・・・・
・ソース、ドレイン、４・・・・・・層間絶縁膜、５・
・・・・・基板シリコン、６・・・・・・シリコンエピ
タキシャル層、７・・・・・・タングステン層、８・・
・・・・Ａｔ！ −８１−Ｃｕ合金蒸着膜。 代理人の氏名 弁理士 粟野重孝 はが１名第 図
Claims (1)
- 絶縁体分離膜の開孔窓を通し、前記開孔窓面にのみシリ
コンのエピタキシャル層を前記絶縁体分離膜の厚み以下
に成長させ、次に、同絶縁体分離膜の開孔窓下にのみタ
ングステンを成長させ、このタングステンにより前記開
孔窓部の埋込みを行なうことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18499588A JPH0234930A (ja) | 1988-07-25 | 1988-07-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18499588A JPH0234930A (ja) | 1988-07-25 | 1988-07-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0234930A true JPH0234930A (ja) | 1990-02-05 |
Family
ID=16162943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18499588A Pending JPH0234930A (ja) | 1988-07-25 | 1988-07-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0234930A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100435284C (zh) * | 2004-06-09 | 2008-11-19 | 海力士半导体有限公司 | 具有低接触电阻的半导体设备及其制造方法 |
| US10797072B2 (en) | 2018-09-07 | 2020-10-06 | Toshiba Memory Corporation | Semiconductor device |
| US11139312B2 (en) | 2018-09-07 | 2021-10-05 | Toshiba Memory Corporation | Semiconductor device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010751A (ja) * | 1983-06-30 | 1985-01-19 | Nec Corp | 半導体集積回路装置 |
| JPS60117719A (ja) * | 1983-11-30 | 1985-06-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6360546A (ja) * | 1986-09-01 | 1988-03-16 | Toshiba Corp | 半導体装置の製造方法 |
-
1988
- 1988-07-25 JP JP18499588A patent/JPH0234930A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010751A (ja) * | 1983-06-30 | 1985-01-19 | Nec Corp | 半導体集積回路装置 |
| JPS60117719A (ja) * | 1983-11-30 | 1985-06-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6360546A (ja) * | 1986-09-01 | 1988-03-16 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100435284C (zh) * | 2004-06-09 | 2008-11-19 | 海力士半导体有限公司 | 具有低接触电阻的半导体设备及其制造方法 |
| US7498218B2 (en) | 2004-06-09 | 2009-03-03 | Hynix Semiconductor Inc. | Semiconductor device with low contact resistance and method for fabricating the same |
| US10797072B2 (en) | 2018-09-07 | 2020-10-06 | Toshiba Memory Corporation | Semiconductor device |
| US11139312B2 (en) | 2018-09-07 | 2021-10-05 | Toshiba Memory Corporation | Semiconductor device |
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