JPH0529603A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0529603A JPH0529603A JP17860091A JP17860091A JPH0529603A JP H0529603 A JPH0529603 A JP H0529603A JP 17860091 A JP17860091 A JP 17860091A JP 17860091 A JP17860091 A JP 17860091A JP H0529603 A JPH0529603 A JP H0529603A
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Abstract
(57)【要約】
【目的】 基板から電源供給する半導体装置の製法に関
し，トレンチ内ポリシリコンと基板とのコンタクト抵抗
を低減することを目的とする。 【構成】 基板表面に絶縁膜２を介して形成された半導
体層４，５に素子分離用トレンチ11と電源供給用トレン
チ12を形成する工程と，該素子分離用トレンチ内に絶縁
膜11A を形成する工程と，該電源供給用トレンチ内底部
において該基板を露出させる工程と，該電源供給用トレ
ンチ内一部に選択気相成長によりタングステン14を埋め
込む工程と，該電源供給用トレンチ内の残部および該素
子分離用トレンチ内にノンドープのポリシリコン13を同
時に埋め込む工程と, 該電源供給用トレンチ内ポリシリ
コン上に高濃度にドープしたポリシリコン膜7'を形成
し，該基板を熱処理する工程と, 該ドープしたポリシリ
コン膜上に電源配線９を形成する工程とを有するように
構成する。
し，トレンチ内ポリシリコンと基板とのコンタクト抵抗
を低減することを目的とする。 【構成】 基板表面に絶縁膜２を介して形成された半導
体層４，５に素子分離用トレンチ11と電源供給用トレン
チ12を形成する工程と，該素子分離用トレンチ内に絶縁
膜11A を形成する工程と，該電源供給用トレンチ内底部
において該基板を露出させる工程と，該電源供給用トレ
ンチ内一部に選択気相成長によりタングステン14を埋め
込む工程と，該電源供給用トレンチ内の残部および該素
子分離用トレンチ内にノンドープのポリシリコン13を同
時に埋め込む工程と, 該電源供給用トレンチ内ポリシリ
コン上に高濃度にドープしたポリシリコン膜7'を形成
し，該基板を熱処理する工程と, 該ドープしたポリシリ
コン膜上に電源配線９を形成する工程とを有するように
構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り，特に, トレンチ（Ｕ溝）を用いて基板から電源供
給を行う半導体装置の製造方法に関する。
係り，特に, トレンチ（Ｕ溝）を用いて基板から電源供
給を行う半導体装置の製造方法に関する。
【０００２】近年のLSI においては，パターンの微細化
やプロセス複雑化が進み, 一層のデバイス性能の向上が
要求されている。そのために，アナログ回路等におい
て, かなり大きな面積を占める電源配線による信号線へ
の干渉や, また集積度向上のためにトレンチを用いて基
板から電源供給を行う半導体装置が用いられるようにな
った。
やプロセス複雑化が進み, 一層のデバイス性能の向上が
要求されている。そのために，アナログ回路等におい
て, かなり大きな面積を占める電源配線による信号線へ
の干渉や, また集積度向上のためにトレンチを用いて基
板から電源供給を行う半導体装置が用いられるようにな
った。
【０００３】本発明は上記構造の半導体装置の電源配線
と基板との間のコンタクト抵抗低減のためにに利用する
ことができる。
と基板との間のコンタクト抵抗低減のためにに利用する
ことができる。
【０００４】
【従来の技術】図３は従来例を説明する断面図である。
図において，１はSOI(Silicon on Insulator) 基板（支
持基板３上にSOI 絶縁膜２を介してSOI 膜４が被着され
ている），２はSOI 絶縁膜で二酸化シリコン(SiO2)膜,
３はSOI 支持基板で n+ 型シリコン(Si)膜，４はSOI 膜
で n+ 型Si膜（トランジスタの埋込コレクタとなる）,
５はｎ型エピタキシャルSi層, ６はフィールド絶縁膜で
SiO2膜, ７はベース電極引き出し用 p+ 型ポリシリコン
膜，７’は基板コンタクト用 n+ 型ポリシリコン膜，８
は層間絶縁膜で気相成長(CVD) によるSiO2膜, ９は下層
がバリアメタル膜9A，上層がアルミニウム(Al)系膜9Bか
らなる配線，10はエミッタ電極およびコレクタ電極引き
出し用 n+ 型ポリシリコン膜, 11は素子分離用トレン
チ, 11A は素子分離用トレンチ内表面の絶縁膜でSiO
2膜, 12は基板コンタクト用トレンチ, 13はノンドープ
の埋込ポリシリコン, Ｅ，Ｂ，Ｃはバイポーラトランジ
スタのエミッタ，ベース，コレクタ電極である。
図において，１はSOI(Silicon on Insulator) 基板（支
持基板３上にSOI 絶縁膜２を介してSOI 膜４が被着され
ている），２はSOI 絶縁膜で二酸化シリコン(SiO2)膜,
３はSOI 支持基板で n+ 型シリコン(Si)膜，４はSOI 膜
で n+ 型Si膜（トランジスタの埋込コレクタとなる）,
５はｎ型エピタキシャルSi層, ６はフィールド絶縁膜で
SiO2膜, ７はベース電極引き出し用 p+ 型ポリシリコン
膜，７’は基板コンタクト用 n+ 型ポリシリコン膜，８
は層間絶縁膜で気相成長(CVD) によるSiO2膜, ９は下層
がバリアメタル膜9A，上層がアルミニウム(Al)系膜9Bか
らなる配線，10はエミッタ電極およびコレクタ電極引き
出し用 n+ 型ポリシリコン膜, 11は素子分離用トレン
チ, 11A は素子分離用トレンチ内表面の絶縁膜でSiO
2膜, 12は基板コンタクト用トレンチ, 13はノンドープ
の埋込ポリシリコン, Ｅ，Ｂ，Ｃはバイポーラトランジ
スタのエミッタ，ベース，コレクタ電極である。
【０００５】従来例において，トレンチのアスペクト比
（深さ／幅）が大きいためドープしたポリシリコンでは
埋込が困難であるので，埋込成長はノンドープのポリシ
リコン13を用い，埋込後 n+ 型ポリシリコン膜７’から
熱処理によりここにドープしていた。
（深さ／幅）が大きいためドープしたポリシリコンでは
埋込が困難であるので，埋込成長はノンドープのポリシ
リコン13を用い，埋込後 n+ 型ポリシリコン膜７’から
熱処理によりここにドープしていた。
【０００６】そのために，ノンドープのポリシリコン13
と基板３とのコンタクト抵抗が高くなっていた。
と基板３とのコンタクト抵抗が高くなっていた。
【０００７】
【発明が解決しようとする課題】従来例ではトレンチ内
埋込導電物質としてノンドープのポリシリコンを用い
て，これに後でドープしていたため，電源線の配線抵抗
が高くなり，電源供給時の電圧降下が大きくなってい
た。
埋込導電物質としてノンドープのポリシリコンを用い
て，これに後でドープしていたため，電源線の配線抵抗
が高くなり，電源供給時の電圧降下が大きくなってい
た。
【０００８】本発明は基板から電源供給する半導体装置
において，トレンチ内ポリシリコンと基板とのコンタク
ト抵抗を低減することを目的とする。
において，トレンチ内ポリシリコンと基板とのコンタク
ト抵抗を低減することを目的とする。
【０００９】
【課題を解決するための手段】上記課題の解決は，半導
体基板(3）から電源供給を行う半導体装置の製造方法で
あって，該基板(3）表面に絶縁膜(2) を介して形成され
た半導体層(4),(5) に素子分離用トレンチ(11)と電源供
給用トレンチ(12)を形成する工程と，次いで,該素子分
離用トレンチ内に絶縁膜(11A) を形成する工程と，次い
で, 該電源供給用トレンチ内底部において該基板(3）を
露出させる工程と，次いで, 該電源供給用トレンチ内一
部に選択気相成長によりタングステン(14)を埋め込む工
程と，次いで, 該電源供給用トレンチ内の残部および該
素子分離用トレンチ内にノンドープのポリシリコン(13)
を同時に埋め込む工程と, 次いで, 該電源供給用トレン
チ内ポリシリコン上に高濃度にドープしたポリシリコン
膜(7')を形成し，該基板を熱処理する工程と, 次いで,
該ドープしたポリシリコン膜(7')上に電源配線(9)を形
成する工程とを有する半導体装置の製造方法により達成
される。
体基板(3）から電源供給を行う半導体装置の製造方法で
あって，該基板(3）表面に絶縁膜(2) を介して形成され
た半導体層(4),(5) に素子分離用トレンチ(11)と電源供
給用トレンチ(12)を形成する工程と，次いで,該素子分
離用トレンチ内に絶縁膜(11A) を形成する工程と，次い
で, 該電源供給用トレンチ内底部において該基板(3）を
露出させる工程と，次いで, 該電源供給用トレンチ内一
部に選択気相成長によりタングステン(14)を埋め込む工
程と，次いで, 該電源供給用トレンチ内の残部および該
素子分離用トレンチ内にノンドープのポリシリコン(13)
を同時に埋め込む工程と, 次いで, 該電源供給用トレン
チ内ポリシリコン上に高濃度にドープしたポリシリコン
膜(7')を形成し，該基板を熱処理する工程と, 次いで,
該ドープしたポリシリコン膜(7')上に電源配線(9)を形
成する工程とを有する半導体装置の製造方法により達成
される。
【００１０】
【作用】本発明は基板に接続する電源供給用トレンチ内
底部に選択CVD によるタングステン(W) を埋め込み, そ
の上に通常のノンドープのポリシリコンでトレンチ内全
部を埋め込むことにより, 電源配線の基板とのコンタク
ト抵抗を低減するようにしたものである。
底部に選択CVD によるタングステン(W) を埋め込み, そ
の上に通常のノンドープのポリシリコンでトレンチ内全
部を埋め込むことにより, 電源配線の基板とのコンタク
ト抵抗を低減するようにしたものである。
【００１１】この場合, トレンチ内全部を選択CVD によ
るタングステンで埋め込むようにすると, アスペクト比
の大きいトレンチ内への埋め込みが極めて困難で長時間
成長すると酸化膜上へも成長して選択性が悪くなり，そ
の上, 熱膨張率の差異に基づくタングステンによるスト
レスがトレンチ内に発生して基板と表面の電源配線に悪
影響を与えるため，選択CVDによるタングステンの埋込
はトレンチの底部に限定することが必要である。
るタングステンで埋め込むようにすると, アスペクト比
の大きいトレンチ内への埋め込みが極めて困難で長時間
成長すると酸化膜上へも成長して選択性が悪くなり，そ
の上, 熱膨張率の差異に基づくタングステンによるスト
レスがトレンチ内に発生して基板と表面の電源配線に悪
影響を与えるため，選択CVDによるタングステンの埋込
はトレンチの底部に限定することが必要である。
【００１２】
【実施例】図１は本発明の実施例を説明する断面図であ
る。図において，１はSOI 基板（支持基板３上にSOI 絶
縁膜２を介してSOI 膜４が被着されている），２はSOI
絶縁膜でSiO2膜, ３はSOI 支持基板で n+ 型Si膜，４は
SOI 膜で n+ 型Si膜（トランジスタの埋込コレクタとな
る）, ５はｎ型エピタキシャルSi層, ６はフィールド絶
縁膜でSiO2膜, ７はベース電極引き出し用p+ 型ポリシ
リコン膜，７’は基板コンタクト用 n+ 型ポリシリコン
膜，８は層間絶縁膜でCVD SiO2膜, ９は下層がバリアメ
タル膜9A，上層がAl系膜9Bからなる配線，10はエミッタ
電極およびコレクタ電極引き出し用 n+ 型ポリシリコン
膜,11は素子分離用トレンチ, 11A は素子分離用トレン
チ内表面の絶縁膜でSiO2膜,12は基板コンタクト用（電
源供給用）トレンチ, 13はノンドープの埋込ポリシリコ
ン, 14は選択CVD によるタングステン膜, Ｅ，Ｂ，Ｃは
バイポーラトランジスタのエミッタ，ベース，コレクタ
電極である。
る。図において，１はSOI 基板（支持基板３上にSOI 絶
縁膜２を介してSOI 膜４が被着されている），２はSOI
絶縁膜でSiO2膜, ３はSOI 支持基板で n+ 型Si膜，４は
SOI 膜で n+ 型Si膜（トランジスタの埋込コレクタとな
る）, ５はｎ型エピタキシャルSi層, ６はフィールド絶
縁膜でSiO2膜, ７はベース電極引き出し用p+ 型ポリシ
リコン膜，７’は基板コンタクト用 n+ 型ポリシリコン
膜，８は層間絶縁膜でCVD SiO2膜, ９は下層がバリアメ
タル膜9A，上層がAl系膜9Bからなる配線，10はエミッタ
電極およびコレクタ電極引き出し用 n+ 型ポリシリコン
膜,11は素子分離用トレンチ, 11A は素子分離用トレン
チ内表面の絶縁膜でSiO2膜,12は基板コンタクト用（電
源供給用）トレンチ, 13はノンドープの埋込ポリシリコ
ン, 14は選択CVD によるタングステン膜, Ｅ，Ｂ，Ｃは
バイポーラトランジスタのエミッタ，ベース，コレクタ
電極である。
【００１３】図２(A),(B) は実施例の製造工程を説明す
る断面図である。図２(A) において，SOI 基板１上にエ
ピ層５を成長した基板上に素子分離用トレンチ11と基板
コンタクト用トレンチ12を形成する。
る断面図である。図２(A) において，SOI 基板１上にエ
ピ層５を成長した基板上に素子分離用トレンチ11と基板
コンタクト用トレンチ12を形成する。
【００１４】次いで，LOCOS(選択酸化) 法により, 分離
領域にフィールドSiO2膜６を形成する。次いで図示しな
いが基板露出面全面に熱酸化のSiO2膜を形成する。
領域にフィールドSiO2膜６を形成する。次いで図示しな
いが基板露出面全面に熱酸化のSiO2膜を形成する。
【００１５】次いで，トレンチ内表面に熱酸化によるSi
O2膜を形成し, 通常のリソグラフィを用いて基板コンタ
クト用トレンチ12上を開口したレジスト膜15を形成し
て, レジスト膜15をエッチングマスクとして基板コンタ
クト用トレンチ12内のSiO2膜をエッチング除去し，素子
分離用トレンチ11内のSiO2膜11A を残す。
O2膜を形成し, 通常のリソグラフィを用いて基板コンタ
クト用トレンチ12上を開口したレジスト膜15を形成し
て, レジスト膜15をエッチングマスクとして基板コンタ
クト用トレンチ12内のSiO2膜をエッチング除去し，素子
分離用トレンチ11内のSiO2膜11A を残す。
【００１６】図２(B) において，レジスト膜15を除去
し，基板コンタクト用トレンチ12内の底部に選択CVD に
よるW を成長する。選択CVD W の成長条件の一例をつぎ
に示す。
し，基板コンタクト用トレンチ12内の底部に選択CVD に
よるW を成長する。選択CVD W の成長条件の一例をつぎ
に示す。
【００１７】 反応ガス； WF6/SiH4/H2, 3/2/100 SCCM ガス圧力； 20 mTorr 基板温度； 300℃ 次いで, CVD 法により，両方のトレンチを埋め込んでノ
ンドープのポリシリコン13を成長し，基板上のノンドー
プのポリシリコン13を研磨除去する。
ンドープのポリシリコン13を成長し，基板上のノンドー
プのポリシリコン13を研磨除去する。
【００１８】次いで, 両方のトレンチ内のノンドープの
ポリシリコン13の上部を熱酸化する。次いで，リソグラ
フィ工程で形成したエッチングマスクを用いて, 基板コ
ンタクト用トレンチ12内上部の酸化膜をエッチング除去
する。
ポリシリコン13の上部を熱酸化する。次いで，リソグラ
フィ工程で形成したエッチングマスクを用いて, 基板コ
ンタクト用トレンチ12内上部の酸化膜をエッチング除去
する。
【００１９】この後は, 図１において, 基板上全面にノ
ンドープのポリシリコン膜を成長し，レジストマスクを
用いて, トランジスタ領域にはｐ型不純物をドープして
ベース電極引き出し用 p+ 型ポリシリコン膜７と，電源
供給部にはｎ型不純物をドープして基板コンタクト用 n
+ 型ポリシリコン膜７’を形成する。
ンドープのポリシリコン膜を成長し，レジストマスクを
用いて, トランジスタ領域にはｐ型不純物をドープして
ベース電極引き出し用 p+ 型ポリシリコン膜７と，電源
供給部にはｎ型不純物をドープして基板コンタクト用 n
+ 型ポリシリコン膜７’を形成する。
【００２０】後工程の熱処理により n+ 型ポリシリコン
膜７’中の不純物は基板コンタクト用トレンチ内のノン
ドープポリシリコン13に拡散してその抵抗値を下げる。
次いで，層間絶縁膜としてCVD SiO2膜８を成長し，パタ
ーニングして電極部を開口し，エミッタ電極およびコレ
クタ電極引き出し用 n+ 型ポリシリコン膜10を形成す
る。
膜７’中の不純物は基板コンタクト用トレンチ内のノン
ドープポリシリコン13に拡散してその抵抗値を下げる。
次いで，層間絶縁膜としてCVD SiO2膜８を成長し，パタ
ーニングして電極部を開口し，エミッタ電極およびコレ
クタ電極引き出し用 n+ 型ポリシリコン膜10を形成す
る。
【００２１】次いで, 基板上に下層がバリアメタル膜9
A，上層がAl系膜9Bからなる配線膜９を被着し，パター
ニングして電源配線およびトランジスタの各電極を形成
する。実施例では電極配線にバリアメタル／Al系膜を用
いたが, バリアメタル被着前にAl膜を薄く被着してもよ
い（下地バリアメタルの密着性向上）。
A，上層がAl系膜9Bからなる配線膜９を被着し，パター
ニングして電源配線およびトランジスタの各電極を形成
する。実施例では電極配線にバリアメタル／Al系膜を用
いたが, バリアメタル被着前にAl膜を薄く被着してもよ
い（下地バリアメタルの密着性向上）。
【００２２】
【発明の効果】基板から電源供給する半導体装置におい
て，トレンチ内ポリシリコンと基板とのコンタクト抵抗
を低減することができた。
て，トレンチ内ポリシリコンと基板とのコンタクト抵抗
を低減することができた。
【００２３】この結果，電源供給する際に電圧効果を小
さく抑えることができ，デバイス性能低下の抑制に寄与
することができた。
さく抑えることができ，デバイス性能低下の抑制に寄与
することができた。
【図１】 本発明の実施例を説明する断面図
【図２】 実施例の製造工程を説明する断面図
【図３】 従来例を説明する断面図
１ SOI 基板 ２ SOI 絶縁膜でSiO2膜 ３ SOI 支持基板で n+ 型Si膜 ４ SOI 膜で n+ 型Si膜（トランジスタの埋込コレクタ
となる） ５ ｎ型エピタキシャルSi層 ６ フィールド絶縁膜でSiO2膜 ７ ベース電極引き出し用 p+ 型ポリシリコン膜 ７’は基板コンタクト用 n+ 型ポリシリコン膜 ８ 層間絶縁膜でCVD SiO2膜 ９ 下層がバリアメタル膜9A，上層がAl系膜9Bからなる
配線 10 エミッタ電極およびコレクタ電極引き出し用 n+ 型
ポリシリコン膜 11 素子分離用トレンチ 11A 素子分離用トレンチ内表面の絶縁膜でSiO2膜 12 基板コンタクト用トレンチ 13 ノンドープの埋込ポリシリコン 14 選択CVD によるタングステン膜 Ｅ，Ｂ，Ｃ バイポーラトランジスタのエミッタ，ベー
ス，コレクタ電極
となる） ５ ｎ型エピタキシャルSi層 ６ フィールド絶縁膜でSiO2膜 ７ ベース電極引き出し用 p+ 型ポリシリコン膜 ７’は基板コンタクト用 n+ 型ポリシリコン膜 ８ 層間絶縁膜でCVD SiO2膜 ９ 下層がバリアメタル膜9A，上層がAl系膜9Bからなる
配線 10 エミッタ電極およびコレクタ電極引き出し用 n+ 型
ポリシリコン膜 11 素子分離用トレンチ 11A 素子分離用トレンチ内表面の絶縁膜でSiO2膜 12 基板コンタクト用トレンチ 13 ノンドープの埋込ポリシリコン 14 選択CVD によるタングステン膜 Ｅ，Ｂ，Ｃ バイポーラトランジスタのエミッタ，ベー
ス，コレクタ電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3205 21/90 Ｊ 7353−4Ｍ 21/331 29/73
Claims (1)
- 【特許請求の範囲】 【請求項１】 半導体基板(3）から電源供給を行う半導
体装置の製造方法であって， 該基板(3）表面に絶縁膜(2) を介して形成された半導体
層(4),(5) に素子分離用トレンチ(11)と電源供給用トレ
ンチ(12)を形成する工程と， 次いで, 該素子分離用トレンチ内に絶縁膜(11A) を形成
する工程と， 次いで, 該電源供給用トレンチ内底部において該基板
(3）を露出させる工程と， 次いで, 該電源供給用トレンチ内一部に選択気相成長に
よりタングステン(14)を埋め込む工程と， 次いで, 該電源供給用トレンチ内の残部および該素子分
離用トレンチ内にノンドープのポリシリコン(13)を同時
に埋め込む工程と, 次いで, 該電源供給用トレンチ内ポリシリコン上に高濃
度にドープしたポリシリコン膜(7')を形成し，該基板を
熱処理する工程と, 次いで, 該ドープしたポリシリコン膜(7')上に電源配線
(9) を形成する工程とを有することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17860091A JPH0529603A (ja) | 1991-07-19 | 1991-07-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17860091A JPH0529603A (ja) | 1991-07-19 | 1991-07-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529603A true JPH0529603A (ja) | 1993-02-05 |
Family
ID=16051290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17860091A Withdrawn JPH0529603A (ja) | 1991-07-19 | 1991-07-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529603A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429486B1 (en) | 1998-11-20 | 2002-08-06 | Nec Corporation | Semiconductor support substrate potential fixing structure for SOI semiconductor device |
| JP2007243140A (ja) * | 2006-02-09 | 2007-09-20 | Renesas Technology Corp | 半導体装置、電子装置および半導体装置の製造方法 |
| JP2012175061A (ja) * | 2011-02-24 | 2012-09-10 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| WO2015008444A1 (ja) | 2013-07-16 | 2015-01-22 | パナソニックＩｐマネジメント株式会社 | 半導体装置 |
| US9614076B2 (en) | 2013-08-12 | 2017-04-04 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
-
1991
- 1991-07-19 JP JP17860091A patent/JPH0529603A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6429486B1 (en) | 1998-11-20 | 2002-08-06 | Nec Corporation | Semiconductor support substrate potential fixing structure for SOI semiconductor device |
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| US9570544B2 (en) | 2013-07-16 | 2017-02-14 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device |
| US9614076B2 (en) | 2013-08-12 | 2017-04-04 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
| US10020305B2 (en) | 2013-08-12 | 2018-07-10 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
| US10304830B2 (en) | 2013-08-12 | 2019-05-28 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |