JP3500820B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法、特に各素子領域を絶縁膜で分離した半導体装置の
製造方法に関する。
方法、特に各素子領域を絶縁膜で分離した半導体装置の
製造方法に関する。
【０００２】
【従来の技術】ＩＣ、ＬＳＩ等の半導体デバイスは、多
数の素子が集積化して設けられており、各素子間は一般
に絶縁膜により分離されている。そして、絶縁膜による
分離方法として最も一般的な方法は選択酸化膜（ＬＯＣ
ＯＳ）により分離する方法である。図４（Ａ）、（Ｂ）
はそのような分離方法を採った半導体装置の断面構造を
示すものであり、（Ａ）は断面図、（Ｂ）はバーズビー
ク部を拡大して示す断面図である。
数の素子が集積化して設けられており、各素子間は一般
に絶縁膜により分離されている。そして、絶縁膜による
分離方法として最も一般的な方法は選択酸化膜（ＬＯＣ
ＯＳ）により分離する方法である。図４（Ａ）、（Ｂ）
はそのような分離方法を採った半導体装置の断面構造を
示すものであり、（Ａ）は断面図、（Ｂ）はバーズビー
ク部を拡大して示す断面図である。
【０００３】図４（Ａ）において、ａはシリコン半導体
基板、ｂは該シリコン半導体基板ａの表面を選択酸化す
ることにより形成された選択酸化膜で、素子間分離絶縁
膜としての役割を果たす。ｃは該選択酸化膜ｂにより他
の半導体素子から電気的に分離されたＭＯＳトランジス
タ、ｓはそのソース、ｄはそのドレイン、ｇはそのゲー
ト電極である。かかる素子間分離用の選択酸化膜ｂは、
シリコン半導体基板ａの表面を酸化してパッド酸化膜
（膜厚例えば１０ｎｍ）ｅ[ 図４（Ｂ）参照] を形成
し、その後、酸化すべきでない部分上をＳｉ3 Ｎ4 から
なる耐酸化マスク膜（膜厚例えば１００ｎｍ）ｆ[ 図４
（Ｂ）参照] によりマスクし、その状態で半導体基板ａ
表面を酸化することにより形成される。
基板、ｂは該シリコン半導体基板ａの表面を選択酸化す
ることにより形成された選択酸化膜で、素子間分離絶縁
膜としての役割を果たす。ｃは該選択酸化膜ｂにより他
の半導体素子から電気的に分離されたＭＯＳトランジス
タ、ｓはそのソース、ｄはそのドレイン、ｇはそのゲー
ト電極である。かかる素子間分離用の選択酸化膜ｂは、
シリコン半導体基板ａの表面を酸化してパッド酸化膜
（膜厚例えば１０ｎｍ）ｅ[ 図４（Ｂ）参照] を形成
し、その後、酸化すべきでない部分上をＳｉ3 Ｎ4 から
なる耐酸化マスク膜（膜厚例えば１００ｎｍ）ｆ[ 図４
（Ｂ）参照] によりマスクし、その状態で半導体基板ａ
表面を酸化することにより形成される。
【０００４】また、絶縁膜による分離方法として、図５
に示すようなトレンチ分離法もある。これは、半導体基
板ａの表面にトレンチｔを形成し、該トレンチｔを絶縁
物（例えばシリコン酸化物）ｈで埋めて該絶縁物ｈによ
り素子間分離するようにしたものである。
に示すようなトレンチ分離法もある。これは、半導体基
板ａの表面にトレンチｔを形成し、該トレンチｔを絶縁
物（例えばシリコン酸化物）ｈで埋めて該絶縁物ｈによ
り素子間分離するようにしたものである。
【０００５】
【発明が解決しようとする課題】ところで、図４
（Ａ）、（Ｂ）に示した選択酸化膜により素子間を分離
する半導体装置には、バーズビークｉが発生し、実際に
素子が形成できる素子領域と、上記耐酸化マスク膜ｆで
覆った領域（謂わば設計上の素子領域）との間に、変換
差と称される差が生じるという問題がある。というの
は、半導体基板ａの酸化工程で酸化をする酸素が耐酸化
マスク膜ｆ下の外側から耐酸化マスク膜ｆ下に侵入し、
酸化をするので、耐酸化マスク膜ｆ下にも酸化部分が生
じるからである。特に、パッド酸化膜ｅを通って比較的
多くの酸素が侵入し酸化部分を大きくする要因になる。
それは断面形状が鳥の嘴状なのでバーズビークＢｉｒ
ｄ’ｓ Ｂｅａｋと称される。従って、そのバーズビー
クにより実際に形成できる半導体素子領域が狭められ、
変換差が生じるのである。
（Ａ）、（Ｂ）に示した選択酸化膜により素子間を分離
する半導体装置には、バーズビークｉが発生し、実際に
素子が形成できる素子領域と、上記耐酸化マスク膜ｆで
覆った領域（謂わば設計上の素子領域）との間に、変換
差と称される差が生じるという問題がある。というの
は、半導体基板ａの酸化工程で酸化をする酸素が耐酸化
マスク膜ｆ下の外側から耐酸化マスク膜ｆ下に侵入し、
酸化をするので、耐酸化マスク膜ｆ下にも酸化部分が生
じるからである。特に、パッド酸化膜ｅを通って比較的
多くの酸素が侵入し酸化部分を大きくする要因になる。
それは断面形状が鳥の嘴状なのでバーズビークＢｉｒ
ｄ’ｓ Ｂｅａｋと称される。従って、そのバーズビー
クにより実際に形成できる半導体素子領域が狭められ、
変換差が生じるのである。
【０００６】このような変換差の存在は、ＭＯＳトラン
ジスタの場合には素子の微細化に伴い狭チャンネル効果
の発生要因になるので、好ましくない。かかる変換差は
パッド酸化膜ｅを薄くすることにより、そして耐酸化マ
スク膜ｆを厚くすることにより小さくすることができ得
る。というのは、パッド酸化膜ｅがバーズビークｉをつ
くる酸素を運ぶので、それを薄くすることにより酸素の
侵入量を少なくすることができ、そして、酸素の侵入を
阻む耐酸化マスク膜ｆを厚くすることにより侵入してバ
ーズビークをつくる酸素の侵入量を少なくすることがで
きるからである。
ジスタの場合には素子の微細化に伴い狭チャンネル効果
の発生要因になるので、好ましくない。かかる変換差は
パッド酸化膜ｅを薄くすることにより、そして耐酸化マ
スク膜ｆを厚くすることにより小さくすることができ得
る。というのは、パッド酸化膜ｅがバーズビークｉをつ
くる酸素を運ぶので、それを薄くすることにより酸素の
侵入量を少なくすることができ、そして、酸素の侵入を
阻む耐酸化マスク膜ｆを厚くすることにより侵入してバ
ーズビークをつくる酸素の侵入量を少なくすることがで
きるからである。
【０００７】 しかし、パッド酸化膜ｅを薄くして耐酸
化マスク膜ｆを厚くすると、基板ａと耐酸化マスク膜ｆ
との間の熱膨張係数の違いに起因する熱ストレスをパッ
ド酸化膜ｅにより吸収しきれず、選択酸化膜の形成時に
半導体基板ａに結晶欠陥が発生する原因になる。従っ
て、パッド酸化膜ｅの膜厚を薄くすることには限界があ
る。従って、変換差を小さくすることには限界があっ
た。一方、図５に示すトレンチ分離法によれば、かかる
変換差をなくすことができる。しかし、このような分離
法には、トレンチを必要な深さ、例えば１乃至２μｍに
均一に形成することが極めて難しく、また、トレンチに
絶縁膜を埋めると応力により結晶欠陥が半導体基板に生
じ易くなるという問題もある。そこで、本願発明者は半
導体基板上に絶縁層を形成し、その絶縁層を選択的にエ
ッチングすることによりエッチング部を設け、各エッチ
ング部に半導体層、例えばエピタキシャル成長層を形成
することを案出した。しかし、単に、各エッチング部に
同時に半導体層、例えばエピタキシャル成長層を形成す
ることとするだけでは、各半導体層（例えばエピタキシ
ャル成長層）が同じ導電型になり、また、同じ濃度にな
る。そこで、先ず、或る導電型例えばｎ型の半導体層用
のエッチング部を絶縁層に形成し、その後そのエッチン
グ部にその例えばｎ型の半導体層を形成し、その後、上
記絶縁層に例えばｐ型の半導体層用のエッチング部を形
成し、そのエッチング部にその例えばｐ型の半導体層
（例えばエピタキシャル成長層）を形成することを案出
した。そして、後の半導体層の形成時にその不純物（例
えばｐ型不純物）が先に形成した半導体層（例えばｎ型
の半導体層）中に侵入するので、先の半導体層の形成
後、後の半導体層の形成前に、その先の半導体層の表面
を絶縁膜、例えばシリコン酸化膜で覆う必要性のあるこ
とに気づいた。しかしながら、先に形成した半導体層の
表面上にのみ絶縁膜を形成すると、半導体装置の表面を
研磨するときに先に形成した半導体層と後で形成した半
導体層とで、初期研磨速度に大きな違いが生じ、良好な
化学的機械研磨ができず、各半導体層の表面を同じ高さ
にすることが難しいという問題に直面した。
化マスク膜ｆを厚くすると、基板ａと耐酸化マスク膜ｆ
との間の熱膨張係数の違いに起因する熱ストレスをパッ
ド酸化膜ｅにより吸収しきれず、選択酸化膜の形成時に
半導体基板ａに結晶欠陥が発生する原因になる。従っ
て、パッド酸化膜ｅの膜厚を薄くすることには限界があ
る。従って、変換差を小さくすることには限界があっ
た。一方、図５に示すトレンチ分離法によれば、かかる
変換差をなくすことができる。しかし、このような分離
法には、トレンチを必要な深さ、例えば１乃至２μｍに
均一に形成することが極めて難しく、また、トレンチに
絶縁膜を埋めると応力により結晶欠陥が半導体基板に生
じ易くなるという問題もある。そこで、本願発明者は半
導体基板上に絶縁層を形成し、その絶縁層を選択的にエ
ッチングすることによりエッチング部を設け、各エッチ
ング部に半導体層、例えばエピタキシャル成長層を形成
することを案出した。しかし、単に、各エッチング部に
同時に半導体層、例えばエピタキシャル成長層を形成す
ることとするだけでは、各半導体層（例えばエピタキシ
ャル成長層）が同じ導電型になり、また、同じ濃度にな
る。そこで、先ず、或る導電型例えばｎ型の半導体層用
のエッチング部を絶縁層に形成し、その後そのエッチン
グ部にその例えばｎ型の半導体層を形成し、その後、上
記絶縁層に例えばｐ型の半導体層用のエッチング部を形
成し、そのエッチング部にその例えばｐ型の半導体層
（例えばエピタキシャル成長層）を形成することを案出
した。そして、後の半導体層の形成時にその不純物（例
えばｐ型不純物）が先に形成した半導体層（例えばｎ型
の半導体層）中に侵入するので、先の半導体層の形成
後、後の半導体層の形成前に、その先の半導体層の表面
を絶縁膜、例えばシリコン酸化膜で覆う必要性のあるこ
とに気づいた。しかしながら、先に形成した半導体層の
表面上にのみ絶縁膜を形成すると、半導体装置の表面を
研磨するときに先に形成した半導体層と後で形成した半
導体層とで、初期研磨速度に大きな違いが生じ、良好な
化学的機械研磨ができず、各半導体層の表面を同じ高さ
にすることが難しいという問題に直面した。
【０００８】 本発明はこのような問題点を解決すべく
為されたものであり、各素子領域を絶縁膜で分離した半
導体装置の製造方法において、結晶欠陥の発生を伴うこ
となく素子形成領域の変換差をなくし、更に、半導体基
板上に絶縁膜によって互いに絶縁された複数種のの半導
体層を順に形成するにあたり、先に形成した半導体層表
面に、後の半導体層の形成時に不純物が侵入することを
防止することを目的とし、更には、その防止を、先と後
の半導体層の初期研磨速度が異なり、良好な研磨ができ
なくなり半導体層の表面高さを同じにすることが難しく
なるという問題を伴うことなく実現することを目的とす
る。
為されたものであり、各素子領域を絶縁膜で分離した半
導体装置の製造方法において、結晶欠陥の発生を伴うこ
となく素子形成領域の変換差をなくし、更に、半導体基
板上に絶縁膜によって互いに絶縁された複数種のの半導
体層を順に形成するにあたり、先に形成した半導体層表
面に、後の半導体層の形成時に不純物が侵入することを
防止することを目的とし、更には、その防止を、先と後
の半導体層の初期研磨速度が異なり、良好な研磨ができ
なくなり半導体層の表面高さを同じにすることが難しく
なるという問題を伴うことなく実現することを目的とす
る。
【０００９】
【課題を解決するための手段】本発明は、半導体基板の
表面上に絶縁膜を形成した後において、該絶縁膜を選択
的にエッチングする工程と、該絶縁膜のエッチング部に
半導体層を形成する工程を備えた一連の工程を複数回繰
り返して絶縁膜により互いに分離された複数種の半導体
層を上記半導体基板上に形成する半導体装置の製造方法
であって、先に形成する半導体層の形成後その表面を上
記絶縁膜とは別の絶縁膜で覆い、後で形成される半導体
層の形成後、該半導体層の表面を上記各絶縁膜とは別の
絶縁膜で覆って初期研磨速度の均一化を図ったうえで表
面を研磨して表面を平坦化することを特徴とする。従っ
て、本発明によれば、絶縁膜のエッチング部に半導体層
を形成するので、エッチング部を形成するマスクと、該
エッチング部内に形成される半導体層との間に差異が生
じるおそれがなく、結晶欠陥の発生を伴うことなく変換
差をなくすことができる。そして、半導体基板の表面上
に絶縁膜を形成した後において、該絶縁膜の選択的エッ
チングする工程、該エッチング部に半導体層を形成する
工程を含む一連の工程を複数回繰り返して絶縁膜により
互いに分離された複数種の半導体層を半導体基板上に形
成するので、一つの半導体基板の複数種の半導体層に異
なる種類、特性の半導体素子を形成することができる。
更に、先に形成される半導体層の形成後、その表面を絶
縁膜で覆うことにより後で半導体層を形成することによ
り先の半導体層が影響を受けることを防止することがで
きる。そして、後で形成される半導体層の形成後、該半
導体層の表面を絶縁膜で覆うことにより、化学的機械研
磨等の方法で表面研磨をするときの各半導体層における
初期研磨速度を均一化することができる。従って、各半
導体層を表面高さにばらつきがないように表面研磨を行
うことができる。
表面上に絶縁膜を形成した後において、該絶縁膜を選択
的にエッチングする工程と、該絶縁膜のエッチング部に
半導体層を形成する工程を備えた一連の工程を複数回繰
り返して絶縁膜により互いに分離された複数種の半導体
層を上記半導体基板上に形成する半導体装置の製造方法
であって、先に形成する半導体層の形成後その表面を上
記絶縁膜とは別の絶縁膜で覆い、後で形成される半導体
層の形成後、該半導体層の表面を上記各絶縁膜とは別の
絶縁膜で覆って初期研磨速度の均一化を図ったうえで表
面を研磨して表面を平坦化することを特徴とする。従っ
て、本発明によれば、絶縁膜のエッチング部に半導体層
を形成するので、エッチング部を形成するマスクと、該
エッチング部内に形成される半導体層との間に差異が生
じるおそれがなく、結晶欠陥の発生を伴うことなく変換
差をなくすことができる。そして、半導体基板の表面上
に絶縁膜を形成した後において、該絶縁膜の選択的エッ
チングする工程、該エッチング部に半導体層を形成する
工程を含む一連の工程を複数回繰り返して絶縁膜により
互いに分離された複数種の半導体層を半導体基板上に形
成するので、一つの半導体基板の複数種の半導体層に異
なる種類、特性の半導体素子を形成することができる。
更に、先に形成される半導体層の形成後、その表面を絶
縁膜で覆うことにより後で半導体層を形成することによ
り先の半導体層が影響を受けることを防止することがで
きる。そして、後で形成される半導体層の形成後、該半
導体層の表面を絶縁膜で覆うことにより、化学的機械研
磨等の方法で表面研磨をするときの各半導体層における
初期研磨速度を均一化することができる。従って、各半
導体層を表面高さにばらつきがないように表面研磨を行
うことができる。
【００１０】
【発明の実施の形態】以下、本発明を図示実施の形態に
従って詳細に説明する。図１（Ａ）乃至（Ｅ）は本発明
の第１の実施の形態を工程順に示す断面図である。 （Ａ）図１（Ａ）に示すように、半導体基板１上に比較
的厚い、例えば１μｍのシリコン酸化膜２を例えば熱酸
化により或いはＣＶＤにより形成する。 （Ｂ）次に、シリコン酸化膜２上にフォトレジスト膜３
を形成し、該フォトレジスト膜３を露光、現像によりパ
ターニングし、図１（Ｂ）に示すように、該フォトレジ
スト膜３をマスクとしてシリコン酸化膜２をエッチング
する。その後、該フォトレジスト膜３は除去する。
従って詳細に説明する。図１（Ａ）乃至（Ｅ）は本発明
の第１の実施の形態を工程順に示す断面図である。 （Ａ）図１（Ａ）に示すように、半導体基板１上に比較
的厚い、例えば１μｍのシリコン酸化膜２を例えば熱酸
化により或いはＣＶＤにより形成する。 （Ｂ）次に、シリコン酸化膜２上にフォトレジスト膜３
を形成し、該フォトレジスト膜３を露光、現像によりパ
ターニングし、図１（Ｂ）に示すように、該フォトレジ
スト膜３をマスクとしてシリコン酸化膜２をエッチング
する。その後、該フォトレジスト膜３は除去する。
【００１１】（Ｃ）次に、多結晶シリコン層（膜厚例え
ば５０ｎｍ）５をＣＶＤにより形成し、その後、異方性
エッチング、例えばＲＩＥによりエッチング部４内側面
のみに該多結晶シリコン層５が残存するようにする。図
１（Ｃ）はその異方性エッチング後の状態を示す。 （Ｄ）次に、シリコン半導体基板１の露出部分を下地と
してシリコンのｐ型エピタキシャル成長層６ｐを形成す
ることにより、図１（Ｄ）に示すように、シリコン酸化
膜２の各エッチング部４をシリコンエピタキシャル成長
層６で完全に埋めた状態になる。
ば５０ｎｍ）５をＣＶＤにより形成し、その後、異方性
エッチング、例えばＲＩＥによりエッチング部４内側面
のみに該多結晶シリコン層５が残存するようにする。図
１（Ｃ）はその異方性エッチング後の状態を示す。 （Ｄ）次に、シリコン半導体基板１の露出部分を下地と
してシリコンのｐ型エピタキシャル成長層６ｐを形成す
ることにより、図１（Ｄ）に示すように、シリコン酸化
膜２の各エッチング部４をシリコンエピタキシャル成長
層６で完全に埋めた状態になる。
【００１２】このエピタキシャル成長層６の形成は、所
謂選択エピタキシャル成長法により行うので、半導体基
板１の露出部分から半導体がエピタキシャル成長する
が、シリコン酸化膜２上には成膜されない。具体的に
は、例えばＳｉＨ2 Ｃｌ2 をＨ2 及びＨＣｌを反応ガス
として供給することにより選択エピタキシャル成長がで
きる。ＨＣｌの添加量は数ｖｏｌ％程度である。このＨ
Ｃｌがシリコン酸化膜２上に生じたエピタキシャル成長
層をエッチングするので選択エピタキシャル成長法が可
能なのである。また、エピタキシャル成長層６をｐ型に
する場合は、反応ガス中に例えばＢ2 Ｈ6 を添加する。
尚、もし導電型をｎ型にする場合には、ｎ型にするため
のガスとして例えばＰＨ3 を添加する。
謂選択エピタキシャル成長法により行うので、半導体基
板１の露出部分から半導体がエピタキシャル成長する
が、シリコン酸化膜２上には成膜されない。具体的に
は、例えばＳｉＨ2 Ｃｌ2 をＨ2 及びＨＣｌを反応ガス
として供給することにより選択エピタキシャル成長がで
きる。ＨＣｌの添加量は数ｖｏｌ％程度である。このＨ
Ｃｌがシリコン酸化膜２上に生じたエピタキシャル成長
層をエッチングするので選択エピタキシャル成長法が可
能なのである。また、エピタキシャル成長層６をｐ型に
する場合は、反応ガス中に例えばＢ2 Ｈ6 を添加する。
尚、もし導電型をｎ型にする場合には、ｎ型にするため
のガスとして例えばＰＨ3 を添加する。
【００１３】（Ｅ）その後、化学的機械研磨法により図
２（Ｅ）に示すように、表面を研磨する。これにより、
各エピタキシャル成長層６、６の表面がきれいな平坦面
になる。しかる後、エピタキシャル成長層６、６には例
えばｎＭＯＳトランジスタを形成する。尚、もしエピタ
キシャル成長層６がｎ型の場合には、ｐＭＯＳトランジ
スタを形成する。
２（Ｅ）に示すように、表面を研磨する。これにより、
各エピタキシャル成長層６、６の表面がきれいな平坦面
になる。しかる後、エピタキシャル成長層６、６には例
えばｎＭＯＳトランジスタを形成する。尚、もしエピタ
キシャル成長層６がｎ型の場合には、ｐＭＯＳトランジ
スタを形成する。
【００１４】このような半導体装置の製造方法によれ
ば、シリコン酸化膜２のエッチング部４、４にエピタキ
シャル成長層６、６を形成するので、エッチング部４、
４を形成するマスクと、該エッチング部４、４内に形成
されるエピタキシャル成長層６、６との間には選択酸化
法において存在するような変換率の生じるおそれがな
い。そして、深いトレンチを形成したり、そのトレンチ
に絶縁膜を埋めるということをしないので結晶欠陥が発
生するおそれをなくすことができる。即ち、結晶欠陥の
発生のおそれを伴うことなく変換差をなくすことができ
るのである。
ば、シリコン酸化膜２のエッチング部４、４にエピタキ
シャル成長層６、６を形成するので、エッチング部４、
４を形成するマスクと、該エッチング部４、４内に形成
されるエピタキシャル成長層６、６との間には選択酸化
法において存在するような変換率の生じるおそれがな
い。そして、深いトレンチを形成したり、そのトレンチ
に絶縁膜を埋めるということをしないので結晶欠陥が発
生するおそれをなくすことができる。即ち、結晶欠陥の
発生のおそれを伴うことなく変換差をなくすことができ
るのである。
【００１５】
【発明の実施の形態】図２（Ａ）乃至（Ｇ）は本発明の
第２の実施の形態を工程順に示す断面図である。 （Ａ）図２（Ａ）に示すように、半導体基板１上に比較
的厚い、例えば１μｍのシリコン酸化膜２を例えば熱酸
化により或いはＣＶＤにより形成する。
第２の実施の形態を工程順に示す断面図である。 （Ａ）図２（Ａ）に示すように、半導体基板１上に比較
的厚い、例えば１μｍのシリコン酸化膜２を例えば熱酸
化により或いはＣＶＤにより形成する。
【００１６】（Ｂ）次に、シリコン酸化膜２上にフォト
レジスト膜を形成し、該フォトレジスト膜３を露光、現
像によりパターニングし、該フォトレジスト膜をマスク
としてシリコン酸化膜２をエッチングする。その後、多
結晶シリコン層（膜厚例えば５０ｎｍ）５をＣＶＤによ
り形成し、しかる後、該多結晶シリコン層５に対する異
方性エッチング、例えばＲＩＥによりエッチング部４内
側面のみに該多結晶シリコン層５が残存するようにす
る。図２（Ｂ）はその異方性エッチング後の状態を示
す。本例ではこのエッチング部分４はｐ型半導体層（６
ｐ）を形成すべき部分に形成される。
レジスト膜を形成し、該フォトレジスト膜３を露光、現
像によりパターニングし、該フォトレジスト膜をマスク
としてシリコン酸化膜２をエッチングする。その後、多
結晶シリコン層（膜厚例えば５０ｎｍ）５をＣＶＤによ
り形成し、しかる後、該多結晶シリコン層５に対する異
方性エッチング、例えばＲＩＥによりエッチング部４内
側面のみに該多結晶シリコン層５が残存するようにす
る。図２（Ｂ）はその異方性エッチング後の状態を示
す。本例ではこのエッチング部分４はｐ型半導体層（６
ｐ）を形成すべき部分に形成される。
【００１７】（Ｃ）次に、シリコン半導体基板１の露出
部分をベースとしてシリコンのｐ型エピタキシャル成長
層６ｐを形成することにより、図２（Ｃ）に示すよう
に、シリコン酸化膜２の各エッチング部４をシリコンエ
ピタキシャル成長層６ｐで完全に埋めた状態になる。こ
の選択エピタキシャル成長は図１に示した実施の形態に
おける選択エピタキシャル成長法と同じ方法で行う。
部分をベースとしてシリコンのｐ型エピタキシャル成長
層６ｐを形成することにより、図２（Ｃ）に示すよう
に、シリコン酸化膜２の各エッチング部４をシリコンエ
ピタキシャル成長層６ｐで完全に埋めた状態になる。こ
の選択エピタキシャル成長は図１に示した実施の形態に
おける選択エピタキシャル成長法と同じ方法で行う。
【００１８】（Ｄ）その後、表面に例えば１００ｎｍ程
度の厚さを有するシリコン酸化膜８を例えばＣＶＤによ
り形成しする。これは、後にエピタキシャル成長層（６
ｎ）を形成するときに、ｎ型不純物がエピタキシャル成
長層６ｐ内に侵入するのを防止するためである。その
後、シリコン酸化膜２のｎ型エピタキシャル成長層６ｎ
を形成すべき部分を選択的にエッチングし、しかる後、
そのエッチングにより形成されたエッチング部４の内側
面に多結晶シリコン膜５を形成する。この形成方法は本
実施の形態の工程（Ｂ）の場合と同じである。図２
（Ｄ）は多結晶シリコン膜５の形成後の状態を示す。
度の厚さを有するシリコン酸化膜８を例えばＣＶＤによ
り形成しする。これは、後にエピタキシャル成長層（６
ｎ）を形成するときに、ｎ型不純物がエピタキシャル成
長層６ｐ内に侵入するのを防止するためである。その
後、シリコン酸化膜２のｎ型エピタキシャル成長層６ｎ
を形成すべき部分を選択的にエッチングし、しかる後、
そのエッチングにより形成されたエッチング部４の内側
面に多結晶シリコン膜５を形成する。この形成方法は本
実施の形態の工程（Ｂ）の場合と同じである。図２
（Ｄ）は多結晶シリコン膜５の形成後の状態を示す。
【００１９】（Ｅ）次に、図２（Ｅ）に示すように、選
択エピタキシャル成長法により上記エッチング部４にｎ
型のエピタキシャル成長層６ｎを形成する。この形成方
法は基本的にはエピタキシャル成長層６ｐの形成方法と
全く同じであるが、只、導電型をｎ型にするためのガス
としてＰＨ3 を添加する点でのみ異なる。 （Ｆ）次に、図２（Ｆ）に示すように、表面にシリコン
酸化膜９を熱酸化により或いはＣＶＤにより例えば１０
０ｎｍ程度の厚さに形成する。
択エピタキシャル成長法により上記エッチング部４にｎ
型のエピタキシャル成長層６ｎを形成する。この形成方
法は基本的にはエピタキシャル成長層６ｐの形成方法と
全く同じであるが、只、導電型をｎ型にするためのガス
としてＰＨ3 を添加する点でのみ異なる。 （Ｆ）次に、図２（Ｆ）に示すように、表面にシリコン
酸化膜９を熱酸化により或いはＣＶＤにより例えば１０
０ｎｍ程度の厚さに形成する。
【００２０】このように表面にシリコン酸化膜９を形成
するのは、シリコン酸化膜８で覆われているエピタキシ
ャル成長層６ｐ覆われていないエピタキシャル成長層６
ｎとで、化学的機械研磨するときに初期研磨速度の大き
な違いが生じて良好な化学的機械研磨ができず、両エピ
タキシャル成長層６ｐ、６ｎの表面を同じ高さにするこ
とが難しくなるという問題を回避するためである。
するのは、シリコン酸化膜８で覆われているエピタキシ
ャル成長層６ｐ覆われていないエピタキシャル成長層６
ｎとで、化学的機械研磨するときに初期研磨速度の大き
な違いが生じて良好な化学的機械研磨ができず、両エピ
タキシャル成長層６ｐ、６ｎの表面を同じ高さにするこ
とが難しくなるという問題を回避するためである。
【００２１】（Ｇ）その後、化学的機械研磨法により図
２（Ｇ）に示すように、表面を研磨する。これにより、
エピタキシャル成長層６ｐ及びエピタキシャル成長層６
ｎの表面がきれいな平坦面になる。その後、エピタキシ
ャル成長層６ｎにはｐＭＯＳＩＣを、エピタキシャル成
長層６ｎにはｎＭＯＳＩＣを形成する。その結果、ＣＭ
ＯＳＩＣを形成することができる。
２（Ｇ）に示すように、表面を研磨する。これにより、
エピタキシャル成長層６ｐ及びエピタキシャル成長層６
ｎの表面がきれいな平坦面になる。その後、エピタキシ
ャル成長層６ｎにはｐＭＯＳＩＣを、エピタキシャル成
長層６ｎにはｎＭＯＳＩＣを形成する。その結果、ＣＭ
ＯＳＩＣを形成することができる。
【００２２】このような半導体装置の製造方法によれ
ば、シリコン酸化膜２のエッチング部４、４にエピタキ
シャル成長層６ｎ、６ｐを形成するので、エッチング部
４を形成するマスクと、該エッチング部４、４内に形成
されるエピタキシャル成長層６ｎ、６ｄとの間に選択酸
化法において存在するような変換率の生じるおそれがな
い。そして、深いトレンチを形成したり、そのトレンチ
に絶縁膜を埋めるということをしないので結晶欠陥が発
生するおそれをなくすことができる。即ち、結晶欠陥の
発生のおそれを伴うことなく変換差をなくすことができ
る。この点では、第１の実施の形態と異なるところはな
い。そして、エピタキシャル成長層６ｎとエピタキシャ
ル成長層６ｐを別々に形成してその半導体領域の導電型
を変えるので、エピタキシャル成長層６ｎにはｐＭＯＳ
ＩＣを、エピタキシャル成長層６ｐにはｎＭＯＳＩＣを
というように異なる導電型のＩＣを形成することができ
る。
ば、シリコン酸化膜２のエッチング部４、４にエピタキ
シャル成長層６ｎ、６ｐを形成するので、エッチング部
４を形成するマスクと、該エッチング部４、４内に形成
されるエピタキシャル成長層６ｎ、６ｄとの間に選択酸
化法において存在するような変換率の生じるおそれがな
い。そして、深いトレンチを形成したり、そのトレンチ
に絶縁膜を埋めるということをしないので結晶欠陥が発
生するおそれをなくすことができる。即ち、結晶欠陥の
発生のおそれを伴うことなく変換差をなくすことができ
る。この点では、第１の実施の形態と異なるところはな
い。そして、エピタキシャル成長層６ｎとエピタキシャ
ル成長層６ｐを別々に形成してその半導体領域の導電型
を変えるので、エピタキシャル成長層６ｎにはｐＭＯＳ
ＩＣを、エピタキシャル成長層６ｐにはｎＭＯＳＩＣを
というように異なる導電型のＩＣを形成することができ
る。
【００２３】また、エピタキシャル成長層６ｎとエピタ
キシャル成長層６ｐのうち先に形成した方（本例ではエ
ピタキシャル成長層６ｐ）に、後に形成するエピタキシ
ャル成長法（本例ではエピタキシャル成長層６ｎ）の形
成時に悪影響を受けるのを避けるためにシリコン酸化膜
８を形成したが、それに留まらず、後に形成したエピタ
キシャル成長層にもその形成後表面にシリコン酸化膜９
を形成したので、表面研磨時にエピタキシャル成長層６
ｎとエピタキシャル成長層６ｐ表面の一方にはシリコン
酸化膜８があり、他方にはシリコン酸化膜がないという
ことがない。従って、両方にシリコン酸化膜８、９があ
るので、初期研磨速度に大きな差が生じるというおそれ
がない。依って、良好に研磨ができ、表面高さが不均一
になるというようなおそれがない。
キシャル成長層６ｐのうち先に形成した方（本例ではエ
ピタキシャル成長層６ｐ）に、後に形成するエピタキシ
ャル成長法（本例ではエピタキシャル成長層６ｎ）の形
成時に悪影響を受けるのを避けるためにシリコン酸化膜
８を形成したが、それに留まらず、後に形成したエピタ
キシャル成長層にもその形成後表面にシリコン酸化膜９
を形成したので、表面研磨時にエピタキシャル成長層６
ｎとエピタキシャル成長層６ｐ表面の一方にはシリコン
酸化膜８があり、他方にはシリコン酸化膜がないという
ことがない。従って、両方にシリコン酸化膜８、９があ
るので、初期研磨速度に大きな差が生じるというおそれ
がない。依って、良好に研磨ができ、表面高さが不均一
になるというようなおそれがない。
【００２４】尚、本実施の形態においては、異なる工程
で形成するエピタキシャル成長層は、導電型が異なって
いたが、そうではなく、同じ導電型であっても濃度が異
なるようにしても良い。また、半導体基板１の表面部に
高濃度の例えばｎ+ 型拡散層（埋込層）を形成してお
き、その後、図２に示したと同じような工程によりＢｉ
ＣＭＯＳＩＣを形成するようにしても良い。このよう
に、本実施の形態には種々の変形例が有り得る。
で形成するエピタキシャル成長層は、導電型が異なって
いたが、そうではなく、同じ導電型であっても濃度が異
なるようにしても良い。また、半導体基板１の表面部に
高濃度の例えばｎ+ 型拡散層（埋込層）を形成してお
き、その後、図２に示したと同じような工程によりＢｉ
ＣＭＯＳＩＣを形成するようにしても良い。このよう
に、本実施の形態には種々の変形例が有り得る。
【００２５】
【発明の実施の形態】図３（Ａ）乃至（Ｄ）は本発明の
第３の実施の形態を工程順に示す断面図である。 （Ａ）半導体基板１上に比較的厚い、例えば厚さ１μｍ
のシリコン酸化膜２を形成し、その後、図３（Ａ）に示
すように、該シリコン酸化膜２の半導体層を形成すべき
部分を選択的にエッチングする。
第３の実施の形態を工程順に示す断面図である。 （Ａ）半導体基板１上に比較的厚い、例えば厚さ１μｍ
のシリコン酸化膜２を形成し、その後、図３（Ａ）に示
すように、該シリコン酸化膜２の半導体層を形成すべき
部分を選択的にエッチングする。
【００２６】（Ｂ）次に、図３（Ｂ）に示すように、非
晶質シリコン（アモルファス）層１０を上記シリコン酸
化膜２よりも厚く堆積する。具体的には、例えば、温度
約４５０℃でシランＳｉＨ4 の熱分解をすることによ
り、あるいは温度約２５０℃でのプラズマＣＶＤにより
堆積することができる。 （Ｃ）次に、上記非晶質シリコン層１０を約６００℃、
約２４時間程度のアニールにより固相成長をさせること
により図３（Ｃ）に示すように単結晶化する。１０ｃは
単結晶シリコン層である。
晶質シリコン（アモルファス）層１０を上記シリコン酸
化膜２よりも厚く堆積する。具体的には、例えば、温度
約４５０℃でシランＳｉＨ4 の熱分解をすることによ
り、あるいは温度約２５０℃でのプラズマＣＶＤにより
堆積することができる。 （Ｃ）次に、上記非晶質シリコン層１０を約６００℃、
約２４時間程度のアニールにより固相成長をさせること
により図３（Ｃ）に示すように単結晶化する。１０ｃは
単結晶シリコン層である。
【００２７】（Ｄ）その後、第１あるいは第２の実施の
形態と同じ方法で化学的機械研磨法により研磨する。図
３（Ｄ）は研磨後の状態を示す。その後、各単結晶シリ
コン層１０ｃ、１０ｃ・・・に半導体素子を形成する。
形態と同じ方法で化学的機械研磨法により研磨する。図
３（Ｄ）は研磨後の状態を示す。その後、各単結晶シリ
コン層１０ｃ、１０ｃ・・・に半導体素子を形成する。
【００２８】本実施の形態によれば、第１、第２の実施
の形態と比較してエピタキシャル成長層等の形成を低温
度で行うことができるという利点がある。尚、本実施の
形態、即ち、非晶質シリコン層を堆積し、固相成長する
という技術は、ＣＭＯＳ、Ｂｉｐｏｌａｒ、ＢｉＣＭＯ
Ｓ等の製造技術に利用することができることはいうまで
もない。
の形態と比較してエピタキシャル成長層等の形成を低温
度で行うことができるという利点がある。尚、本実施の
形態、即ち、非晶質シリコン層を堆積し、固相成長する
という技術は、ＣＭＯＳ、Ｂｉｐｏｌａｒ、ＢｉＣＭＯ
Ｓ等の製造技術に利用することができることはいうまで
もない。
【００２９】
【発明の効果】請求項１の半導体装置の製造方法によれ
ば、絶縁膜のエッチング部に半導体層を形成するので、
エッチング部を形成するマスクと、該エッチング部内に
形成される半導体層との間に差異が生じるおそれがな
く、結晶欠陥の発生を伴うことなく変換差をなくすこと
ができる。
ば、絶縁膜のエッチング部に半導体層を形成するので、
エッチング部を形成するマスクと、該エッチング部内に
形成される半導体層との間に差異が生じるおそれがな
く、結晶欠陥の発生を伴うことなく変換差をなくすこと
ができる。
【００３０】 そして、絶縁膜形成工程を終えた後にお
いて、該絶縁膜の選択的エッチングする工程、該エッチ
ング部に半導体層を形成する工程を含む一連の工程を複
数回繰り返して絶縁膜により互いに分離された複数種
（導電型が異なる場合や不純物濃度が異なる場合があ
る。）の半導体層を半導体基板上に形成することとする
ので、一つの半導体基板の複数種の半導体層に異なる種
類、特性の半導体素子を形成することができる。
いて、該絶縁膜の選択的エッチングする工程、該エッチ
ング部に半導体層を形成する工程を含む一連の工程を複
数回繰り返して絶縁膜により互いに分離された複数種
（導電型が異なる場合や不純物濃度が異なる場合があ
る。）の半導体層を半導体基板上に形成することとする
ので、一つの半導体基板の複数種の半導体層に異なる種
類、特性の半導体素子を形成することができる。
【００３１】 そして、先に形成される半導体層の形成
後、その表面を絶縁膜で覆うことにより後で半導体層を
形成することにより先の半導体層が影響を受けることを
防止することができる。更に、後で形成される半導体層
の形成後、該半導体層の表面を絶縁膜で覆うことによ
り、化学的機械研磨等の方法で表面研磨をするときの各
半導体層における初期研磨速度を均一化することができ
る。従って、各半導体層を表面高さにばらつきがないよ
うに表面研磨を行うことができる。
後、その表面を絶縁膜で覆うことにより後で半導体層を
形成することにより先の半導体層が影響を受けることを
防止することができる。更に、後で形成される半導体層
の形成後、該半導体層の表面を絶縁膜で覆うことによ
り、化学的機械研磨等の方法で表面研磨をするときの各
半導体層における初期研磨速度を均一化することができ
る。従って、各半導体層を表面高さにばらつきがないよ
うに表面研磨を行うことができる。
【００３２】 請求項２の半導体装置の製造方法によれ
ば、絶縁膜の選択的エッチング後、各エッチング部の内
側面に多結晶シリコン層を薄く形成し、その後、選択エ
ピタキシャル成長法によりエッチング部に半導体層を形
成するようにしたので、エピタキシャル成長層の形成過
程でそれと絶縁膜との界面に結晶欠陥が生じるのを防止
することができる。請求項３の半導体装置の製造方法に
よれば、非晶質シリコン層を堆積し、固相成長するとい
う方法によって半導体層を形成することができる。
ば、絶縁膜の選択的エッチング後、各エッチング部の内
側面に多結晶シリコン層を薄く形成し、その後、選択エ
ピタキシャル成長法によりエッチング部に半導体層を形
成するようにしたので、エピタキシャル成長層の形成過
程でそれと絶縁膜との界面に結晶欠陥が生じるのを防止
することができる。請求項３の半導体装置の製造方法に
よれば、非晶質シリコン層を堆積し、固相成長するとい
う方法によって半導体層を形成することができる。
【図１】（Ａ）乃至（Ｅ）は本発明の第１の実施の形態
を工程順に示す断面図である。
を工程順に示す断面図である。
【図２】（Ａ）乃至（Ｇ）は本発明の第２の実施の形態
を工程順に示す断面図である。
を工程順に示す断面図である。
【図３】（Ａ）乃至（Ｄ）は本発明の第３の実施の形態
を工程順に示す断面図である。
を工程順に示す断面図である。
【図４】（Ａ）、（Ｂ）は従来技術の一つである選択酸
化法による分離方法を説明するためのもので、（Ａ）は
半導体装置の断面図、（Ｂ）はバーズビーク部を拡大し
て示す断面図である。
化法による分離方法を説明するためのもので、（Ａ）は
半導体装置の断面図、（Ｂ）はバーズビーク部を拡大し
て示す断面図である。
【図５】別の従来技術であるトレンチ分離型半導体装置
の断面図である。
の断面図である。
１ 半導体基板
２ 絶縁膜
３ フォトレジストによるマスク
４ エッチング部
５ 多結晶シリコン膜
６ 半導体層
６ｐ、６ｎ 種類の異なる半導体層
８ 先に形成した半導体層を覆う絶縁膜
９ 後に形成した半導体層を覆う絶縁膜
１０ｃ 半導体層
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/28
H01L 21/283
H01L 21/285
H01L 21/304
H01L 21/3205
H01L 21/44
H01L 21/441
H01L 21/443
H01L 21/445
H01L 21/70
H01L 21/76
H01L 21/768
H01L 21/78
H01L 21/8234
H01L 27/06
Claims (3)
- 【請求項１】 半導体基板の表面上に絶縁膜を形成し
た後において、該絶縁膜を選択的にエッチングする工程
と、該絶縁膜のエッチング部に半導体層を形成する工程
を備えた一連の工程を複数回繰り返して絶縁膜により互
いに分離された複数種の半導体層を半導体基板上に形成
する半導体装置の製造方法であって、 先に形成する半導体層の形成後その表面を上記絶縁膜と
は別の絶縁膜で覆い、後で形成される半導体層の形成
後、該半導体層の表面を上記各絶縁膜とは別の絶縁膜で
覆って初期研磨速度の均一化を図ったうえで表面を研磨
して表面を平坦化することを特徴とする半導体装置の製
造方法。 - 【請求項２】 上記半導体基板の表面上の上記絶縁膜
の選択的エッチング後、各エッチング部の内側面に多結
晶シリコン層を薄く形成し、その後、選択エピタキシャ
ル成長法によりエッチング部に半導体層を形成すること
を特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 上記半導体基板の表面上の上記絶縁膜
の選択的エッチング後、非晶質半導体層を成長させて各
エッチング部を非晶質半導体層により埋め、 その後、上記非晶質半導体層を単結晶化することを特徴
とする請求項１記載の半導体装置の製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32981495A JP3500820B2 (ja) | 1995-11-24 | 1995-11-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32981495A JP3500820B2 (ja) | 1995-11-24 | 1995-11-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09148426A JPH09148426A (ja) | 1997-06-06 |
| JP3500820B2 true JP3500820B2 (ja) | 2004-02-23 |
Family
ID=18225538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32981495A Expired - Fee Related JP3500820B2 (ja) | 1995-11-24 | 1995-11-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3500820B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6617226B1 (en) | 1999-06-30 | 2003-09-09 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| KR20020046477A (ko) * | 2000-12-14 | 2002-06-21 | 박종섭 | 반도체소자의 소자 격리막 형성 방법 |
| KR20020049807A (ko) * | 2000-12-20 | 2002-06-26 | 박종섭 | 반도체 디바이스의 소자 분리 방법 |
| KR100402101B1 (ko) * | 2001-06-23 | 2003-10-17 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP2003100861A (ja) * | 2001-09-20 | 2003-04-04 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US7132323B2 (en) * | 2003-11-14 | 2006-11-07 | International Business Machines Corporation | CMOS well structure and method of forming the same |
| JP2004266291A (ja) * | 2004-05-06 | 2004-09-24 | Toshiba Corp | 半導体装置 |
| US7186622B2 (en) | 2004-07-15 | 2007-03-06 | Infineon Technologies Ag | Formation of active area using semiconductor growth process without STI integration |
| US7626246B2 (en) * | 2005-07-26 | 2009-12-01 | Amberwave Systems Corporation | Solutions for integrated circuit integration of alternative active area materials |
| US8530355B2 (en) | 2005-12-23 | 2013-09-10 | Infineon Technologies Ag | Mixed orientation semiconductor device and method |
| KR100722768B1 (ko) | 2006-04-03 | 2007-05-30 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| KR100775963B1 (ko) | 2006-07-12 | 2007-11-15 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| DE102010001402B4 (de) * | 2010-01-29 | 2011-11-03 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Verringerung der Kontamination in einem Prozessablauf zur Herstellung einer Kanalhalbleiterlegierung in einem Halbleiterbauelement |
| CN114242651A (zh) * | 2022-02-24 | 2022-03-25 | 北京芯可鉴科技有限公司 | 浅槽隔离结构制作方法及浅槽隔离结构 |
-
1995
- 1995-11-24 JP JP32981495A patent/JP3500820B2/ja not_active Expired - Fee Related
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|---|---|
| JPH09148426A (ja) | 1997-06-06 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |