KR100722768B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

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Abstract

개시된 반도체 장치의 제조 방법은 제1 영역과 제2 영역을 갖는 단결정 실리콘 기판 상에 서로 다른 식각 선택비를 갖는 다층 절연막을 형성한다. 이어서, 제1 영역의 단결정 실리콘 기판 표면을 노출시키는 제1 개구부를 갖는 제1 다층 절연막 패턴을 형성한 후, 비-단결정 실리콘 박막을 적층하여 상기 제1 개구부를 충분하게 매립시킨다. 그리고, 제1 레이저 빔을 조사하여 상기 비-단결정 실리콘 박막의 결정 구조를 단결정으로 변환시켜 단결정 실리콘 패턴을 형성한다. 이어서, 제2 영역의 단결정 실리콘 기판 표면을 노출시키는 제2 개구부를 갖는 제2 다층 절연막 패턴을 형성한 후, 비-단결정 실리콘 게르마늄 박막을 적층하여 상기 제2 개구부를 충분하게 매립시킨다. 그리고, 제2 레이저 빔을 조사하여 상기 비-단결정 실리콘 게르마늄 박막의 결정 구조를 단결정으로 변환시켜 단결정 실리콘 게르마늄 패턴을 형성한다.

Description

반도체 장치의 제조 방법{method of manufacturing a semiconductor device}
도 1a 내지 도 1i는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 개략적인 단면도들이다.
도 2는 도 1a 내지 도 1i의 방법을 응용하여 제조한 씨모스 트랜지스터를 갖는 반도체 장치를 나타내는 개략적인 단면도이다.
도 3은 도 1a 내지 도 1i의 방법을 응용하여 제조한 실리콘-온-인슐레이터 기판을 갖는 반도체 장치를 나타내는 개략적인 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 단결정 실리콘 기판 15 : 다층 절연막
16 : 비-단결정 실리콘 박막 18 : 단결정 실리콘 박막
24 : 비-단결정 실리콘 게르마늄 박막 26 : 단결정 실리콘 게르마늄 박막
150, 250 : 다층 절연막 패턴 180 : 단결정 실리콘 패턴
260 : 단결정 실리콘 게르마늄 패턴 280 : 소자 분리막
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로써, 보다 상세하게는 씨모스(CMOS) 트랜지스터를 포함하는 반도체 메모리 장치의 제조 방법에 관한 것이다.
일반적으로, 씨모스 트랜지스터는 단일의 실리콘 기판에 엔모스 트랜지스터와 피모스 트랜지스터를 포함하는 구조를 갖는다. 특히, 상기 엔모스 트랜지스터의 경우에는 채널 영역이 단결정 실리콘일 때 그 전기적 성능이 우수하고, 상기 피모스 트랜지스터의 경우에는 채널 영역이 단결정 실리콘 게르마늄일 때 그 전기적 성능이 우수하다.
이에 따라, 최근에는 상기 엔모스 트랜지스터의 채널 영역으로는 단결정 실리콘을 포함하고, 상기 피모스 트랜지스터의 채널 영역으로는 단결정 실리콘 게르마늄을 포함하는 반도체 장치를 제조하기 위한 기술이 발전 중에 있다. 아울러, 상기 반도체 장치는 미세 패턴을 요구하는 추세로 발전되어 있기 때문에 상기 엔모스 트랜지스터가 형성되는 영역과 상기 피모스 트랜지스터가 형성되는 영역을 구분하는 소자 분리막의 경우에도 약 50nm 이하의 폭을 갖도록 제조해야 한다.
그러나, 종래의 방법으로는 상기 단일의 실리콘 기판에 약 50nm 이하의 소자 분리막을 가지면서 동시에 상기 단결정 실리콘의 채널 영역과 상기 단결정 실리콘 게르마늄의 채널 영역을 갖는 반도체 장치를 제조하는데 그 한계가 있다.
본 발명의 목적은 단일의 실리콘 기판에 50nm 이하의 소자 분리막을 가지면서도 동시에 단결정 실리콘의 채널 영역과 단결정 실리콘 게르마늄의 채널 영역을 갖는 반도체 장치를 용이하게 제조하는 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조 방법은 제1 영역과 제2 영역을 갖는 단결정 실리콘 기판을 준비한다. 그리고, 상기 단결정 실리콘 기판 상에 서로 다른 식각 선택비를 갖는 다층 절연막을 형성한다. 이어서, 상기 식각 선택비를 이용한 식각 공정을 수행하여 상기 제1 영역 상에 형성된 다층 절연막을 제거한다. 그러면, 상기 단결정 실리콘 기판 상에는 상기 제1 영역의 단결정 실리콘 기판 표면을 노출시키는 제1 개구부를 갖는 제1 다층 절연막 패턴이 형성된다. 계속해서, 상기 제1 다층 절연막 패턴을 갖는 결과물 상에 비-단결정 실리콘 박막을 적층하여 상기 제1 개구부를 충분하게 매립시킨 후, 상기 제1 개구부에 매립된 비-단결정 실리콘 박막에 제1 레이저 빔을 조사한다. 그러면, 상기 비-단결정 실리콘 박막의 결정 구조는 단결정으로 변환된다. 이에 따라, 상기 단결정 실리콘 기판의 제1 영역에는 단결정 실리콘 패턴이 형성된다. 이어서, 상기 식각 선택비를 이용한 식각 공정을 수행하여 상기 제2 영역 상에 형성된 다층 절연막을 제거한다. 그러므로, 상기 단결정 실리콘 기판 상에는 상기 제2 영역의 단결정 실리콘 기판 표면을 노출시키는 제2 개구부를 갖는 제2 다층 절연막 패턴이 형성된다. 계속해서, 상기 제2 다층 절연막 패턴을 갖는 결과물 상에 비-단결정 실리콘 게르마늄 박막을 적층하여 상기 제2 개구부를 충분하게 매립시킨 후, 상기 제2 개구부에 매립된 비-단결정 실리콘 게르마늄 박막에 제2 레이저 빔을 조사한다. 그러면, 상기 비-단결정 실리콘 게르마늄 박막의 결정 구조는 단결정으로 변환된다. 이에 따라, 상기 실리콘 기판의 제2 영역에는 단결정 실리콘 게르마늄 패턴이 형성된다.
그리고, 언급한 본 발명의 방법을 수행하여 획득한 반도체 장치에서 상기 단결정 실리콘 패턴은 엔모스 트랜지스터의 채널 영역으로 적용할 수 있고, 상기 단결정 실리콘 게르마늄 패턴은 피모스 트랜지스터의 채널 영역으로 적용할 수 있다. 아울러, 상기 엔모스 채널 영역과 피모스 채널 영역 사이에 잔류하는 제1 다층 절연막 패턴 및/또는 제2 다층 절연막 패턴은 소자 분리막으로 적용할 수 있다.
아울러, 상기 단결정 실리콘 패턴과 상기 단결정 실리콘 게르마늄 패턴을 갖는 반도체 장치의 경우에는 실리콘-온-인슐레이터 기판으로도 적용할 수 있다. 이와 같이, 상기 반도체 장치가 실리콘-온-인슐레이터 기판으로 적용될 경우에는 상기 단결정 실리콘 패턴은 p-웰로 적용하고, 상기 단결정 실리콘 게르마늄 패턴은 n-웰로 적용하는 것이 바람직하다.
따라서, 본 발명에서는 제1 다층 절연막 패턴 및/또는 제2 다층 절연막 패턴의 폭을 적절하게 조절함에 따라 단일의 실리콘 기판에 50nm 이하의 소자 분리막을 가지면서도 동시에 단결정 실리콘의 채널 영역과 단결정 실리콘 게르마늄의 채널 영역을 갖는 반도체 장치를 용이하게 제조할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달 될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 박막, 개구부들 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 박막이 다른 박막 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 박막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3 박막이 개재될 수도 있다.
도 1a 내지 도 1i는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 개략적인 단면도들이다.
도 1a를 참조하면, 단결정 실리콘 기판(10)을 마련한다. 여기서, 상기 단결정 실리콘 기판은 제1 영역과 제2 영역으로 구분된다. 특히, 상기 단결정 실리콘 기판(10)에 반도체 장치로서 씨모스 트랜지스터를 형성할 경우에는 상기 제1 영역은 엔모스 트랜지스터가 형성되는 영역에 해당하고, 상기 제2 영역은 피모스 트랜지스터가 형성되는 영역에 해당한다. 그리고, 상기 단결정 실리콘 기판(10) 상에 서로 다른 식각 선택비를 갖는 다층 절연막(15)을 적층한다. 여기서, 상기 다층 절연막(15)은 서로 다른 식각 선택비를 갖는 실리콘 질화물과 실리콘 산화물을 포함하는 것이 바람직하다. 그러므로, 본 발명의 실시예에서는 상기 다층 절연막(15)으로서 실리콘 질화막(12)과 실리콘 산화막(14)을 순차적으로 적층시킨다. 아울러, 상기 다층 절연막(15)은 그 두께에 제한적이지는 않지만 그 기능에 부합되는 두께를 갖도록 적층시키는 것이 바람직하다. 따라서, 상기 다층 절연막(15)으로부터 소자 분리막을 획득할 경우에는 상기 소자 분리막의 기능을 원활하게 수행하는 두께로 적층하는 것이 바람직하고, 상기 다층 절연막(15)으로부터 실리콘-온-인슐레이 터 기판의 매몰 절연막을 획득할 경우에는 상기 매몰 절연막의 기능을 원활하게 수행하는 두께로 적층하는 것이 바람직하다.
도 1b를 참조하면, 상기 제1 영역 상에 형성된 다층 절연막(15)을 부분적으로 제거하여 상기 제1 영역의 단결정 실리콘 기판(10)의 표면을 노출시키는 제1 개구부(155)를 갖는 제1 다층 절연막 패턴(150)을 형성한다. 여기서, 상기 다층 절연막(15)의 부분적인 제거는 주로 상기 실리콘 산화막(14)과 실리콘 질화막(12)의 식각 선택비를 이용한 식각 공정에 의해 달성된다. 따라서, 본 발명의 실시예에서는 상기 식각 선택비를 이용한 식각 공정을 수행하여 상기 제1 영역 상에 형성된 실리콘 산화막(14)과 실리콘 질화막(12)을 순차적으로 제거하여 실리콘 산화막 패턴(140)과 실리콘 질화막 패턴(120)을 포함하는 제1 다층 절연막 패턴(150)을 형성한다.
도 1c를 참조하면, 상기 제1 다층 절연막 패턴(150)을 갖는 결과물 상에 비-단결정 실리콘 박막(16)을 적층한다. 이에 따라, 상기 제1 개구부(155) 내에도 상기 비-단결정 실리콘 박막(16)이 충분하게 매립된다. 여기서, 상기 비-단결정 실리콘 박막(16)은 비정질 실리콘 또는 다결정 실리콘을 포함하는 것이 바람직하다. 따라서, 상기 비-단결정 실리콘 박막(16)은 소스 가스로서 SiH4, Si2H6 등을 사용하는 화학기상증착 공정을 수행하여 형성하는 것이 바람직하다.
아울러, 상기 비-단결정 실리콘 박막(16)을 형성할 때, 상기 비-단결정 실리콘 박막(16)에 불순물을 도핑시킬 수 있다. 특히, 상기 비-단결정 실리콘 박막(16) 은 엔모스 트랜지스터가 형성되는 채널 영역으로 한정하기 위한 것이기 때문에 상기 비-단결정 실리콘 박막(16)에 p형 불순물을 도핑시키는 것이 바람직하다. 상기 p형 불순물의 예로서는 보론(B) 등을 들 수 있다.
그리고, 상기 불순물은 상기 비-단결정 실리콘 박막(16)을 형성할 때 인-시튜로 도핑시키거나 상기 비-단결정 실리콘 박막(16)을 형성한 이후에 이온 주입으로 도핑시킬 수 있다.
또한, 상기 비-단결정 실리콘 박막(16)은 후속 공정을 통하여 엔모스 트랜지스터의 채널 영역 또는 실리콘-온-인슐레이터 기판의 p-웰인 단결정 실리콘 패턴으로 획득하기 위한 것으로써 탄소를 더 포함하는 것이 바람직하다. 이는, 상기 비-단결정 실리콘 박막(16)으로부터 획득하는 단결정 실리콘 패턴에 탄소가 더 포함될 경우 전기적 성능이 보다 우수하기 때문이다.
이와 같이, 상기 비-단결정 실리콘 박막(16)에 탄소가 더 포함될 경우에는 상기 비-단결정 실리콘 박막(16)을 형성할 때 언급한 소스 가스 이외에도 탄소를 포함하는 소스 가스를 더 사용하는 화학기상증착 공정을 수행하면 된다. 여기서, 상기 탄소를 포함하는 소스 가스의 예로서는 메탄, 에탄, 프로판, 부탄, 에틸렌, 프로필렌, 아세틸렌 등의 탄화수소 화합물, 일산화탄소, 이산화탄소 등의 탄화산소 화합물 등을 들 수 있다.
도 1d를 참조하면, 상기 비-단결정 실리콘 박막(16)에 레이저 빔(310)을 조사한다. 특히, 상기 비-단결정 실리콘 박막(16)의 상변화가 일어나도록 상기 레이저 빔(310)을 조사해야 한다. 즉, 상기 레이저 빔(310)을 조사함에 따라 상기 비- 단결정 실리콘 박막(16)이 고상에서 액상으로 상변화가 일어나야 하는 것이다. 따라서, 상기 레이저 빔(310)은 상기 비-단결정 실리콘 박막(16)을 녹일 수 있는 온도로 조사해야 한다. 여기서, 실리콘의 녹는점(melting point)이 약 1,410℃이기 때문에 상기 레이저 빔(310)의 조사에 의해 조성되는 온도를 약 1,410℃ 이상으로 조성하는 것이 바람직하다.
이와 같이, 상기 비-단결정 실리콘 박막(16)에 레이저 빔(310)을 조사하여 상기 비-단결정 실리콘 박막(16)을 녹임으로써 상기 비-단결정 실리콘 박막(16)은 고상에서 액상으로 변화한다. 이때, 상기 비-단결정 실리콘 박막(16)은 그 상부 표면으로부터 상기 제1 개구부(155)에 의해 노출되는 상기 단결정 실리콘 기판(10)의 계면까지 액상으로 변화한다. 따라서, 상기 액상으로 변화된 상기 비-단결정 실리콘 박막(16)에 상기 단결정 실리콘 기판(10)의 결정 구조인 단결정이 시드로 작용하고, 그 결과 상기 비-단결정 실리콘 박막(16)의 결정 구조가 단결정으로 변환된다.
그러므로, 본 발명의 실시예서와 같이 상기 레이저 빔(310)을 조사하여 상기 비-단결정 실리콘 박막(16)을 상변화시킴으로써 상기 단결정 실리콘 기판(10)의 제1 영역 상부에는 상기 비-단결정 실리콘 박막(16)으로부터 그 결정 구조가 단결정으로 변환된 단결정 실리콘 박막(18)이 형성된다.
여기서, 상기 비-단결정 실리콘 박막(16)의 상변화와 결정 구조의 변환은 수 나노초(ns) 동안 진행된다. 그러므로, 상기 비-단결정 실리콘 박막(16)이 액상으로 변화하여도 상기 단결정 실리콘 기판(10)으로부터 흘러내리는 상황은 발생하지 않 는다. 아울러, 상기 레이저 빔(310)을 조사할 때 상기 레이저 빔(310)을 조사하기 위한 부재로서는 기체 레이저의 일종인 엑시머(excimer) 레이저를 예로 들 수 있다. 그리고, 상기 레이저 빔(310)을 조사하기 위한 부재는 스캔이 가능한 방식의 구조를 갖는 것이 바람직하다. 이는, 짧은 시간 내에 상기 레이저 빔(310)의 조사를 달성하기 위함이다.
그리고, 상기 레이저 빔(310)을 조사할 때 상기 단결정 실리콘 기판(10)을 가열하는 것이 바람직하다. 이와 같이, 상기 단결정 실리콘 기판(10)을 가열하는 것은 상기 레이저 빔(310)을 조사하여 상기 비-단결정 실리콘 박막(16)을 상변화시킬 때 상기 상변화가 일어나는 상기 비-단결정 실리콘 박막(16)에서의 온도 구배를 감소시키기 위함이다. 그러므로, 본 발명의 실시예에서는 상기 레이저 빔(310)을 조사할 때 상기 단결정 실리콘 기판(10)을 약 400℃로 가열한다.
도 1e를 참조하면, 상기 단결정 실리콘 박막(18)을 평탄화시킨다. 상기 평탄화는 상기 제1 다층 절연막 패턴(150)의 표면이 노출될 때가지 수행한다. 그리고, 상기 단결정 실리콘 박막(18)의 평탄화는 주로 화학기계적 연마를 수행하여 달성한다.
이와 같이, 상기 제1 다층 절연막 패턴(150)의 표면이 노출될 때까지 상기 단결정 실리콘 박막(18)을 평탄화시킴으로써 상기 제1 개구부(155) 내에는 상기 단결정 실리콘 박막(18)이 충분하게 매립된 플러그 구조의 단결정 실리콘 패턴(180)이 형성된다. 즉, 상기 단결정 실리콘 기판(10)의 제1 영역 상부에 단결정 실리콘 패턴(180)이 형성되는 것이다.
또한, 언급한 방법에서는 상기 비-단결정 실리콘 박막(16)을 단결정 실리콘 박막(18)으로 형성한 후, 평탄화를 수행하여 단결정 실리콘 패턴(180)을 수득하는 방법에 대하여 설명하고 있지만, 다른 예로서 상기 비-단결정 실리콘 박막(16)을 형성하고, 평탄화를 수행한 후, 평탄화된 비-단결정 실리콘 박막에 레이저 빔(310)을 조사함으로써 단결정 실리콘 패턴(180)을 수득할 수도 있다.
아울러, 언급한 방법의 경우에는 상기 레이저 빔(310)을 조사하여 상기 비-단결정 실리콘 박막(16)으로부터 상기 단결정 실리콘 패턴(180)을 수득하기 때문에 상기 단결정 실리콘 기판(10)과 접하는 계면에서 발생하는 결함을 충분하게 저지할 수 있다. 따라서, 본 발명에서는 보다 우수한 단결정 실리콘 패턴(180)의 수득이 가능하다.
도 1f를 참조하면, 상기 제1 개구부(155) 내에 충분하게 매립된 단결정 실리콘 패턴(180)을 갖는 다층 절연막의 제2 영역을 부분적으로 제거하여 상기 제2 영역의 단결정 실리콘 기판(10)을 노출시키는 제2 개구부(185)를 갖는 제2 다층 절연막 패턴(250)을 형성한다. 즉, 상기 단결정 실리콘 패턴(180)이 형성된 제1 다층 절연막 패턴(150)의 제2 영역을 부분적으로 제거하여 상기 제2 다층 절연막 패턴(250)을 형성하는 것이다. 여기서, 상기 제2 다층 절연막 패턴(250)을 형성하는 방법은 도 1b에서 언급한 제1 다층 절연막 패턴(150)을 형성하는 방법과 동일하다. 따라서, 상기 제2 다층 절연막 패턴(250) 또한 식각 선택비를 이용하여 형성하고, 실리콘 산화막 패턴(220)과 실리콘 질화막 패턴(200)을 포함하는 구조를 갖는다.
도 1g를 참조하면, 상기 제2 다층 절연막 패턴(250)을 갖는 결과물 상에 비- 단결정 실리콘 게르마늄 박막(24)을 적층한다. 이에 따라, 상기 제2 개구부(185) 내에도 상기 비-단결정 실리콘 게르마늄 박막(24)이 충분하게 매립된다. 여기서, 상기 비-단결정 실리콘 게르마늄 박막(24)은 비정질 실리콘 게르마늄 박막 또는 다결정 실리콘 게르마늄 박막을 포함하는 것이 바람직하다. 따라서, 상기 비-단결정 실리콘 게르마늄 박막(24)은 실리콘 소스 가스로서 SiH4, Si2H6을 사용하고, 게르마늄 소스 가스로서 GeH4, GeF4 등을 사용하는 화학기상증착 공정을 수행하여 형성하는 것이 바람직하다.
아울러, 상기 비-단결정 실리콘 게르마늄 박막(24)을 형성할 때에도 상기 비-단결정 실리콘 게르마늄 박막(24)에 불순물을 도핑시킬 수 있다. 특히, 상기 비-단결정 실리콘 게르마늄 박막(24)은 피모스 트랜지스터가 형성되는 채널 영역으로 한정하기 위한 것이기 때문에 상기 비-단결정 실리콘 게르마늄 박막(24)에 n형 불순물을 도핑시키는 것이 바람직하다. 상기 n형 불순물의 예로서는 포스퍼러스(P), 아르제닉(As) 등을 들 수 있다.
마찬가지로, 상기 불순물은 상기 비-단결정 실리콘 게르마늄 박막(24)을 형성할 때 인-시튜로 도핑시키거나 상기 비-단결정 실리콘 게르마늄 박막(24)을 형성한 이후에 이온 주입으로 도핑시킬 수 있다.
그리고, 상기 비-단결정 실리콘 게르마늄 박막(24)의 경우에도 후속 공정을 통하여 피모스 트랜지스터의 채널 영역 또는 실리콘-온-인슐레이터 기판의 n-웰인 단결정 실리콘 게르마늄 패턴으로 획득하기 위한 것으로써 탄소를 더 포함하는 것 이 바람직하다. 여기서, 상기 비-단결정 실리콘 게르마늄 박막(24)에 탄소를 더 포함시키는 방법은 언급한 상기 비-단결정 실리콘 박막(16)에 탄소를 더 포함시키는 방법과 동일하다.
도 1h를 참조하면, 상기 비-단결정 실리콘 게르마늄 박막(24)에 레이저 빔(330)을 조사한다. 상기 비-단결정 실리콘 게르마늄 박막(24)에 레이저 빔(330)을 조사하는 방법은 상기 레이저 빔의 에너지 밀도를 조절하는 것을 제외하고는 도 1d에서 언급한 비-단결정 실리콘 박막(16)에 레이저 빔(310)을 조사하는 방법과 동일하다. 여기서, 상기 비-단결정 실리콘 게르마늄 박막(24)에 조사되는 레이저 빔(330)의 에너지 밀도를 조절하는 것은 상기 비-단결정 실리콘 게르마늄 박막(24)에 포함되는 게르마늄의 함량을 조절하기 위함이다.
이와 같이, 상기 비-단결정 실리콘 게르마늄 박막(24)에 상기 레이저 빔(330)을 조사하여 상기 비-단결정 실리콘 게르마늄 박막을(24) 상변화시킴으로써 상기 단결정 실리콘 기판(10)의 제2 영역 상부에는 상기 비-단결정 실리콘 게르마늄 박막(24)으로부터 그 결정 구조가 단결정으로 변환된 단결정 실리콘 게르마늄 박막(26)이 형성된다.
도 1i를 참조하면, 상기 단결정 실리콘 게르마늄 박막(26)의 평탄화를 수행한다. 상기 단결정 실리콘 게르마늄 박막(26)을 평탄화시키는 방법의 경우에도 도 1e에서의 단결정 실리콘 박막(18)을 평탄화시키는 방법과 거의 유사하다.
이와 같이, 상기 단결정 실리콘 게르마늄 박막(26)을 평탄화시킴으로써 상기 제2 개구부(185) 내에는 상기 단결정 실리콘 게르마늄 박막(26)이 충분하게 매립된 플러그 구조의 단결정 실리콘 게르마늄 패턴(260)이 형성된다. 즉, 상기 단결정 실리콘 기판(10)의 제2 영역 상부에 단결정 실리콘 게르마늄 패턴(260)이 형성되는 것이다.
마찬가지로, 언급한 방법에서는 상기 비-단결정 실리콘 게르마늄 박막(24)을 단결정 실리콘 게르마늄 박막(26)으로 형성한 후, 평탄화를 수행하여 단결정 실리콘 게르마늄 패턴(260)을 수득하는 방법에 대하여 설명하고 있지만, 다른 예로서 상기 비-단결정 실리콘 게르마늄 박막(24)을 형성하고, 평탄화를 수행한 후, 평탄화된 비-단결정 실리콘 게르마늄 박막에 레이저 빔(330)을 조사함으로써 상기 단결정 실리콘 게르마늄 패턴(260)을 수득할 수도 있다.
아울러, 언급한 방법의 경우에도 상기 레이저 빔(330)을 조사하여 상기 비-단결정 실리콘 게르마늄 박막(24)으로부터 상기 단결정 실리콘 게르마늄 패턴(260)을 수득하기 때문에 상기 단결정 실리콘 기판(10)과 접하는 계면에서 발생하는 결함을 충분하게 저지할 수 있다. 따라서, 본 발명에서는 보다 우수한 단결정 실리콘 게르마늄 패턴(260)의 수득이 가능하다.
이와 같이, 본 발명에서는 상기 단결정 실리콘 기판(10)의 제1 영역 상부에는 단결정 실리콘 패턴(180)을 형성하고, 상기 단결정 실리콘 기판(10)의 제2 영역 상부에는 단결정 실리콘 게르마늄 패턴(260)을 형성할 수 있다. 특히, 상기 본 발명의 방법을 수행하여 수득하는 상기 단결정 실리콘 패턴(180)의 경우에는 엔모스 트랜지스터의 채널 영역 또는 실리콘-온-인슐레이터 기판의 p-웰로 적용할 수 있고, 상기 단결정 실리콘 게르마늄 패턴(260)의 경우에는 피모스 트랜지스터의 채널 영역 또는 실리콘-온-인슐레이터 기판의 n-웰로 적용할 수 있다. 아울러, 상기 단결정 실리콘 패턴(180)과 상기 단결정 실리콘 게르마늄 패턴(260)을 형성함에 따라 상기 단결정 실리콘 패턴(180)과 상기 단결정 실리콘 게르마늄 패턴(260) 사이에 잔류하는 제1 다층 절연막 패턴(150) 및/또는 제2 다층 절연막 패턴(250)의 경우에는 소자 분리막(280)으로 적용할 수 있다. 특히, 상기 단결정 실리콘 패턴(180)과 상기 단결정 실리콘 게르마늄 패턴(260) 사이에 잔류하는 제1 다층 절연막 패턴(150) 및/또는 제2 다층 절연막 패턴(250)의 경우에는 그 폭을 용이하게 조절할 수 있다. 즉, 상기 단결정 실리콘 패턴(180)과 상기 단결정 실리콘 게르마늄 패턴(260) 사이에 잔류하는 제1 다층 절연막 패턴(150) 및/또는 제2 다층 절연막 패턴(250)의 폭을 약 50nm 이하로 조절할 수 있다.
따라서, 본 발명에 의하면 단일의 실리콘 기판(10)에 50nm 이하의 소자 분리막(280)을 가지면서도 동시에 단결정 실리콘 패턴(180)의 채널 영역과 단결정 실리콘 게르마늄 패턴(260)의 채널 영역을 갖는 반도체 장치를 용이하게 제조할 수 있다.
적용예 1 - 씨모스 트랜지스터를 포함하는 반도체 장치
도 2는 도 1a 내지 도 1i의 방법을 응용하여 제조한 씨모스 트랜지스터를 갖는 반도체 장치를 나타내는 개략적인 단면도이다. 그리고, 적용예 1에서의 참조 부호들 중에서 언급한 실시예에서의 참조 부호들과 동일한 참조 부호의 경우에는 서로 동일한 부재를 나타낸다.
먼저, 도 1a 내지 도 1i에서 설명한 방법과 동일한 공정을 수행하여 단결정 실리콘 기판(10) 상부의 제1 영역과 제2 영역 각각에 엔모스 트랜지스터의 채널 영역(180)으로 적용하기 위한 단결정 실리콘 패턴과 피모스 트랜지스터의 채널 영역(260)으로 적용하기 위한 단결정 실리콘 게르마늄 패턴을 형성하고, 상기 엔모스 트랜지스터의 채널 영역(180)과 피모스 트랜지스터의 채널 영역(260) 사이에 소자 분리막을 형성한다.
이어서, 도 2를 참조하면, 상기 엔모스 트랜지스터의 채널 영역(180)인 단결정 실리콘 패턴 상에 게이트 패턴과 소스/드레인을 포함하는 엔모스 트랜지스터(340)를 형성하고, 상기 피모스 트랜지스터의 채널 영역(260)인 단결정 실리콘 게르마늄 패턴 상에 게이트 패턴과 소스/드레인을 포함하는 피모스 트랜지스터(350)를 형성한다.
따라서, 본 발명에 의하면 약 50nm 이하의 소자 분리막(280)을 가지면서도 동시에 그 전기적 성능이 우수한 엔모스 트랜지스터(340)와 피모스 트랜지스터(350)를 포함하는 씨모스 트랜지스터를 용이하게 제조할 수 있다.
적용예 2 - 실리콘-온-인슐레이터 기판을 포함하는 반도체 장치
도 3은 도 1a 내지 도 1i의 방법을 응용하여 제조한 실리콘-온-인슐레이터 기판을 갖는 반도체 장치를 나타내는 개략적인 단면도이다. 그리고, 적용예 2에서의 참조 부호들 중에서 언급한 실시예에서의 참조 부호들과 동일한 참조 부호의 경우에는 서로 동일한 부재를 나타낸다.
먼저, 도 1a 내지 도 1i에서 설명한 방법과 동일한 공정을 수행하여 단결정 실리콘 기판(10) 상부의 제1 영역과 제2 영역 각각에 실리콘-온-인슐레이터 기판의 p-웰(180)로 적용하기 위한 단결정 실리콘 패턴과 n-웰(260)로 적용하기 위한 단결정 실리콘 게르마늄 패턴을 형성한다.
그리고, 도 3을 참조하면, 상기 n-웰(180)과 p-웰(260)을 갖는 결과물 상에 매몰 절연막(400)을 형성한다. 이어서, 상기 매몰 절연막(400) 상에 엔모스 트랜지스터의 채널 영역(380)으로 적용하기 위한 단결정 실리콘 패턴과 피모스 트랜지스터의 채널 영역(360)으로 적용하기 위한 단결정 실리콘 게르마늄 패턴을 형성하고, 상기 엔모스 트랜지스터의 채널 영역(380)과 피모스 트랜지스터의 채널 영역(360) 사이에 소자 분리막(480)을 형성한다. 즉, 상기 단결정 실리콘 기판(10)의 제1 영역 상에는 엔모스 트랜지스터의 채널 영역(380)을 형성하고, 제2 영역 상에는 피모스 트랜지스터의 채널 영역(360)을 형성하는 것이다.
여기서, 상기 엔모스 트랜지스터의 채널 영역(380)과 피모스 트랜지스터의 채널 영역(360) 또한 도 1a 내지 도 1i에서 설명한 방법과 동일한 공정을 수행하여 형성한다. 다만, 상기 엔모스 트랜지스터의 채널 영역(380)으로 적용하기 위한 단결정 실리콘 패턴은 p-웰(180)로 적용하는 단결정 실리콘 패턴과 연통하는 플러그(410)를 시드로 사용하여 형성하고, 상기 피모스 트랜지스터의 채널 영역(360)으로 적용하기 위한 단결정 실리콘 게르마늄 패턴은 n-웰(260)로 적용하는 단결정 실리콘 게르마늄 패턴과 연통하는 플러그(420)를 시드로 사용하여 형성한다.
그리고, 도 2에서 설명한 방법과 동일한 공정을 수행하여 상기 엔모스 트랜 지스터의 채널 영역(380)인 단결정 실리콘 패턴 상에 게이트 패턴과 소스/드레인을 포함하는 엔모스 트랜지스터(440)를 형성하고, 상기 피모스 트랜지스터의 채널 영역(360)인 단결정 실리콘 게르마늄 패턴 상에 게이트 패턴과 소스/드레인을 포함하는 피모스 트랜지스터(450)를 형성한다.
따라서, 본 발명에 의하면 실리콘-온-인슐레이터 기판을 포함하면서도 전기적 성능이 우수한 반도체 장치를 용이하게 제조할 수 있다.
이와 같이, 본 발명에 의하면 엔모스 트랜지스터의 채널 영역으로는 단결정 실리콘을 포함하고, 피모스 트랜지스터의 채널 영역으로는 단결정 실리콘 게르마늄을 포함하면서 50nm 이하의 소자 분리막을 갖는 반도체 장치를 용이하게 제조할 수 있다. 특히, 본 발명에서는 레이저 빔의 조사를 통하여 결정 구조를 변환시켜 단결정 실리콘과 단결정 실리콘 게르마늄을 수득하기 때문에 결정 결함이 거의 발생하지 않는 엔모스 트랜지스터의 채널 영역과 피모스 트랜지스터의 채널 영역을 수득할 수 있다.
그러므로, 본 발명은 반도체 장치의 제조에 따른 신뢰성 및 생산성의 확보를 기대할 수 있다.
아울러, 본 발명의 방법은 채널 영역의 수득 뿐만 아니라 실리콘-온-인슐레이터 기판의 수득도 가능하기 때문에 그 적용 범위가 다양한 장점을 갖는다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (9)

  1. 제1 영역과 제2 영역을 갖는 단결정 실리콘 기판 상부에 서로 다른 식각 선택비를 갖는 다층 절연막을 형성하는 단계;
    상기 식각 선택비를 이용한 식각 공정을 수행하여 상기 제1 영역 상에 형성된 다층 절연막을 상기 제1 영역의 단결정 실리콘 기판 표면을 노출시키는 제1 개구부를 갖는 제1 다층 절연막 패턴으로 형성하는 단계;
    상기 제1 다층 절연막 패턴을 갖는 결과물 상에 비-단결정 실리콘 박막을 적층하여 상기 제1 개구부를 충분하게 매립시키는 단계;
    상기 제1 개구부에 매립된 비-단결정 실리콘 박막에 제1 레이저 빔을 조사하여 그 결정 구조가 단결정으로 변환된 단결정 실리콘 패턴을 형성하는 단계;
    상기 식각 선택비를 이용한 식각 공정을 수행하여 상기 제2 영역 상에 형성된 다층 절연막을 상기 제2 영역의 단결정 실리콘 기판 표면을 노출시키는 제2 개구부를 갖는 제2 다층 절연막 패턴으로 형성하는 단계;
    상기 제2 다층 절연막 패턴을 갖는 결과물 상에 비-단결정 실리콘 게르마늄 박막을 적층하여 상기 제2 개구부를 충분하게 매립시키는 단계; 및
    상기 제2 개구부에 매립된 비-단결정 실리콘 게르마늄 박막에 제2 레이저 빔을 조사하여 그 결정 구조가 단결정으로 변환시켜 단결정 실리콘 게르마늄 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제1 항에 있어서, 상기 비-단결정 실리콘 박막에 보론을 포함하는 p형 불순물을 도핑시키는 단계; 및
    상기 비-단결정 실리콘 게르마늄 박막에 아르제틱, 포스포러스를 포함하는 n형 불순물을 도핑시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2 항에 있어서, 상기 p형 불순물은 상기 비-단결정 실리콘 박막을 적층할 때 확산에 의해 인-시튜로 도핑시커나 또는 상기 비-단결정 실리콘 박막을 적층한 이후에 이온 주입에 의해 도핑시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제2 항에 있어서, 상기 n형 불순물은 상기 비-단결정 실리콘 게르마늄 박막을 적층할 때 확산에 의해 인-시튜로 도핑시커나 또는 상기 비-단결정 실리콘 게르마늄 박막을 적층한 이후에 이온 주입에 의해 도핑시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1 항에 있어서, 상기 제1 레이저 빔은 상기 비-단결정 실리콘 박막을 녹일 수 있는 온도로 조사하고, 상기 제2 레이저 빔은 상기 비-단결정 게르마늄 실리콘 박막을 녹일 수 있는 온도로 조사하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1 항에 있어서, 상기 제1 개구부에 상기 비-단결정 실리콘 박막을 매립시키는 단계는,
    상기 제1 다층 절연막 패턴을 갖는 결과물 상에 비-단결정 실리콘 박막을 적층하는 단계; 및
    상기 제1 다층 절연막 패턴의 표면이 노출될 때까지 상기 비-단결정 실리콘 박막을 평탄화시키는 단계를 포함하고,
    상기 제2 개구부에 상기 비-단결정 실리콘 게르마늄 박막을 매립시키는 단계는,
    상기 제2 다층 절연막 패턴을 갖는 결과물 상에 비-단결정 실리콘 게르마늄 박막을 적층하는 단계; 및
    상기 제2 다층 절연막 패턴의 표면이 노출될 때까지 상기 비-단결정 실리콘 게르마늄 박막을 평탄화시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1 항에 있어서, 상기 비-단결정 실리콘 박막과 상기 비-단결정 실리콘 게르마늄 박막 각각은 탄소를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1 항에 있어서, 상기 단결정 실리콘 패턴은 엔모스 트랜지스터의 채널 영역으로 사용하고, 상기 단결정 실리콘 게르마늄 패턴은 피모스 트랜지스터의 채널 영역으로 사용하고, 상기 엔모스 채널 영역과 피모스 채널 영역 사이에 잔류하는 제1 다층 절연막 패턴 및 제2 다층 절연막 패턴 중 적어도 하나를 소자 분리막으로 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1 항에 있어서, 상기 단결정 실리콘 패턴은 p-웰로 사용하고, 상기 단결정 실리콘 게르마늄 패턴은 n-웰로 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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