KR100697693B1 - 피모스 트랜지스터와 그 제조 방법 및 이를 갖는 스택형반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

단결정 게르마늄의 채널막을 포함하는 피모스 트랜지스터와 그 제조 방법 및 이를 갖는 스택형 반도체 장치 및 그 제조 방법에 관한 것으로써, 비-단결정 게르마늄의 박막에 수 내지 수백 나노 초 동안 레이저 빔을 조사하여 상기 비-단결정 게르마늄의 박막을 상변화시킨다. 그리고, 상기 상변화를 통하여 상기 비-단결정 게르마늄의 결정 구조를 단결정으로 변환된다. 그 결과, 상기 비-단결정 게르마늄의 박막은 단결정 게르마늄의 채널막으로 형성한다. 이와 같이, 상기 레이저 빔을 매우 짧은 시간 동안 조사하기 때문에 하부에는 열적 스트레스가 거의 가해지지 않는다. 그리고, 상기 단결정 게르마늄의 채널막을 피모스 트랜지스터로 적용함으로서 전기적 신뢰도를 향상할 수 있다.

Description

피모스 트랜지스터와 그 제조 방법 및 이를 갖는 스택형 반도체 장치 및 그 제조 방법{PMOS transistor and method of manufacturing the PMOS transistor, and stacked semiconductor device having the PMOS transistor and method of manufacturing the stacked semiconductor device}
도 1은 본 발명의 일 실시예에 따른 피모스 트랜지스터에 적용하기 위한 단결정 게르마늄의 채널막을 나타내는 개략적인 단면도이다.
도 2는 도 1의 단결정 게르마늄의 채널막을 다층으로 적층한 구조를 나타내는 개략적인 단면도이다.
도 3은 도 1의 단결정 게르마늄의 채널막을 포함하는 피모스 트랜지스터를 나타내는 개략적인 단면도이다.
도 4a 내지 도 4e는 도 3의 피모스 트랜지스터를 제조하는 방법을 나타내는 개략적인 단면도들이다.
도 5는 도 3의 피모스 트랜지스터를 포함하는 스택형 반도체 장치를 나타내는 개략적인 단면도이다.
도 6a 내지 도 6f는 도 5의 스택형 반도체 장치를 제조하는 방법을 나타내는 개략적인 단면도들이다.
도 7은 도 6d에서의 레이저 빔을 조사하는 방법을 나타내는 개략적인 구성도 이다.
도 8은 도 6f를 나타내는 개략적인 사시도이다.
본 발명은 피모스 트랜지스터와 그 제조 방법 및 이를 갖는 스택형 반도체 장치 및 그 제조 방법에 관한 것으로서, 단결정 게르마늄의 채널막을 포함하는 피모스 트랜지스터와 그 제조 방법 및 이를 갖는 스택형 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 반도체 장치는 디자인-룰(design-rule)의 미세화로 인하여 트랜지스터와 같은 반도체 단위 소자의 크기, 그들 사이의 거리 등을 감소시키는 추세에 있다. 그러나, 동일 평면에서 상기 반도체 단위 소자의 크기, 그들 사이의 거리 등을 계속적으로 감소시킬 경우에는 저항 등의 상승을 초래하고, 결국 상기 반도체 단위 소자를 포함하는 반도체 장치의 전기적 신뢰성을 저하시킨다.
이에 따라, 최근에는 상기 반도체 단위 소자를 다층으로 적층시키는 스택형 반도체 장치를 개발하고 있다. 상기 스택형 반도체 장치에 대한 예로서는 미국특허 6,538,330호 등에 개시되어 있다. 그리고, 상기 스택형 반도체 장치는 주로 에스램(SRAM), 에스오씨(SOC : system on chip) 등에 적용하고 있다.
특히, 상기 에스램의 경우에는 6개의 트랜지스터를 단위 셀로 포함하기 때문에 상기 6개의 트랜지스터를 다층으로 적절하게 적층시키면 보다 효율적이다. 구체 적으로, 상기 6개의 트랜지스터를 2층으로 적층시키는 더블 스택형 에스램의 경우에는 주로 2개의 풀-다운(pull-down) 소자와 2개의 엑세스(access) 소자인 엔모스 트랜지스터를 하부에 형성하고, 상기 엔모스 트랜지스터와 연결되는 2개의 풀-업(pull-up) 소자인 피모스 트랜지스터를 상부에 형성한다. 또한, 상기 6개의 트랜지스터를 3층으로 적층시키는 트리플 스택형 에스램의 경우에는 주로 2개의 풀-다운 소자인 제1 엔모스 트랜지스터를 하부에 형성하고, 상기 제1 엔모스 트랜지스터와 연결되는 2개의 풀-업 소자인 피모스 트랜지스터를 상기 제1 엔모스 트랜지스터의 상부에 형성하고, 2개의 엑세스 소자인 제2 엔모스 트랜지스터를 상기 피모스 트랜지스터의 상부에 형성한다.
언급한 바와 같이, 상기 스택형 반도체 장치의 경우에는 트랜지스터와 같은 반도체 단위 소자를 다층으로 적층해야 하기 때문에 상부에는 단결정의 채널막을 필요로 한다.
그리고, 상기 엔모스 트랜지스터의 경우에는 단결정 실리콘의 채널막에서 그 성능이 우수하고, 상기 피모스 트랜지스터의 경우에는 단결정 게르마늄의 채널막에서 그 성능이 보다 우수하다. 따라서, 상기 스택형 반도체 장치를 제조할 때 상기 엔모스 트랜지스터는 상기 단결정 실리콘의 채널막을 포함하는 것이 보다 유리하고, 상기 피모스 트랜지스터는 상기 단결정 게르마늄의 채널막을 포함하는 것이 보다 유리하다.
상기 단결정 실리콘의 채널막은 비-단결정(non-crystal) 실리콘의 박막을 형성한 후, 레이저 빔의 조사 등과 같은 공정을 수행하여 비-단결정 실리콘을 단결정 실리콘으로 변환(transformation)시켜서 상기 채널막으로 형성하고 있다. 그리고, 상기 단결정 게르마늄의 채널막은 주로 ZMR(zone melting re-crystallization) 공정을 수행하여 형성한다. 상기 ZMR 공정에 대한 예는 미국특허 6,121,112호, 미국특허 6,885,031호 등에 개시되어 있다. 특히, 상기 단결정 게르마늄의 채널막을 형성하기 위한 ZMR 공정은 1,400℃ 이상의 고온에서 장시간에 걸쳐 열처리를 수행한다.
그러므로, 상기 단결정 실리콘의 채널막의 형성에서는 별다른 문제가 발생하지 않으나, 상기 단결정 게르마늄의 채널막의 형성에서는 하부에 형성된 반도체 단위 소자에 열적 스트레스가 심하게 가해짐으로써 그 성능이 저하되는 상황이 빈번하게 발생한다.
따라서, 종래의 스택형 반도체 장치는 트랜지스터의 종류에 상관없이 채널막으로서 단결정 실리콘을 주로 적용하고 있고, 그 결과 우수한 전기적 성능의 확보가 용이하지 않은 문제점이 있다.
본 발명의 일 목적은 열적 스트레스를 가하지 않은 상태에서 획득한 단결정 게르마늄의 채널막을 포함하는 피모스 트랜지스터와 그 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 상기 피모스 트랜지스터를 포함하는 스택형 반도체 장치 및 그 제조 방법을 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 피모스 트랜지스터는 비-단결정 게르마늄의 박막에 레이저 빔을 조사하여 결정 구조를 단결정으로 변환시킴으로써 획득한 단결정 게르마늄의 채널막과, 상기 채널막 상에 형성되고, 게이트 절연막과 게이트 도전막을 포함하는 게이트 패턴 및 상기 게이트 패턴과 인접하는 상기 채널막의 표면 아래에 형성되고, 3족의 불순물이 도핑된 소스/드레인을 포함한다.
상기 일 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 피모스 트랜지스터의 제조 방법은 단결정의 시드 박막 상에 비-단결정 게르마늄의 박막을 형성한다. 그리고, 레이저 빔을 조사하여 상기 비-단결정 게르마늄의 박막을 상변화시킨다. 이와 같이, 상기 상변화가 일어날 때 상기 시드 박막의 단결정이 상기 비-단결정 게르마늄의 결정 구조를 단결정으로 변환시켜 상기 비-단결정 게르마늄의 박막을 단결정 게르마늄의 채널막으로 형성한다. 그리고, 상기 채널막 상에 게이트 절연막과 게이트 도전막을 포함하는 게이트 패턴을 형성하고, 상기 게이트 패턴과 인접하는 상기 채널막의 표면 아래에 3족 불순물을 도핑시켜 소스/드레인을 형성한다.
특히, 상기 레이저 빔을 937 내지 1,000℃의 온도를 발생하는 에너지로 수 내지 수백 나노 초 동안 상기 레이저 빔을 조사하는 것이 바람직하다. 이는, 상기 비-단결정 게르마늄의 녹는점이 약 937.4℃이기 때문이다.
상기 다른 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 스택형 반도체 장치는 단결정 실리콘의 제1 채널막과, 상기 제1 채널막 상에 형성되고, 게 이트 절연막과 게이트 도전막을 포함하는 제1 게이트 패턴 및 상기 제1 게이트 패턴과 인접하는 상기 제1 채널막의 표면 아래에 형성되고, 5족의 불순물이 도핑된 제1 소스/드레인을 포함하는 엔모스 트랜지스터와, 비-단결정 게르마늄의 박막에 레이저 빔을 조사하여 결정 구조를 단결정으로 변환시킴으로써 획득한 단결정 게르마늄의 제2 채널막과, 상기 제2 채널막 상에 형성되고, 게이트 절연막과 게이트 도전막을 포함하는 제2 게이트 패턴 및 상기 제2 게이트 패턴과 인접하는 상기 제2 채널막의 표면 아래에 형성되고, 3족의 불순물이 도핑된 제2 소스/드레인을 포함하는 피모스 트랜지스터를 포함한다. 그리고, 수직으로 배치되는 상기 엔모스 트랜지스터와 상기 피모스 트랜지스터 사이에 개재되고, 상기 제1 채널막과 제2 채널막 사이를 연통시키는 개구부를 갖는 층간 절연막 및 상기 층간 절연막의 개구부에 충분하게 매립되어 상기 제1 채널막과 제2 채널막을 연결하는 단결정의 플러그를 포함한다.
상기 다른 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 스택형 반도체 장치의 제조 방법은 단결정 실리콘의 제1 채널막을 마련한 후, 상기 제1 채널막 상에 게이트 절연막과 게이트 도전막을 포함하는 제1 게이트 패턴을 형성하고, 상기 제1 게이트 패턴과 인접하는 상기 제1 채널막의 표면 아래에 5족 불순물을 도핑시켜 제1 소스/드레인을 형성한다. 그 결과, 상기 제1 채널막, 제1 게이트 패턴 및 제1 소스/드레인을 포함하는 엔모스 트렌지스터가 형성된다. 그리고, 상기 엔모스 트랜지스터를 갖는 결과물 상에 상기 엔모스 트랜지스터의 제1 채널막을 부분적으로 노출시키는 개구부를 갖는 층간 절연막을 형성하고, 상기 층간 절연막의 개구부에는 단결정의 플러그를 충분하게 매립시킨다. 이어서, 상기 단결정의 플러그를 갖는 층간 절연막 상에 비-단결정 게르마늄의 박막을 형성한 후, 레이저 빔을 조사하여 상기 비-단결정 게르마늄의 박막을 상변화시킨다. 이와 같이, 상기 상변화가 일어날 때 상기 단결정의 플러그가 상기 비-단결정 게르마늄의 결정 구조를 단결정으로 변환시켜 상기 비-단결정 게르마늄의 박막을 단결정 게르마늄의 제2 채널막으로 형성한다. 그리고, 상기 제2 채널막 상에 게이트 절연막과 게이트 도전막을 포함하는 제2 게이트 패턴을 형성하고, 상기 제2 게이트 패턴과 인접하는 상기 제2 채널막의 표면 아래에 3족 불순물을 도핑시켜 제2 소스/드레인을 형성한다. 그 결과, 상기 제2 채널막, 제2 게이트 패턴 및 제2 소스/드레인을 포함하는 피모스 트렌지스터가 형성된다.
언급한 바와 같이, 본 발명에서는 상기 단결정 게르마늄의 채널막을 형성할 때 레이저 빔을 조사한다. 특히, 상기 레이저 빔의 조사는 수 내지 수백 나노 초 동안 수행한다. 그러므로, 상기 레이저 빔이 조사될 때 약 1,000℃의 온도가 조성되어도 그 시간이 매우 짧기 때문에 하부에 열적 스트레스가 거의 가해지지 않는다.
그러므로, 본 발명에 의하면 단결정 게르마늄의 채널막을 포함하는 피모스 트랜지스터를 용이하게 획득할 수 있고, 아울러 상기 피모스 트랜지스터를 포함하는 스택형 반도체 장치를 용이하게 획득할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다 른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 박막 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 박막이 다른 박막 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 박막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3 박막이 개재될 수도 있다. 아울러, 본 발명의 바람직한 실시예에서는 스택형 반도체 장치로서 에스램과 유사한 구조에 한정하여 설명하겠지만, 이에 국한되지 않고 에스오씨(SOC) 등에도 다양하게 적용할 수 있음은 당업자에게 있어 자명하다.
단결정 게르마늄의 채널막
도 1은 본 발명의 일 실시예에 따른 피모스 트랜지스터에 적용하기 위한 단결정 게르마늄의 채널막을 나타내는 개략적인 단면도이다.
도 1을 참조하면, 하부의 시드 박막(10) 상에 단결정 게르마늄의 채널막(12)이 형성되어 있다.
상기 시드 박막(10)은 주로 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함한다. 그러므로, 상기 시드 박막(10)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판을 포함하는 것이 바람직하다. 경우에 따라서, 상기 시드 박막(10)은 선택적 에피택시얼 성장(selective epitaxial growth) 등을 수행하여 형성할 수도 있다. 그리고, 상기 단결정 게르마늄의 채널막(12)은 상기 시드 박막(10) 상에 형성 한 비-단결정 게르마늄의 박막에 레이저 빔을 조사하여 상기 비-단결정 게르마늄의 박막의 결정 구조를 단결정으로 변환시켜 형성한다.
상기 단결정 게르마늄의 채널막(12)을 형성하는 방법은 다음과 같다.
먼저, 상기 시드 박막(10) 상에 비-단결정 게르마늄의 박막(도시되지 않음)을 형성한다. 그리고, 상기 비-단결정 게르마늄의 박막에 레이저 빔을 조사한다.
여기서, 상기 레이저 빔을 약 937℃ 미만의 온도를 발생하는 에너지로 조사할 경우에는 상기 비-단결정 게르마늄의 박막의 녹는점이 약 937.4℃로서 상기 비-단결정 게르마늄의 박막의 상변화가 용이하게 일어나지 않기 때문에 바람직하지 않다. 또한, 상기 레이저 빔을 수백 나노 초를 초과하는 시간 동안 조사할 경우에는 하부의 시드 박막(10)에 열적 스트레스가 가해지기 때문에 바람직하지 않다. 그러므로, 약 937℃ 이상의 온도를 발생하는 에너지로 약 수 내지 수백 나노 초 동안 상기 레이저 빔을 조사하는 것이 바람직하다. 특히, 본 실시예에서는 약 937 내지 1,000℃의 온도를 발생하는 에너지를 갖는 상태에서 약 100 나노 초 동안 상기 레이저 빔을 조사한다.
그리고, 상기 레이저 빔을 조사하는 부재로서는 기체 레이저의 일종인 엑시머(excimer) 레이저를 예로 들 수 있다. 또한, 상기 부재는 큰 면적을 수 내지 수백 나노 초 내에 상기 레이저 빔을 조사해야 하기 때문에 스캔 방식의 구조를 갖는 것이 바람직하다.
또한, 상기 레이저 빔을 조사할 때 상기 시드 박막(10)의 하부를 가열하는 것이 바람직하다. 이와 같이, 상기 레이저 빔을 조사할 때 상기 시드 박막(10)의 하부를 가열할 경우에는 상기 상변화가 일어나는 상기 비-단결정 게르마늄의 박막에서의 온도 구배를 충분하게 감소시킬 수 있고, 그 결과 보다 큰 크기를 갖는 그레인들로 이루어지는 단결정 게르마늄의 채널막(12)을 형성할 수 있기 때문이다. 만약, 상기 비-단결정 게르마늄 박막의 하부를 가열하는 온도가 약 200℃ 미만일 경우 상기 그레인의 크기를 확장시키는데 한계를 갖고, 약 600℃를 초과할 경우 가열을 위한 부재를 마련하는 것이 용이하지 않다. 따라서, 상기 가열 온도는 약 200 내지 600℃인 것이 바람직하다.
이와 같이, 상기 레이저 빔을 조사함으로써 상기 비-단결정 게르마늄의 박막은 상변화가 일어난다. 상기 레이저 빔을 조사함에 따라 일어나는 상기 상변화는 비-단결정 게르마늄의 박막을 고상에서 액상으로 변화시키는 과정이다. 이때, 상기 비-단결정 게르마늄의 박막의 상변화는 수 나노 초 동안 진행되기 때문에 상기 비-단결정 게르마늄의 박막이 액상으로 변화하여도 상기 시드 박막(10)으로부터 흘러내리는 상황은 발생하지 않는다. 또한, 상기 비-단결정 게르마늄의 박막의 상변화는 상기 시드 박막(10)의 계면까지 이루어진다. 이때, 상기 상변화가 상기 시드 박막(10)의 계면까지 이루어지지만, 흡수 계수(absorption coefficient)의 차이로 인하여 상기 시드 박막(10)에는 거의 영향을 주지 않는다.
그리고, 상기 레이저 빔을 조사하여 상기 비-단결정 게르마늄의 박막의 상변화가 일어날 때 상기 시드 박막(10)의 결정 구조인 단결정이 시드로 작용한다. 그 결과, 상기 비-단결정 게르마늄의 박막의 결정 구조가 단결정으로 변환된다. 이때, 상기 단결정의 변환은 상기 비-단결정 게르마늄의 박막의 수직 방향과 측면 방향으 로 동시에 진행된다.
이와 같이, 본 실시예에서는 상기 단결정의 시드 박막(10) 상에 형성한 비-단결정 게르마늄의 박막에 레이저 빔을 조사하여 결정 구조를 단결정으로 변환시킴으로서 단결정 게르마늄의 채널막(12)을 형성한다. 특히, 상기 레이저 빔의 조사는 약 수 내지 수백 나노 초 동안 수행한다.
그러므로, 본 실시예에서는 하부에 열적 스트레스를 가하지 않고도 단결정 게르마늄의 채널막(12)을 용이하게 형성할 수 있다. 그러므로, 전기적 신뢰성이 우수한 반도체 장치의 획득이 가능하다.
또한, 도 1에서 설명하는 상기 단결정 게르마늄의 채널막(12)에 대한 형성을 도 2에 도시된 바와 같이 적절하게 응용할 수 있다.
도 2에서, 도면 부호 20a는 제1 시드 박막(20a)을 나타내고, 도면 부호 20b는 제2 시드 박막을 나타내고, 도면 부호 20c는 제3 시드 박막을 나타내고, 도면 부호 22a는 제1 단결정 게르마늄의 채널막(22a)을 나타내고, 도면 부호 22b는 제2 단결정 게르마늄의 채널막을 나타내고, 도면 부호 22c는 제3 단결정 게르마늄의 채널막을 나타낸다.
여기서, 상기 제1 시드 박막(20a), 제2 시드 박막(20b) 및 제3 시드 박막(20c)은 언급한 도 1에서의 시드 박막(10)과 동일한 구성을 갖는다. 다만, 상기 제1 시드 박막(20a)의 경우에는 단결정의 기판인 것이 바람직하고, 상기 제2 시드 박막(20b)과 제3 시드 박막(20c)의 경우에는 선택적 에피택시얼 성장을 수행하여 형성하는 단결정의 박막인 것이 바람직하다.
그리고, 상기 제1 단결정 게르마늄의 채널막(22a), 제2 단결정 게르마늄의 채널막(22b) 및 제3 단결정 게르마늄의 채널막(22c)의 경우에는 언급한 도 1에서의 단결정 게르마늄의 채널막(12)과 동일한 구성을 갖는다. 그러므로, 상기 제1 단결정 게르마늄의 채널막(22a), 제2 단결정 게르마늄의 채널막(22b), 제3 단결정 게르마늄의 채널막(22c) 각각은 비-단결정 게르마늄의 박막에 레이저 빔을 조사하여 결정 구조를 단결정으로 변화시켜 형성한다.
따라서, 상기 제1 단결정 게르마늄의 채널막(22a), 제2 단결정 게르마늄의 채널막(22b), 제3 단결정 게르마늄의 채널막(22c) 각각을 형성할 경우에도 하부에 열적 스트레스가 거의 가해지지 않는다. 그러므로, 전기적 신뢰성이 우수한 반도체 장치의 획득이 가능하다.
또한, 상기에서는 제3 단결정 게르마늄의 채널막(22c)까지 적층하는 예에 대해서 설명하고 있지만, 상기 제3 단결정 게르마늄의 채널막(22c) 상에 상기 제2 시드 박막(20b)을 형성하는 방법과 동일한 선택적 에피택시얼 성장을 수행하여 제4 시드 박막(도시되지 않음)을 형성하고, 상기 제1 단결정 게르마늄의 채널막(22b)을 형성하는 방법과 동일한 공정을 수행하여 제4 단결정 게르마늄의 채널막(도시되지 않음)을 더 형성할 수 있다. 계속해서, 제n(n은 5이상의 자연수) 시드 박막과 제n(n은 5이상의 자연수) 단결정 게르마늄의 채널막을 더 형성할 수 있다.
피모스 트랜지스터
이하, 언급한 단결정 게르마늄의 채널막을 포함하는 피모스 트랜지스터에 대 하여 설명하기로 한다.
도 3은 도 1의 단결정 게르마늄의 채널막을 포함하는 피모스 트랜지스터를 나타내는 개략적인 단면도이다.
도 3을 참조하면, 단결정 게르마늄의 채널막(30)과 게이트 패턴(37) 및 소스/드레인(32)을 포함하는 피모스 트랜지스터가 형성되어 있다.
상기 단결정 게르마늄의 채널막(30)은 도 1에서와 동일한 방법을 수행하여 형성한다. 그러므로, 상기 단결정 게르마늄의 채널막(30)은 비-단결정 게르마늄의 박막에 레이저 빔을 조사하여 결정 구조를 변환시킴으로써 획득한다.
그리고, 상기 게이트 패턴(37)은 상기 채널막(30) 상에 형성되고, 게이트 절연막(34)과 게이트 도전막(36)을 포함한다. 여기서, 상기 게이트 절연막(34)은 산화물, 금속 산화물, 금속 산질화물 등을 포함하는 것이 바람직하다. 이들은 단독으로 사용하거나 둘 이상을 혼합하여 사용한다. 특히, 상기 금속 산화물은 얇은 등가 산화막 두께를 가지면서도 누설 전류 특성이 양호하기 때문에 최근의 반도체 장치에 주로 적용하고 있는 추세이다. 따라서, 본 실시예에서 상기 게이트 절연막(34)은 금속 산화물을 포함하고, 원자층 적층을 수행하여 형성하는 것이 바람직하다. 그리고, 상기 게이트 도전막(36)은 폴리 실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 포함하는 것이 바람직하다. 이들 또한 단독으로 사용하거나 둘 이상을 혼합하여 사용한다. 특히, 최근의 반도체 장치의 제조에서는 효율적인 전기적 특성의 확보를 위하여 게이트 도전막(36)을 다층 구조로 형성하는 추세이다. 그러므로, 본 실시예에서는 상기 게이트 도전막(36)을 금속과 금속 질화물을 포함하는 다층 박막으로 형성하는 것이 바람직하다.
또한, 상기 소스/드레인(32)은 상기 게이트 패턴(37)과 인접하는 상기 채널막(30)의 표면 아래에 형성되고, 3족 불순물이 도핑되어 있다. 여기서, 상기 3족 불순물의 예로서는 보론, 갈륨, 인듐 등을 들 수 있다. 이들은 단독으로 사용하거나 둘 이상을 혼합하여 사용한다. 그리고, 상기 소스/드레인(32)은 주로 이온 주입을 수행하여 형성한다.
아울러, 상기 게이트 패턴(37)의 양측벽에는 스페이서(38)가 형성된다. 상기 스페이서(38)는 주로 질화물을 포함한다. 이와 같이, 상기 스페이서(38)가 형성됨으로서 상기 소스/드레인(32)은 얕은 접합 영역과 깊은 접합 영역을 포함하는 엘디디(LDD) 구조를 갖는 것이 바람직하다.
언급한 바와 같이, 본 실시예에서의 피모스 트랜지스터는 단결정 게르마늄의 채널막(30)을 포함한다. 그러므로, 상기 피모스 트랜지스터는 단결정 실리콘의 채널막을 포함할 경우에 비해 보다 우수한 전기적 성능을 나타낸다. 아울러, 상기 단결정 게르마늄의 채널막(30)을 레이저 빔을 조사하여 결정 구조를 단결정으로 변환시켜 획득하기 때문에 하부에 열적 스트레스가 거의 가해지지 않는다. 그러므로, 본 실시예의 경우에는 보다 안정적이고, 보다 우수한 성능을 갖는 피모스 트랜지스터의 획득이 가능하다.
이하, 상기 단결정 게르마늄의 채널막을 포함하는 피모스 트랜지스터를 제조하는 방법에 대하여 설명하기로 한다.
도 4a 내지 도 4e는 도 3의 피모스 트랜지스터를 제조하는 방법을 나타내는 개략적인 단면도들이다.
도 4a를 참조하면, 도 1에서 설명한 바와 동일한 공정을 수행하여 단결정 게르마늄의 채널막(30)을 형성한다. 즉, 상기 단결정 게르마늄의 채널막(30)은 비-단결정 게르마늄의 박막에 레이저 빔을 액 937℃의 온도를 발생하는 에너지로 수 내지 수백초 동안 조사하여 상기 비-단결정 게르마늄의 박막의 결정 구조를 단결정으로 변환시켜 획득한다. 여기서, 도시하지는 않았지만, 상기 채널막(30) 하부에는 단결정의 시드 박막이 위치하는 것이 바람직하다. 언급한 바와 같이, 상기 레이저 빔을 조사하여 채널막(30)을 형성할 경우에는 하부에 위치하는 시드 박막에는 열적 스트레스가 거의 가해지지 않는다.
도 4b를 참조하면, 상기 채널막(30) 상에 금속 산화물을 포함하는 절연막(34a)을 형성한다. 상기 절연막(34a)은 주로 원자층 적층을 수행하여 형성한다. 따라서, 상기 절연막(34a)을 형성하기 위한 원자층 적층의 수행에서는 반응 물질의 제공 → 퍼지 → 산화제의 제공 → 퍼지의 순서로 적어도 1회 반복한다. 그러면, 상기 채널막(30) 상에 금속 산화물의 절연막(34a)이 형성된다. 여기서, 상기 반응 물질은 금속 전구체를 포함하는 물질로서, 하프늄 전구체를 포함하는 물질의 경우에는 TEMAH(tetrakis ethyl methyl amino hafnium, Hf[NC2H5CH3]4), 하프늄 부틸옥사이드(Hf(O-tBu)4) 등을 포함하고, 알루미늄 전구체를 포함하는 물질의 경우에는 TMA(trimethyl aluminum, Al(CH3)3) 등을 포함한다. 또한, 상기 산화제는 O3, O2, H2O, 플라즈마 O2, 리모트 플라즈마 O2 등을 포함한다. 예를 들어, 상기 절연막(34a) 이 하프늄 산화물을 포함할 경우에는 상기 TEMAH의 제공 → 퍼지 → O3의 제공 → 퍼지의 순서로 적어도 1회 반복하는 원자층 적층을 수행한다.
계속해서, 상기 절연막(34a) 상에 폴리 실리콘, 금속 및 금속 질화물을 포함하는 도전막(36a)을 형성한다. 특히, 상기 도전막(36a)의 경우에는 상기 폴리 실리콘, 금속 및 금속 질화물이 다층 구조로 형성되는 것이 바람직하다. 여기서, 상기 금속은 주로 텅스텐을 포함하고, 상기 금속 질화물은 텅스텐 질화물을 포함하는 것이 바람직하다. 그리고, 상기 도전막(36a)은 화학기상증착 공정을 수행하여 형성한다.
도 4c를 참조하면, 상기 도전막(36a)과 절연막(34a)을 패터닝한다. 그 결과, 상기 채널막(30) 상에는 게이트 절연막(34)과 게이트 도전막(36)을 포함하는 게이트 패턴(37)이 형성된다. 여기서, 상기 게이트 패턴(37)을 형성하기 위한 패터닝은 주로 사진 식각 공정을 수행한다. 그리고, 상기 사진 식각 공정에서는 질화물의 하드 마스크 패턴, 포토레지스트 패턴 등을 식각 마스크로 사용한다.
도 4d를 참조하면, 상기 게이트 패턴(37)을 마스크로 사용하는 이온 주입을 수행하여 상기 게이트 패턴(37)과 인접하는 상기 채널막(30)의 표면 아래에 얕은 접합 영역(32a)을 형성한다. 이때, 상기 얕은 접합 영역(32a)을 형성하는 이온은 3족 불순물인 것이 바람직하다. 이는, 본 실시예에서 언급하는 트랜지스터가 피모스 트랜지스터이기 때문이다.
도 4e를 참조하면, 상기 게이트 패턴(37)의 양측벽에 스페이서(38)를 형성한 다. 상기 스페이서(38)는 후속 공정인 셀프-얼라인 콘택을 형성할 때 마스크로 작용하기 때문에 산화물에 대한 식각 선택비를 갖는 질화물을 포함하는 것이 바람직하다. 그리고, 상기 스페이서(38)는 적층과 전면 식각을 수행하여 형성한다.
그리고, 상기 스페이서(38)를 형성한 후, 상기 스페이서(38)를 마스크로 사용하는 이온 주입을 수행하여 상기 스페이서(38)와 인접하는 상기 채널막의 표면 아래에 깊은 접합 영역(도시되지 않음)을 형성한다. 이때, 상기 깊은 접합 영역을 형성하는 이온은 상기 얕은 접합 영역(32a)을 형성하는 이온과 마찬가지로 3족 불순물인 것이 바람직하다. 이와 같이, 상기 얕은 접합 영역(32a)과 깊은 접합 영역에 의해 상기 채널막(30)의 표면 아래에는 엘디디 구조를 갖는 소스/드레인(32)이 형성된다.
언급한 바와 같이, 상기 도 4a 내지 도 4e에서의 공정을 순차적으로 수행함으로서 도 3에서의 피모스 트랜지스터를 획득한다. 특히, 본 실시예에서는 상기 피모스 트랜지스터의 채널막(30)으로서 단결정 게르마늄을 포함한다. 그러므로, 보다 우수한 전기적 성능을 갖는 피모스 트랜지스터를 구현할 수 있다. 뿐만 아니라, 본 실시예에서는 상기 단결정 게르마늄의 채널막(30)을 형성할 때 하부에 열적 스트레스가 거의 가해지지 않는다. 따라서, 하부에 위치하는 반도체 단위 소자의 성능에 거의 영향을 끼치지 않는다.
그러므로, 본 실시예는 보다 안정적이고, 보다 우수한 성능을 갖는 반도체 장치의 구현이 가능하다.
스택형 반도체 장치
이하, 언급한 피모스 트랜지스터를 포함하는 스택형 반도체 장치에 대하여 설명하기로 한다.
도 5는 도 3의 피모스 트랜지스터를 포함하는 스택형 반도체 장치를 나타내는 개략적인 단면도이다.
도 5를 참조하면, 더블 스택형 에스램과 유사한 스택형 반도체 장치로서 하부에 엔모스 트랜지스터를 포함하고, 상부에 피모스 트랜지스터를 포함한다.
구체적으로, 상기 하부의 엔모스 트랜지스터는 단결정 실리콘의 제1 채널막(50)과, 상기 제1 채널막(50) 상에 형성되고, 게이트 절연막(52)과 게이트 도전막(54)을 포함하는 제1 게이트 패턴(55)을 포함한다. 또한, 상기 엔모스 트랜지스터는 상기 제1 게이트 패턴(55)과 인접하는 상기 제1 채널막(50)의 표면 아래에 형성되고, 5족의 불순물이 도핑된 제1 소스/드레인(56)을 포함한다.
여기서, 상기 제1 채널막(50)은 단결정 실리콘 기판인 것이 바람직하다. 그러나, 상기 제1 채널막(50)이 하부가 아닌 상부에 위치할 경우에는 비-단결정 실리콘의 박막에 레이저 빔을 조사하여 결정 구조를 단결정으로 변화시켜 획득하는 것이 바람직하다. 이때, 상기 단결정 실리콘의 제1 채널막(50)을 획득하기 위한 레이저 빔은 약 1,410℃ 이상의 온도를 발생하는 에너지로 수 내지 수백 나노 초 동안 조사하는 것이 바람직하다. 그 이유는, 상기 비-단결정 실리콘의 녹는점이 약 1,410℃이기 때문이다. 그리고, 상기 단결정 실리콘의 제1 채널막(50)을 획득하기 위한 레이저 빔의 조사에서도 그 시간이 수백 나노 초로서 매우 짧기 때문에 하부에 열적 스트레스가 거의 가해지지 않는다.
그리고, 상기 상부의 피모스 트랜지스터는 단결정 게르마늄의 제2 채널막(60)과, 상기 제2 채널막(60) 상에 형성되고, 게이트 절연막(62)과 게이트 도전막(64)을 포함하는 제2 게이트 패턴(65)을 포함한다. 또한, 상기 제2 게이트 패턴(65)과 인접하는 상기 제2 채널막(60)의 표면 아래에 형성되고, 3족의 불순물이 도핑된 제2 소스/드레인(66)을 포함한다.
여기서, 상기 제2 채널막(60)은 비-단결정 게르마늄의 박막에 레이저 빔을 조사하여 결정 구조를 단결정으로 변환시킴으로써 획득하는 것이 바람직하다. 특히, 상기 제2 채널막(60)은 도 1에서 설명한 방법과 동일한 방법을 수행하여 획득하는 것이 바람직하다. 그러므로, 상기 하부의 엔모스 트랜지스터를 갖는 결과물 상에 상기 제2 채널막(60)을 형성하여도 상기 엔모스 트랜지스터에는 열적 스트레스가 거의 가해지지 않는다.
또한, 상기 스택형 반도체 장치는 수직으로 배치되는 상기 엔모스 트랜지스터와 상기 피모스 트랜지스터 사이에 개재되고, 상기 제1 채널막(50)과 제2 채널막(60) 사이를 연통시키는 개구부(57)를 갖는 층간 절연막(58)과, 상기 층간 절연막(58)의 개구부(57)에 충분하게 매립되어 상기 제1 채널막(50)과 제2 채널막(60)을 연결하는 단결정의 플러그(59)를 포함한다. 특히, 상기 단결정의 플러그(59)는 도 1에서 설명한 시드 박막(10)과 동일한 구성을 갖는다.
이하, 상기 엔모스 트랜지스터와 피모스 트랜지스터가 수직으로 적층되는 스택형 반도체 장치를 제조하는 방법에 대하여 설명하기로 한다.
도 6a 내지 도 6f는 도 5의 스택형 반도체 장치를 제조하는 방법을 나타내는 개략적인 단면도들이다.
도 6a를 참조하면, 단결정 실리콘의 제1 채널막(50)을 마련한다. 본 실시예와 같이, 상기 단결정 실리콘의 제1 채널막(50)을 포함하는 구조물이 하부에 위치할 경우에는 상기 제1 채널막(50)으로서 단결정 실리콘 기판을 마련하는 것이 바람직하다. 그러나, 상기 단결정 실리콘의 제1 채널막(50)이 상부에 위치할 경우에는 상기 제1 채널막(50)은 비-단결정 실리콘의 박막을 형성한 후, 레이저 빔을 조사하여 상기 비-단결정 실리콘의 박막의 결정 구조를 단결정으로 변화시켜 획득할 수 있다. 상기 레이저 빔을 조사하여 단결정 실리콘의 제1 채널막(50)을 획득하기 위한 방법은 도 5에서 언급한 방법과 동일하다.
그리고, 상기 제1 채널막(50)이 하부에 위치하는 단결정 실리콘 기판일 경우에는 상기 단결정 실리콘 기판에 액티브 영역과 필드 영역을 한정하는 소자 분리막을 형성하는 것이 바람직하다. 상기 소자 분리막의 경우에는 필드 산화막에 비해 집적도 관점에서 유리한 트렌치 소자 분리막을 선택하는 것이 바람직하다. 상기 소자 분리막의 형성에서는 주로 식각과 적층 및 평탄화 공정을 수행한다.
이어서, 상기 제1 채널막(50) 상에 절연막을 형성한다. 상기 절연막은 게이트 절연막(52)으로 형성하기 위한 부재로서 언급한 바와 같은 산화물, 금속 산화물, 금속 산질화물 등을 포함한다. 특히, 상기 금속 산화물의 예로서는 HfO2, ZrO2, Ta2O5, Y2O3, Nb2O5, Al2O3, TiO2, CeO2, In2O3, RuO2, MgO, SrO, B2O3, SnO2, PbO, PbO2, Pb3O4, V2O3, La2O3, Pr2O3, Sb2O3, Sb2O5, CaO 등을 들 수 있고, 이들은 단독으로 사용하거나 둘 이상을 혼합하여 사용할 수도 있다. 아울러, 본 실시예에서는 상기 절연막으로서 금속 산화물을 선택하고, 원자층 적층을 수행하여 형성한다. 상기 원자층 적층을 수행하여 금속 산화물의 절연막을 형성하는 방법은 도 4b에서 설명한 방법과 동일하다.
계속해서, 상기 절연막 상에 도전막을 형성한다. 상기 도전막은 게이트 도전막(54)으로 형성하기 위한 부재로서 언급한 바와 같은 폴리 실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 포함한다. 특히, 상기 게이트 도전막(54)의 경우에는 다층 구조를 가질 경우 집적도 관점에서 유리하기 때문에 상기 도전막을 다층 구조로 형성하는 것이 바람직하다. 그러므로, 본 실시예서는 주로 폴리 실리콘, 금속, 금속 질화물이 순차적으로 적층되는 다층 구조의 도전막을 화학기상증착 공정을 수행하여 형성한다.
그리고, 상기 도전막과 절연막을 패터닝하여 게이트 도전막(54)과 게이트 절연막(52)을 포함하는 제1 게이트 패턴(55)으로 형성한다. 상기 패터닝은 주로 사진 식각 공정을 수행한다. 이때, 상기 사진 식각 공정에서의 마스크로서는 주로 질화물의 하드 마스크, 포토레지스트 패턴 등을 사형한다. 특히, 상기 질화물의 하드 마스크를 상기 사진 식각 공정의 마스크로 사용할 경우에는 상기 하드 마스크가 제1 게이트 패턴(55)에 포함되기도 한다.
이어서, 상기 제1 게이트 패턴(55)을 마스크로 사용한 이온 주입을 수행하여 5족 불순물을 상기 제1 게이트 패턴(55)과 인접하는 제1 채널막(50)의 표면 아래에 도핑시킨다. 그 결과, 상기 제1 게이트 패턴(55)과 인접하는 제1 채널막(50)의 표면 아래에 얕은 접합 영역이 형성된다. 이때, 상기 얕은 접합 영역에는 5족 불순물이 도핑된다. 상기 5족 불순물을 도핑하는 이유는 상기 제1 채널막(50)을 포함하는 구조물이 엔모스 트랜지스터에 해당하기 때문이다. 여기서, 상기 5족 불순물의 예로서는 포스포러스, 아르제닉, 안티몬 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하지만, 경우에 따라서 둘 이상을 혼합하여 사용하기도 한다.
계속해서, 상기 제1 게이트 패턴(55)의 양측벽에 질화물의 스페이서(53)를 형성한다. 상기 스페이서(53)는 도 4e에서 설명한 바와 같이 적층 및 전면 식각을 수행하여 형성한다.
그리고, 상기 스페이서(53)를 마스크로 사용한 이온 주입을 수행하여 5족 불순물을 상기 스페이서(53)와 인접하는 제1 채널막(50)의 표면 아래에 도핑시킨다. 그 결과, 상기 스페이서(53)와 인접하는 제1 채널막(50)의 표면 아래에 깊은 접합 영역이 형성된다. 상기 깊은 접합 영역을 형성하기 위한 5족 불순물은 그 농도를 제외하고는 상기 얕은 접합 영역을 형성하기 위한 5족 불순물과 동일하다.
이와 같이, 상기 얕은 접합 영역과 깊은 접합 영역을 형성함으로써 상기 제1 채널막(50)의 표면 아래에는 엘디디 구조를 갖는 제1 소스/드레인(56)이 형성된다. 따라서, 상기 제1 게이트 패턴(55)과, 상기 제1 소스/드레인(56) 및 상기 제1 채널막(50)에 의한 채널 영역을 포함하는 엔모스 트랜지스터가 형성된다.
본 실시예에서는 상기 엔모스 트랜지스터에 한정하여 설명하고 있지만, 반도 체 장치 설계에 근거할 경우 상기 엔모스 트랜지스터 뿐만 아니라 금속 배선, 로직 소자 등을 다양하게 형성할 수 있다.
이어서, 상기 엔모스 트랜지스터를 갖는 제1 채널막(50) 상에 개구부(57)를 갖는 층간 절연막(58)을 형성한다. 상기 층간 절연막(58)은 주로 산화물을 포함하고, 화학기상증착 공정을 수행하여 형성한다. 그리고, 상기 개구부(57)는 포토레지스트 패턴을 식각 마스크로 사용한 식각 공정을 실시하여 상기 층간 절연막(58)을 부분적으로 제거하여 형성한다. 이때, 상기 개구부(57)는 주로 제1 게이트 패턴 사이의 제1 채널막의 표면을 노출시키도록 형성한다.
도 6b를 참조하면, 기상 에피택시 등과 같은 선택적 에피택시얼 성장을 수행한다. 그 결과, 상기 개구부(57)에 의해 노출된 제1 채널막(50)의 표면으로부터 상기 제1 채널막(50)과 결정 구조가 동일한 단결정 실리콘이 성장된다. 이와 같이, 상기 단결정 실리콘이 계속적으로 성장하여 단결정 플러그(59)로 형성된다. 이때, 상기 단결정 플러그(59)로 형성하기 위한 선택적 에피택시얼 성장은 상기 개구부(57)의 입구까지 진행한다. 따라서, 상기 개구부(57)는 단결정 플러그(59)에 의해 충분하게 매립된다.
그리고, 상기 단결정 플러그(59)의 형성에서 상기 선택적 에피택시얼 성장이 상기 층간 절연막(58)의 상부 표면까지 이루어질 경우에는 화학기계적 연마와 같은 평탄화 공정을 추가적으로 수행할 수 있다. 즉, 상기 평탄화 공정을 수행하여 상기 층간 절연막(58)의 상부 표면에 성장된 단결정 실리콘을 제거함으로서 상기 개구부(57)에만 충분하게 매립되는 단결정 플러그(59)를 획득한다.
도 6c를 참조하면, 상기 단결정 플러그(59)를 갖는 층간 절연막(58) 상에 비-단결정 게르마늄(60a)의 박막을 형성한다. 상기 비-단결정 게르마늄의 경우에는 비정질 게르마늄, 다결정 게르마늄 등을 포함한다. 그리고, 상기 비-단결정 게르마늄의 박막(60a)은 주로 화학기상증착을 수행하여 형성한다. 또한, 상기 비-단결정 게르마늄의 박막(60a)의 두께는 한정되지는 않지만, 집적도 관점에서 고려될 경우에는 가능한 얇은 두께를 갖도록 형성하는 것이 바람직하다.
도 6d를 참조하면, 상기 비-단결정 게르마늄의 박막(60a)에 레이저 빔을 조사한다. 상기 레이저 빔의 조사에서는, 도 7에 도시된 바와 같이, 상기 비-단결정 게르마늄의 박막(60a)을 평면적으로 스캔할 수 있는 부재(70)를 사용하는 것이 바람직하다. 특히, 상기 레이저 빔의 조사는 도 1에서 설명한 레이저 빔을 조사하는 방법과 동일하게 수행한다. 따라서, 약 937℃ 이상의 온도를 발생하는 에너지로 약 수 내지 수백 나노 초 동안 상기 레이저 빔을 조사한다. 특히, 상기 레이저 빔을 조사할 때 상기 제1 채널막(50)의 하부를 약 400℃로 가열한다.
도 6e 및 도 6f를 참조하면, 상기 레이저 빔을 조사함으로써 상기 비-단결정 게르마늄의 박막(60a)은 상변화가 발생한다. 이와 같이, 상기 레이저 빔을 조사하여 상기 비-단결정 게르마늄의 박막(60a)을 녹임(melting)으로서 상기 비-단결정 게르마늄의 박막(60a)은 액상으로 변화한다. 이때, 상기 상변화는 상기 비-단결정 게르마늄의 박막(60a)의 표면으로부터 단결정 플러그(59)의 계면까지 일어난다. 그리고, 상기 비-단결정 게르마늄 박막(60a)의 상변화가 일어날 때 상기 단결정 플러그(59)의 결정 구조인 단결정이 시드로 작용한다. 그 결과, 상기 비-단결정 게르마 늄의 박막(60a)의 결정 구조가 단결정으로 변환된다.
그리고, 상기 레이저 빔을 게속적으로 조사함으로써 상기 비-단결정 게르마늄 박막(60a)은, 도 8에 도시된 바와 같이, 단결정 게르마늄의 제2 채널막(60)으로 형성된다. 도 8에서는 상기 제1 채널막(50) 상에 형성한 게이트 패턴 등의 구조물은 생략되어 있다.
본 실시예에서는 상기 단결정 게르마늄의 제2 채널막(60)을 획득하기 위한 방법으로써 레이저 빔을 조사한다. 특히, 상기 레이저 빔을 수 내지 수백 나노 초 동안 조사한다. 그러므로, 상기 레이저 빔의 조사에 의해 발생하는 온도가 다소 높게 나타나더라도 상기 레이저 빔의 조사가 매우 짧은 시간으로 이루어지기 때문에 하부에 형성한 엔모스 트랜지스터에 열적 스트레스가 거의 가해지지 않는다. 그러므로, 본 실시예에서와 같이 상기 단결정 게르마늄의 제2 채널막(60)을 획득하기 방법을 선택할 경우에는 안정적으로 공정을 수행할 수 있는 이점이 있다.
이어서, 언급한 도 4b 내지 도 4e와 동일한 공정을 수행한다. 그 결과, 상기 제2 채널막(60)에는 도 5에서 설명한 게이트 절연막(62)과 게이트 도전막(64)을 포함하는 제2 게이트 패턴(65)과, 엘디디 구조를 갖는 제2 소스/드레인(66) 및 제2 채널막(60)에 의한 채널 영역을 포함하는 피모스 트랜지스터가 형성된다. 그리고, 도면 부호 63은 질화물의 스페이서로서 하부의 엔모스 트랜지스터의 질화물 스페이서(53)와 동일한 방법을 수행하여 형성한다.
아울러, 본 실시예에서는 상기 피모스 트랜지스터에 한정하여 설명하고 있지만, 반도체 장치 설계에 근거할 경우 상기 피모스 트랜지스터 뿐만 아니라 금속 배 선, 로직 소자 등을 다양하게 형성할 수 있다.
그리고, 스택형 반도체 장치를 형성하기 방법으로서 본 실시예에서는 엔모스 트랜지스터와 피모스 트랜지스터만이 수직으로 적층되는 구조에 대하여 설명하고 있지만, 본 실시예의 방법을 응용할 경우에는 엔모스 트랜지스터와 피모스 트랜지스터의 계속적인 적층이 가능함은 당업자에게 있어서는 자명하다. 또한, 언급한 실시예에서는 하부에 엔모스 트랜지스터를 위치시키고, 상부에 피모스 트랜지스터를 위치시키지만, 이와 달이 하부에 피모스 트랜지스터를 위치시키고, 상부에 엔모스 트랜지스터를 위치시키는 방법의 경우에도 당업자에게 있어서는 자명하다.
언급한 바와 같이, 본 발명에서는 하부에 위치하는 구조물에 열적 스트레스가 거의 가해지지 않는 상태에서도 단결정 게르마늄의 채널막을 형성할 수 있다. 그러므로, 피모스 트랜지스터에 보다 유리한 채널막을 용이하게 제공할 수 있고, 이를 스택형 반도체 장치에 보다 적극적으로 적용할 수 있다.
그러므로, 본 발명은 집적도와 전기적 성능의 향상을 위한 최근의 반도체 장치에 적합한 기술을 제공한다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (21)

  1. 비-단결정 게르마늄(non-single crystal germanium)의 박막에 937 내지 1,400℃의 온도를 발생하는 에너지로 수 내지 수백 나노 초 동안 레이저 빔을 조사하여 결정 구조를 단결정으로 변환(transfarmation)시킴으로써 획득한 단결정 게르마늄의 채널막;
    상기 채널막 상에 형성되고, 게이트 절연막과 게이트 도전막을 포함하는 게이트 패턴; 및
    상기 게이트 패턴과 인접하는 상기 채널막의 표면 아래에 형성되고, 3족의 불순물이 도핑된 소스/드레인을 포함하는 피모스 트랜지스터.
  2. 삭제
  3. 삭제
  4. 제1 항에 있어서, 상기 게이트 절연막은 산화물, 금속 산화물 및 금속 산질화물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하고, 상기 게이트 도전 막은 폴리 실리콘, 금속 및 금속 질화물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하고, 상기 3족의 불순물은 보론, 갈륨 및 인듐으로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하는 것을 특징으로 하는 피모스 트랜지스터.
  5. 단결정의 시드 박막 상에 비-단결정 게르마늄의 박막을 형성하는 단계;
    937 내지 1,400℃의 온도를 발생하는 에너지로 수 내지 수백 나노 초 동안 레이저 빔을 조사하여 상기 비-단결정 게르마늄의 박막을 상변화시키는 단계;
    상기 상변화가 일어날 때 상기 시드 박막의 단결정이 상기 비-단결정 게르마늄의 결정 구조를 단결정으로 변환시켜 상기 비-단결정 게르마늄의 박막을 단결정 게르마늄의 채널막으로 형성하는 단계;
    상기 채널막 상에 게이트 절연막과 게이트 도전막을 포함하는 게이트 패턴을 형성하는 단계; 및
    상기 게이트 패턴과 인접하는 상기 채널막의 표면 아래에 3족 불순물을 도핑시켜 소스/드레인을 형성하는 단계를 포함하는 피모스 트랜지스터의 제조 방법.
  6. 제5 항에 있어서, 상기 단결정의 시드 박막은 실리콘, 게르마늄 또는 이들의 혼합물을 포함하는 것을 특징으로 하는 피모스 트랜지스터의 제조 방법.
  7. 삭제
  8. 삭제
  9. 제5 항에 있어서, 상기 게이트 절연막은 산화물, 금속 산화물 및 금속 산질화물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하고, 상기 게이트 도전막은 폴리 실리콘, 금속 및 금속 질화물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하고, 상기 3족의 불순물은 보론, 갈륨 및 인듐으로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하는 것을 특징으로 하는 피모스 트랜지스터의 제조 방법.
  10. 단결정 실리콘의 제1 채널막과, 상기 제1 채널막 상에 형성되고, 게이트 절연막과 게이트 도전막을 포함하는 제1 게이트 패턴 및 상기 제1 게이트 패턴과 인접하는 상기 제1 채널막의 표면 아래에 형성되고, 5족의 불순물이 도핑된 제1 소스/드레인을 포함하는 엔모스 트랜지스터;
    비-단결정 게르마늄의 박막에 레이저 빔을 조사하여 결정 구조를 단결정으로 변환시킴으로써 획득한 단결정 게르마늄의 제2 채널막과, 상기 제2 채널막 상에 형성되고, 게이트 절연막과 게이트 도전막을 포함하는 제2 게이트 패턴 및 상기 제2 게이트 패턴과 인접하는 상기 제2 채널막의 표면 아래에 형성되고, 3족의 불순물이 도핑된 제2 소스/드레인을 포함하는 피모스 트랜지스터;
    수직으로 배치되는 상기 엔모스 트랜지스터와 상기 피모스 트랜지스터 사이에 개재되고, 상기 제1 채널막과 제2 채널막 사이를 연통시키는 개구부를 갖는 층간 절연막; 및
    상기 층간 절연막의 개구부에 충분하게 매립되어 상기 제1 채널막과 제2 채널막을 연결하는 단결정의 플러그를 포함하는 스택형 반도체 장치.
  11. 제10 항에 있어서, 상기 제1 게이트 패턴의 게이트 절연막과 상기 제2 게이트 패턴의 게이트 절연막 각각은 산화물, 금속 산화물 및 금속 산질화물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하고, 상기 제1 게이트 패턴의 게이트 도전막과 상기 제2 게이트 패턴의 게이트 도전막 각각은 폴리 실리콘, 금속 및 금속 질화물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하고, 상기 5족의 불순물은 포스포러스, 아르제닉 및 안티몬으로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하고, 상기 3족의 불순물은 보론, 갈륨 및 인듐으로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하는 것을 특징으로 하는 스택형 반도체 장치.
  12. 제10 항에 있어서, 상기 제1 채널막은 단결정 실리콘 기판 또는 비-단결정 실리콘의 박막에 레이저 빔을 조사하여 결정 구조를 단결정으로 변환시킴으로써 획득한 단결정 실리콘의 박막을 포함하는 것을 특징으로 하는 스택형 반도체 장치.
  13. 제10 항에 있어서, 상기 제2 채널막은 상기 비-단결정 게르마늄의 박막에 937℃ 내지 1400℃의 온도를 발생하는 에너지로 수 내지 수백 나노 초 동안 상기 레이저 빔을 조사하여 결정 구조를 단결정으로 변환시킴으로써 획득한 것을 특징으로 하는 스택형 반도체 장치.
  14. 삭제
  15. 제10 항에 있어서, 상기 단결정의 플러그는 선택적 에피택시얼 공정을 수행하여 획득한 것을 특징으로 하는 스택형 반도체 장치.
  16. 단결정 실리콘의 제1 채널막을 마련하는 단계;
    상기 제1 채널막 상에 게이트 절연막과 게이트 도전막을 포함하는 제1 게이트 패턴을 형성하는 단계;
    상기 제1 게이트 패턴과 인접하는 상기 제1 채널막의 표면 아래에 5족 불순물을 도핑시켜 제1 소스/드레인을 형성하여 상기 제1 채널막, 제1 게이트 패턴 및 제1 소스/드레인을 포함하는 엔모스 트랜지스터를 형성하는 단계;
    상기 엔모스 트랜지스터를 갖는 결과물 상에 상기 엔모스 트랜지스터의 제1 채널막을 부분적으로 노출시키는 개구부를 갖는 층간 절연막을 형성하는 단계;
    상기 층간 절연막의 개구부에 충분하게 매립되는 단결정의 플러그를 형성하는 단계;
    상기 단결정의 플러그를 갖는 층간 절연막 상에 비-단결정 게르마늄의 박막을 형성하는 단계;
    레이저 빔을 조사하여 상기 비-단결정 게르마늄의 박막을 상변화시키는 단계;
    상기 상변화가 일어날 때 상기 단결정의 플러그가 상기 비-단결정 게르마늄의 결정 구조를 단결정으로 변환시켜 상기 비-단결정 게르마늄의 박막을 단결정 게르마늄의 제2 채널막으로 형성하는 단계;
    상기 제2 채널막 상에 게이트 절연막과 게이트 도전막을 포함하는 제2 게이트 패턴을 형성하는 단계; 및
    상기 제2 게이트 패턴과 인접하는 상기 제2 채널막의 표면 아래에 3족 불순물을 도핑시켜 제2 소스/드레인을 형성하여 상기 제2 채널막, 제2 게이트 패턴 및 제2 소스/드레인을 포함하는 피모스 트랜지스터를 형성하는 단계를 포함하는 스택형 반도체 장치의 제조 방법.
  17. 제16 항에 있어서, 상기 제1 채널막은 단결정 실리콘 기판 또는 비-단결정 실리콘의 박막에 레이저 빔을 조사하여 결정 구조를 단결정으로 변환시킴으로써 획득한 단결정 실리콘의 박막을 포함하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  18. 제16 항에 있어서, 상기 제1 게이트 패턴의 게이트 절연막과 상기 제2 게이트 패턴의 게이트 절연막 각각은 산화물, 금속 산화물 및 금속 산질화물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하고, 상기 제1 게이트 패턴의 게이트 도전막과 상기 제2 게이트 패턴의 게이트 도전막 각각은 폴리 실리콘, 금속 및 금속 질화물로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하고, 상기 5족의 불순물은 포스포러스, 아르제닉 및 안티몬으로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하고, 상기 3족의 불순물은 보론, 갈륨 및 인듐으로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  19. 제16 항에 있어서, 상기 비-단결정 게르마늄의 박막을 상변화시키는 단계 937℃ 내지 1400℃의 온도를 발생하는 에너지로 수 내지 수백 나노 초 동안 상기 레이저 빔을 조사하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
  20. 삭제
  21. 제16 항에 있어서, 상기 단결정의 플러그를 형성하는 단계는 선택적 에피택시얼 공정을 수행하는 것을 특징으로 하는 스택형 반도체 장치의 제조 방법.
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