KR100868100B1 - 반도체 소자 제조 방법 및 이에 따라 제조된 반도체 소자 - Google Patents
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Abstract
전기적 특성을 향상시킬 수 있는 반도체 소자 제조 방법 및 이에 따라 제조된 반도체 소자가 제공된다. 반도체 소자 제조 방법은 반도체 기판 상에서 절연막 패턴들에 의해 둘러싸인 비단결정 씨드막 패턴들을 형성하고, 씨드막 패턴들에 레이저 빔을 조사하여 씨드막 패턴을 단결정화시키고, 제 1 및 제 2 절연막 패턴을 리세스시켜 상부로 돌출된 단결정 활성 패턴을 형성하고, 단결정 활성 패턴을 감싸면서 가로지르는 게이트 전극을 형성하는 것을 포함한다.
LEG, 단결정, 핀
Description
도 1 내지 도 9는 본 발명의 실시예들에 따른 반도체 소자 제조 방법을 순서대로 나타낸 단면도이다.
도 10은 본 발명의 일 실시예에 따라 제조된 반도체 소자의 사시도이다.
도 11은 본 발명의 다른 실시예에 따라 제조된 반도체 소자의 사시도이다.
<도면의 주요 부분에 관한 부호의 설명>
100, 200: 반도체 기판 110: 제 1 절연막
112: 제 1 절연막 패턴 115: 마스크 패턴
120: 씨드막 125: 씨드막 패턴
130: 제 2 절연막 132: 제 2 절연막 패턴
140, 240: 단결정 활성 패턴 150, 250: 게이트 절연막
160, 260: 게이트 전극
본 발명은 반도체 소자 제조 방법에 관한 것으로서, 더욱 상세하게는 다중 핀 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적인 반도체 소자(예를 들어, 전계 효과 트랜지스터(FET: field effect transistor)의 집적도가 증가함에 따라, 반도체 소자의 게이트 전극의 선폭이 줄어들고 채널의 길이(length) 및 폭(width)이 감소하게 된다. 이러한, 채널 길이의 감소는 드레인 유도 장벽 감소(drain induced barrier lowering, DIBL) 또는 펀치 쓰루(punch-through) 등과 같은 쇼트 채널 효과(short channel effect, SCE)를 야기할 수 있다. 또한, 채널 폭의 감소는 트랜지스터의 문턱 전압을 상승시키는 좁은 폭 효과(narrow width effect)를 야기할 수 있다.
이에 따라, 기판과 게이트 전극 간의 접촉 면적이 증가된 핀 전계 효과 트랜지스터(fin-FET)가 개발되었다. 핀 전계 효과 트랜지스터는 돌출된 실리콘 핀과 실리콘 핀의 양측벽 및 상면을 덮는 게이트 전극을 포함한다. 즉, 채널이 실리콘 핀의 양측벽 및 상면에 형성되므로 채널 폭이 증가한다. 그리고 게이트 전극이 채널의 양측을 덮도록 배치되므로, 채널에 대한 게이트 전극의 제어능력(conntrillability)을 향상시킬 수 있다. 또한, 핀 전계 효과 트랜지스터는 전류가 3면의 채널을 통해 흐를 수 있으므로 온 전류(on current)가 증가할 수 있다.
그런데, 최근의 핀 전계 효과 트랜지스터는 집적도가 급속히 증가함에 따라 보다 우수한 온/오프 특성을 갖는 것이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 전기적 특성을 향상시킬 수 있는 반도체 소자 제조 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 이에 따라 제조된 반도체 소자를 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자 제조 방법은 반도체 기판 상에서 절연막 패턴들에 의해 둘러싸인 비단결정 씨드막 패턴들을 형성하고, 씨드막 패턴들에 레이저 빔을 조사하여 씨드막 패턴을 단결정화시키고, 제 1 및 제 2 절연막 패턴을 리세스시켜 상부로 돌출된 단결정 활성 패턴을 형성하고, 단결정 활성 패턴을 감싸면서 가로지르는 게이트 전극을 형성하는 것을 포함한다.
상기 기술적 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 소자는 반도체 기판, 반도체 기판으로부터 돌출되며, 비단결정 씨드막 패턴을 액상으로 변화할 때 단결정화시켜 형성된 단결정 활성 패턴, 단결정 활성 패턴의 소정 영역에서 활성 패턴의 양측벽 및 상면을 덮는 게이트 절연막 및 단결정 활성 패턴을 감싸며, 게이트 절연막 상에서 단결정 활성 패턴을 가로지르는 게이트 전극을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도 1 내지 도 11을 참조하여 본 발명의 실시예들에 따른 비휘발성 메모리 소자의 제조 방법에 대해 상세히 설명한다.
도 1 내지 도 9는 본 발명의 실시예들에 따른 반도체 소자 제조 방법을 순서대로 나타낸 단면도이다. 도 10은 본 발명의 일 실시예에 따라 제조된 반도체 소자의 사시도이다. 도 11은 본 발명의 다른 실시예에 따라 제조된 반도체 소자의 사시도이다.
먼저, 도 1을 참조하면, 반도체 소자가 형성될 반도체 기판(100)을 준비한다. 반도체 기판(100)으로는 벌크 실리콘, 벌크 실리콘-게르마늄 또는 이들 상에 실리콘 에피층 또는 실리콘-게르마늄 에피층을 포함하는 복합 구조의 기판일 수 있다.
이어서, 반도체 기판(100) 상에 제 1 절연막(110)을 형성한다. 예를 들어, 제 1 절연막(110)은 BPSG(BoroPhosphoSilicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 또는 HDP(High Density Plasma) 등과 같은 실리콘 산화물로 형성될 수 있다. 여기서, 제 1 절연막(110)의 두께를 조절하여 다중 핀 전계 효과 트랜지스터(multi-fin FET)에서 다중 핀의 높이를 결정할 수 있다. 그리고, 제 1 절연막(110)을 형성하기 전, 반도체 기판(100) 상에 형성될 트랜지스터의 종류에 따라 웰(well; 미도시)을 형성할 수 있다.
다음으로, 도 2를 참조하면, 반도체 기판(100) 상에 제 1 절연막(110)을 형성한 뒤, 제 1 절연막(110) 상에 활성 패턴이 형성될 부분을 노출시키는 마스크 패턴(115)을 형성한다. 그리고 나서, 마스크 패턴(115)을 이용하여 반도체 기판(100) 이 노출될 때까지 제 1 절연막(110)을 식각함으로써 제 1 절연막 패턴(112)을 형성한다. 제 1 절연막 패턴(112)은 후속 공정에 의해 형성될 단결정 활성 패턴(140)의 형상에 따라 달라질 수 있다. 예를 들어, 반도체 기판(100)의 소정 영역을 노출시키는 개구부들이 형성된 패턴일 수 있으며, 이와 달리 라인 앤드 스페이스(line and space) 패턴들로 형성될 수도 있다.
이어서, 제 1 절연막 패턴(112) 상의 마스크 패턴(115)을 제거하고, 도 3에 도시된 바와 같이, 제 1 절연막 패턴(112) 및 반도체 기판(100)의 표면을 따라 컨포말하게 씨드막(seed layer; 120)을 형성한다. 씨드막(120)으로는 비단결정 물질, 예를 들어 비정질(amorphous) 박막 또는 다결정(poly crystal) 박막을 증착하여 형성할 수 있으며, 이러한 씨드막(120)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함하는 박막일 수 있다. 대표적으로 비정질 실리콘막 또는 폴리 실리콘막이 이용될 수 있을 것이다. 이 때, 씨드막(120)은 화학 기상 증착(CVD: Chemical Vapor Deposition) 또는 원자층 증착(ALD: Atomic Layer Deposition) 방법 등을 이용하여 약 2 내지 20nm의 두께로 형성할 수 있다.
그리고 나서, 씨드막(120)을 이방성 식각함으로써 도 4에 도시된 바와 같이, 제 1 절연막 패턴(112)의 측벽에 스페이서 형태의 씨드막 패턴(125)을 형성한다. 제 1 절연막 패턴(112)의 측벽에 형성되는 씨드막 패턴(125)은 서로 마주보며 쌍으로 형성된다. 그리고, 씨드막 패턴(125)의 폭에 따라 후속 공정에서 단결정 활성 패턴(140)의 폭이 결정된다.
이와 같이 형성된 씨드막 패턴(125)은 다양한 형상을 갖을 수 있으며, 예를 들어 폐곡선 평면, 즉, 링 형상의 패턴으로 형성될 수 있다. 또한, 씨드막 패턴(125)은 라인 형태의 패턴으로 형성될 수도 있다.
다음으로, 도 5 및 도 6을 참조하면, 전면에 씨드막 패턴(125) 사이를 채우는 제 2 절연막(130)을 형성한다. 여기서 제 2 절연막(130)은 HDP막과 같은 실리콘 산화막으로 형성될 수 있으며, 제 1 절연막(110)과 동일한 물질일 수 있다. 그리고 나서, 씨드막 패턴(125)의 상면이 노출될 때까지 제 2 절연막(130)을 평탄화한다. 이에 따라, 씨드막 패턴(125) 사이에는 제 2 절연막 패턴(132)이 위치한다.
이어서, 도 7을 참조하면, 씨드막 패턴(125)에 대한 레이저 유도 에피택시얼 성장(LEG: Laser-induce Epitaxial Growth) 공정을 진행한다. 즉, 씨드막 패턴(125) 상면이 노출된 결과물 전면으로 레이저 빔을 조사하여, 씨드막 패턴(125)의 결정 구조를 단결정화시킴으로써 단결정 활성 패턴(140)을 형성한다.
보다 상세히 설명하면, 씨드막 패턴(125) 상면으로 레이저 빔을 조사하며면 비정질 박막 또는 다결정 박막으로 이루어진 씨드막 패턴(125)이 녹아 액체 상태로 상변화된다. 그리고 씨드막 패턴(125)이 액상으로 변화할 때, 씨드막 패턴(125)의 실리콘 또는 게르마늄과 같은 물질이 씨드로 작용하여 반도체 기판(100)의 표면에서부터 수직 및 측면 방향으로 에피택셜 성장되면서 비정질 또는 다결정의 씨드막 패턴(125)이 단결정화된다.
이와 같은 과정은 수 나노초(ns) 내에서 진행되며, 레이저 빔은 씨드막 패턴(125)을 녹일 수 있는 정도의 에너지를 갖는다. 따라서 씨드막 패턴(125)의 두께에 따라 레이저 빔의 에너지가 조절될 수 있다. 그리고 레이저 빔은 씨드막 패 턴(125)의 물질에 따라 달라질 수 있으며, 예를 들어, 씨드막 패턴(125)이 비정질 실리콘막일 경우 약 1410℃이상의 온도를 가질 수 있다. 이와 같이 고온의 레이저 빔을 씨드막 패턴(125)으로 조사하는 것은 단시간 내에 이루어지므로, 씨드막 패턴(125) 이외의 다른 구조물들에 가해지는 열적 스트레스는 거의 없을 것이다.
그리고, 레이저 빔으로는 예를 들어 기체 레이저의 일종인 엑시머(excimer) 레이저를 이용함으로써 단시간 내에 씨드막 패턴(125)으로 레이저 빔을 조사할 수 있다.
또한, 씨드막 패턴(125)을 액상으로 변화시킬 때 상변화가 일어나는 씨드막 패턴(125)의 온도 구배를 감소시키기 위해 반도체 기판(100)을 약 200 내지 600℃의 온도로 가열할 수 있다. 이와 같이 반도체 기판(100)을 가열함으로써 조밀하면서 보다 큰 사이즈의 그레인(grain)들을 갖는 단결정 활성 패턴(140)을 형성할 수 있다.
이와 같이 비정질 또는 다결정 박막으로 이루어진 씨드막 패턴(125)을 형성하고, 씨드막 패턴(125)에 대해 레이저 유도 에피택시얼 성장(LEG) 공정을 수행하여 단결정 활성 패턴(140)을 형성함으로써, 반도체 기판을 식각하지 않고 핀 전계 효과 트랜지스터의 실리콘 핀을 형성할 수 있다. 이에 따라 식각에 의한 핀의 표면 손상이 발생하지 않으므로 핀 전계 효과 트랜지스터의 전기적 특성을 향상시킬 수 있다.
그리고, 핀 전계 효과 트랜지스터의 유효 채널 폭을 증가시키기 위해, 종래에는 보조 패턴들을 이용하여 다수의 실리콘 핀을 형성하던 것과 달리 보조 패턴을 사용하지 않고 다중 핀을 형성할 수 있으므로, 다수의 실리콘 핀을 형성하는 공정을 단순화할 수 있다.
또한, 레이저 유도 에피택시얼 성장 공정을 이용함으로써 단순한 공정으로 양질의 단결정 활성 패턴, 즉 단결정 다중 핀을 형성할 수 있으므로, 핀 전계 효과 트랜지스터의 온 전류를 증가시킬 수 있다.
이와 같이 단결정 활성 패턴(140)을 형성한 다음, 도 8에 도시된 바와 같이, 제 1 및 제 2 절연막 패턴(112, 132)을 리세스시킨다. 제 1 및 제 2 절연막 패턴(112, 132)은 습식 식각 공정을 수행하여 리세스될 수 있다. 이와 같이 리세스된 제 1 및 제 2 절연막 패턴(114, 134)은 단결정 활성 패턴(140)들 사이에 잔류하여 소자 분리막 역할을 할 수 있다. 즉, 단결정 활성 패턴(140)들은 리세스된 제 1 및 제 2 절연막 패턴(114, 134)의 표면으로부터 돌출된 형태를 갖을 수 있다.
다음으로 도 9를 참조하면, 단결정 활성 패턴(140)의 노출된 표면, 즉, 양측면 및 상면에 게이트 절연막(150)을 형성한다. 여기서, 게이트 절연막(150)은 예를 들어, SiO2, Si3N4, SiON, GexOyNz, GexSiyOz, 고유전율 물질 또는 이들의 조합으로 적층된 복합막으로 형성할 수 있다.
그리고 나서, 게이트 절연막(150) 상에 단결정 활성 패턴(140)들을 감싸면서 가로지르는 게이트 전극(160)을 형성한다. 여기서, 게이트 전극(160)은 예를 들어, 도핑된 폴리실리콘, W, Pt, Ru, Ir 등의 금속 물질, TiN, TaN, WN 등의 전도성 금속 질화물 또는 RuO2, IrO2 등의 전도성 금속 산화물로 이루어지는 단일층 또는 이 들의 조합으로 이루어진 복합층으로 형성될 수 있다.
이와 같이 게이트 전극(160)과 단결정 활성 패턴(140)들이 접하는 면은 핀 전계 효과 트랜지스터의 핀 역할을 하게되어, 단결정 활성 패턴(140)의 양측면 및 상면에 채널이 형성된다.
이 후, 게이트 전극(160) 양측의 단결정 활성 패턴(140)들로 불순물을 주입하여 불순물 영역들을 형성하여 본 발명의 일 실시예에 따른 반도체 소자를 완성한다.
이와 같은 방법에 따라 제조된 반도체 소자들의 사시도가 도 10 및 도 11에 도시되어 있다. 이러한 반도체 소자들은 도 2를 참조하여 설명한 제 1 절연막 패턴(112)의 형상에 따라 단결정 활성 패턴의 형상이 달라질 수 있을 것이다.
즉, 도 10을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는 도 2의 제 1 절연막 패턴(112) 형성시, 제 1 절연막 패턴(112) 내에 개구부를 형성함으로써 제조될 수 있다.
보다 상세히 설명하면, 도 10에 도시된 반도체 소자는 폐곡선 형상의 하나의 단결정 활성 패턴(140) 상에 2개의 게이트 전극(160)이 지나가는 구조를 갖을 수 있다. 그리고 단결정 활성 패턴(140)과 게이트 전극(160)이 접하는 면에는 게이트 절연막(150)이 개재되어 있다. 이 때, 단결정 활성 패턴(140)은 비정질 또는 다결정 박막으로 이루어진 씨드막 패턴(도 6의 125 참조)에 대해 LEG 공정을 수행하여 단결정화된 활성 패턴(140)이다. 따라서 단결정 활성 패턴(140)은 표면의 손상이 없으며, 조밀하면서도 보다 큰 크기의 그레인들로 이루어져 있다.
이러한 하나의 단결정 활성 패턴(140)이 4부분으로 구분될 수 있다. 그리고 게이트 전극(160)은 단결정 활성 패턴(140)의 양측면 및 상면을 감싸면서 가로지르도록 형성되어 있어, 하나의 게이트 전극(160)이 하나의 활성 패턴(140)을 두 번 가로질러 위치한다. 이에 따라 하나의 트랜지스터가 두 개의 채널 영역을 갖을 수 있다. 따라서 트랜지스터의 활성 영역 폭이 증가되므로 반도체 소자의 온 전류가 증가될 수 있다.
다음으로, 도 11을 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자는 도 2의 제 1 절연막 패턴(112) 형성시, 라인 형태의 제 1 절연막 패턴(112)들을 형성함으로써 제조될 수 있다.
보다 상세히 설명하면, 도 11에 도시된 반도체 소자는 라인 형상의 단결정 활성 패턴(240)들이 다수 개 형성되어 있으며, 다수의 단결정 활성 패턴(240)들의 소정 영역 상을 가로지르되, 단결정 활성 패턴(240)들의 양측면 및 상면을 감싸는 하나의 게이트 전극(260)을 갖는다. 그리고 단결정 활성 패턴(240)과 게이트 전극(260)이 접하는 면에는 게이트 절연막(250)이 개재되어 있다. 따라서 게이트 전극(260)과 접하는 단결정 활성 패턴(240)의 양측면 및 상면에 트랜지스터의 채널 영역이 형성된다.
여기서, 라인 형상의 단결정 활성 패턴(240)은 라인 형태의 씨드막 패턴(도 6의 125 참조)을 형성하고, LEG 공정을 수행하여 단결정화된 활성 패턴이다. 이러한 단결정 활성 패턴(240)은 사진 식각 공정없이 형성되므로 표면의 손상이 없으며, 조밀하면서도 보다 큰 크기의 그레인들로 이루어진다. 이에 따라 핀 전계 효과 트랜지스터의 전기적 특성이 보다 향상될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같이 본 발명의 반도체 소자 제조 방법 및 이에 따라 제조된 반도체 소자에 따르면 핀 전계 효과 트랜지스터의 활성 패턴을 형성하기 위해 반도체 기판을 식각하지 않으므로 표면의 손상을 방지하면서 단결정 활성 패턴을 형성할 수 있다.
그리고, 활성 패턴을 형성시 비정질 또는 다결정으로 이루어진 씨드막 패턴을 형성하고, 씨드막 패턴에 대해 LEG 공정을 수행함으로써, 간단한 공정을 통해 조밀하면서도 보다 큰 사이즈의 그레인들로 이루어진 단결정 활성 패턴을 형성할 수 있다.
또한, 핀 전계 효과 트랜지스터에서 채널이 형성되는 다수의 핀들을 형성할 때 보조 패턴들을 이용하지 않고 양질의 핀들을 형성할 수 있다.
이에 따라, 전기적 특성이 보다 향상된 핀 전계 효과 트랜지스터를 갖는 반도체 소자를 제조할 수 있다.
Claims (22)
- 반도체 기판 상에서 절연막 패턴들에 의해 둘러싸인 비단결정 씨드막 패턴들을 형성하고,상기 씨드막 패턴들에 레이저 빔을 조사하여 상기 씨드막 패턴을 단결정화시키고,상기 절연막 패턴을 리세스시켜 상부로 돌출된 단결정 활성 패턴을 형성하고,상기 단결정 활성 패턴을 감싸면서 가로지르는 게이트 전극을 형성하는 것을 포함하는 반도체 소자 제조 방법.
- 제 1 항에 있어서, 상기 절연막 패턴들에 의해 둘러싸인 상기 비단결정 씨드막 패턴들을 형성하는 것은,상기 반도체 기판의 소정 영역을 노출시키는 제 1 절연막 패턴을 형성하고,상기 제 1 절연막 패턴의 측벽에 상기 비단결정씨드막 패턴들을 형성하고,상기 비단결정 씨드막 패턴들 사이를 채우는 제 2 절연막 패턴을 형성하는 것을 포함하는 반도체 소자 제조 방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 2 항에 있어서,상기 제 1 절연막 패턴을 형성하는 것은 상기 반도체 기판의 소정 영역을 노 출시키는 개구부들을 형성하는 반도체 소자 제조 방법.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제 2 항에 있어서,상기 제 1 절연막 패턴을 형성하는 것은 라인 앤드 스페이스의 패턴들을 형성하는 반도체 소자 제조 방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제 2 항에 있어서,상기 제 1 및 제 2 절연막 패턴은 실리콘 산화막으로 형성하는 반도체 소자 제조 방법.
- 제 2 항에 있어서, 상기 씨드막 패턴을 형성하는 것은,상기 제 1 절연막 패턴을 따라 컨포말하게 비단결정 씨드막을 형성하고,상기 씨드막을 이방성 식각하여 상기 제 1 절연막 패턴 측벽에 스페이서 형태의 상기 씨드막 패턴을 형성하는 것을 포함하는 반도체 소자 제조 방법.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제 6 항에 있어서,상기 씨드막은 실리콘, 게르마늄 또는 이들의 혼합물을 포함하는 박막으로 형성하는 반도체 소자 제조 방법.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제 7 항에 있어서,
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제 6 항에 있어서,상기 씨드막은 2 내지 20nm의 두께로 형성하는 반도체 소자 제조 방법.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제 6 항에 있어서,상기 씨드막 패턴은 폐곡선 형상으로 형성하는 반도체 소자 제조 방법.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제 6 항에 있어서,상기 씨드막 패턴은 라인 형상으로 형성하는 반도체 소자 제조 방법.
- 제 2 항에 있어서, 상기 제 2 절연막 패턴을 형성하는 것은,측벽에 상기 씨드막 패턴이 형성된 상기 제 1 절연막 패턴 상에 상기 씨드막 패턴 사이를 채우는 제 2 절연막을 형성하고,상기 제 2 절연막을 평탄화하여 상기 씨드막 패턴의 상면을 노출시켜 상기 제 2 절연막 패턴을 완성하는 것을 포함하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 씨드막 패턴들의 결정 구조를 단결정화시키는 것은, 상기 씨드막 패턴 에 레이저 빔을 조사하여 상기 씨드막 패턴을 액상으로 변화시키는 반도체 소자 제조 방법.
- 청구항 14은(는) 설정등록료 납부시 포기되었습니다.제 13 항에 있어서,상기 레이저 빔을 조사할 때, 상기 반도체 기판을 200 내지 600℃로 가열하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 게이트 전극 형성 전, 상기 단결정 활성 패턴의 표면에 게이트 절연막을 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
- 청구항 16은(는) 설정등록료 납부시 포기되었습니다.제 15 항에 있어서,상기 게이트 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및 고유전막으로 이루어지 조합으로 선택된 어느 하나의 물질로 형성하는 반도체 소자 제조 방법.
- 청구항 17은(는) 설정등록료 납부시 포기되었습니다.제 15 항에 있어서,상기 게이트 전극은 폴리 실리콘, 금속 물질, 금속 질화물 또는 전도성 금속 산화물로 이루어지는 단일막 또는 이들의 조합으로 이루어진 복합막으로 형성하는 반도체 소자 제조 방법.
- 반도체 기판;상기 반도체 기판으로부터 돌출되며, 비단결정 씨드막 패턴을 액상으로 변화할 때 단결정화시켜 형성된 단결정 활성 패턴;상기 단결정 활성 패턴의 소정 영역에서 상기 활성 패턴의 양측벽 및 상면을 덮는 게이트 절연막; 및상기 단결정 활성 패턴을 감싸며, 상기 게이트 절연막 상에서 상기 단결정 활성 패턴을 가로지르는 게이트 전극을 포함하는 반도체 소자.
- 청구항 19은(는) 설정등록료 납부시 포기되었습니다.제 18 항에 있어서,상기 씨드막 패턴은 실리콘, 게르마늄 또는 이들의 혼합물을 포함하는 박막으로 형성된 반도체 소자.
- 청구항 20은(는) 설정등록료 납부시 포기되었습니다.제 19 항에 있어서,상기 씨드막 패턴은 비정질 실리콘막 또는 폴리 실리콘막으로 형성된 반도체 소자.
- 제 18 항에 있어서,상기 단결정 활성 패턴은 폐곡선 형상을 갖는 반도체 소자.
- 제 18 항에 있어서,상기 단결정 활성 패턴은 라인 형상을 갖는 반도체 소자.
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