KR20030065864A - 이중-게이트 플래쉬 메모리소자 및 그 제조방법 - Google Patents

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Abstract

종래의 플래쉬 메모리소자는 벌크 실리콘기판에서 MOS 공정기술을 이용하여 제작되며 구조 또한 MOS소자와 비슷하다.
종래의 CMOS소자는 스케일링 다운 특성이 우수한 반면, 플래쉬 메모리소자는 채널에 있는 전하가 플로팅(floating) 전극으로 이동하기 위해 터널링하는 터널링 산화막 산화막의 두께를 7 nm 또는 8 nm이하로 줄일 수 없어 스케일링 다운 특성이 나쁘다.
이를 해결하기 위하여 본 발명은 SOI 웨이퍼가 아닌, 값이 싸고 플로팅 바디 효과나 열전도 문제가 없는 벌크 실리콘기판에 폭이 100nm 이하인 담장형 Fin액티브 영역을 형성하고, 측면에 터널링 산화막을 형성하며 전하가 저장될 수 있는 플로팅(저장) 전극을 형성하여 플래쉬 메모리소자를 구현한다.
상기한 구성의 이중-게이트 플래쉬 메모리소자 구조에 의해 스케일링 다운 특성이 우수하고 메모리 성능을 향상시킬 수 있다.

Description

이중-게이트 플래쉬 메모리소자 및 그 제조방법 {Double-Gate Flash Memory}
본 발명은 벌크 실리콘기판에 구현된 이중-게이트 플래쉬 메모리소자에 관한 것으로, 보다 상세하게는 종래 플래쉬 메모리소자의 집적도 및 프로그램 특성을 개선시킬 수 있는 플래쉬 메모리소자의 구조에 관한 것이다.
플래쉬 메모리소자는 메모리 그 자체로서 뿐만 아니라 각종 전자기기에 널리 사용되고 있다.
특히 최근의 임베디드(embedded) 로직 기술은 공정상 문제없이 구현할 수 있는 메모리를 필요로 하는데, 이에 플래쉬 메모리소자가 적합한 것으로 알려져 있다.
이와 같이 새로운 고성능 고집적 플래쉬 메모리소자는 메모리 그 자체로서 뿐만 아니라 로직과 같이 결부되어 엄청난 부가가치를 창출할 수 있는 특성을 갖고 있어 현재 전 세계적으로 연구가 매우 활발하게 진행되고 있다.
실리콘 CMOS 반도체 소자의 크기가 100 nm급 또는 그 이하로 줄어들면서 집적도는 물론이고 전력소모가 적으면서 속도가 빠른 VLSI를 구현할 수 있게 되었고, 결국 각종 전기 전자시스템의 크기가 작아지고 전력소모가 줄어드는 등 시스템 성능이 크게 개선되었다.
이것이 가능하게 된 주된 이유는 CMOS 소자의 스케일링 다운 특성이 우수하기 때문에 가능한 것이었고, 이들 소자의 게이트 크기는 현재 계속 스케일링 다운되어 채널길이가 50 nm 이하의 영역에서 까지 연구되고 있다.
이와 같은 CMOS 소자 크기의 감소에 부응하여 발달된 CMOS 공정기술을 이용하는 플래쉬 메모리소자의 특성도 함께 개선되어야 큰 부가가치를 창출할 수 있다.
이와 같은 플래쉬 메모리소자의 종래기술에 대하여 첨부된 도면을 참고로 하여 설명하면, 도 1a와 도 1b는 종래의 플래쉬 메모리소자가 스케일링 다운되는 것을 보이고 있다.
도 1a에 비해 도 1b를 보면 채널 길이는 물론 게이트 높이나 접합의 깊이가 줄어들어 있는데, 터널링 산화막(66)과, 저장 전극(68) 또는 플로팅 전극과 컨트롤 전극(72) 사이에 있는 전극 사이 산화막(70)의 두께는 줄어들지 않음을 알 수 있다.
종래의 MOS 소자는 스케일링 다운 됨에 따라 얇은 게이트 산화막을 사용하여쉽게 작게 할 수 있지만 플래쉬 메모리소자의 경우는 그렇지 못하다.
플래쉬 메모리소자는 종래의 CMOS 소자와 유사한 구조를 갖는데, 다른 점은 컨트롤(contorol) 전극(72)과 소자의 채널 사이에 전하를 저장하는 저장(storage) 전극(68)을 가지고 있다.
상기 저장 전극(68) 아래에는 터널링 산화막(66)이 존재하는데, 이 터널링 산화막(66)의 두께를 소자의 스케일링 다운에 따라 얇게 할 수 없는 문제점이 있다.
만약 터널링 산화막(66)의 두께가 얇아지면 저장 전극(68)에 저장되어 있는 전하가 다시 채널로 빠져나가 메모리의 유지(retention) 특성이 나빠지기 때문이다.
따라서 이를 개선하기 위한 여러 가지 방안이 절실히 필요한 실정이다.
도 1에서와 같이 종래의 플래쉬 메모리소자는 터널링 산화막(66)의 두께를 낮출 수 없는 문제가 있고, 이것은 결국 매우 발전된 CMOS 기술환경에서도 불구하고 플래쉬 메모리를 위한 소자의 채널길이를 줄일 수 없게 하는 요인이 된다.
즉, 플래쉬 메모리를 위한 소자의 채널길이가 줄어들기 위해서는 CMOS 소자에서 게이트 산화막에 해당하는 터널링 산화막(66)의 두께를 얇게 해야 한다.
그러나, 상기 터널링 산화막(66)의 두께를 얇게 하면 메모리에서 중요한 유지(retention) 특성이 보장되지 않는다.
결국 얼마가지 않아 현재의 플래쉬 메모리소자는 그 가치가 떨어질 수 밖에 없는 입장에 놓여 있다.
그나마 종래의 플래쉬 메모리소자를 조금 변형한 SONOS형의 플래쉬 메모리소자를 사용되기 위한 연구가 진행되고 있고, 그 구조는 도 1에서 저장 전극(68)의 물질을 질화막(Si3N4)으로 바꾼 것과 동일하다.
이와 같은 SONOS형 플래쉬 메모리소자도 역시 CMOS 소자에서의 게이트 산화막에 해당되는 oxide-nitride-oxide (ONO) (예: 2 nm/4 nm/ 4 nm)의 두께가 더 두껍기 때문에 스케일링 다운 특성이 같은 게이트 길이를 갖는 CMOS 소자에 비해 나쁘다.
또한 ONO 절연막 구조에서 N에 해당하는 질화막에는 전하를 저장할 수 있는 트랩이 존재하는데 쓰기 프로그램에서 전하가 저장된다.
그런데 이 트랩 밀도가 불균일하기 때문에 어느 정도 이상의 게이트 길이와 폭을 필요로 하고 결국 집적도를 개선하는데는 한계가 있게 된다.
종래의 CMOS 소자 연구에 있어서 SOI 실리콘기판에 구현되는 이중-게이트 소자가 최근 발표되고 있는데, 이는 현재까지 알려진 소자 중에서 가장 채널의 길이를 짧게 할 수 있는 특징을 갖고 있다.
도 2a와 도 2b는 SOI 실리콘기판(2a)에 형성된 이중-게이트 소자의 도면을 투명하게 그리고 불투명하게 나타낸다.
상기 이중-게이트 소자는 채널의 양쪽 (또는 상하)에 게이트 전극(76)을 두어 소위 짧은 채널 효과를 크게 개선할 수 있는 특징을 가지고 있다.
그런데 종래의 이중-게이트 MOS 소자는 모두 SOI 실리콘기판에 구현되기 때문에 기판이 벌크 웨이퍼에 비해 훨씬 비싼 단점이 있고, 더욱이 종래의 SOI 소자가 갖고 있는 플로팅(floating) 바디(body) 문제를 갖고 있다.
또한 SOI 실리콘기판(2a)에 형성된 BOX(Buried Oxide)가, 소자에서 발생한 열이 SOI 실리콘기판(2a)으로 전도되는 것을 차단하기 때문에 소자의 특성이 저하되는 문제가 있다.
따라서, 본 발명은 상기한 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 종래 MOS형 플래쉬 메모리소자의 스케일링 다운 특성을 개선함과 동시에 메모리 특성을 크게 개선할 수 있는 벌크형 이중-게이트 플래쉬 메모리소자에 의해 결국 플래쉬 메모리의 성능과 집적도를 동시에 근본적으로 개선할 수 있는 이중-게이트 플래쉬 메모리소자 및 그 제조방법을 제공하는데 그 목적이 있다.
본 발명은 또한 바디인 Fin액티브 영역이 벌크 실리콘기판에 연결되어 종래 SOI 소자의 문제점인 플로팅 바디 효과, 누설 전류 및 SOI 실리콘기판으로의 열전도 문제를 해결할 수 있으며, 웨이퍼 가격을 낮출 수 있는 이중-게이트 플래쉬 메모리소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기한 본 발명의 목적을 달성하기 위한 기술적 사상으로써, 본 발명은 벌크 실리콘기판과, 상기 벌크 실리콘기판에 연결되고 벌크 실리콘기판 상부에 단결정 실리콘으로 형성된 담장 모양의 Fin액티브 영역과, 상기 벌크 실리콘기판 표면에서 Fin액티브 영역의 일정 높이까지 형성된 제2산화막과, 상기 제2산화막 위의 Fin액티브 영역 양쪽 측벽에 형성된 터널링 산화막과, 상기 Fin액티브 영역의 위쪽 표면에 터널링 산화막의 두께와 같거나 두껍게 형성된 제1산화막과, 상기 제1,2산화막 위에 전하를 저장시키도록 형성된 저장 전극과, 상기 저장 전극 위에 형성된 전극 사이 산화막과, 상기 전극 사이 산화막 위에 형성된 컨트롤 전극과, 상기 컨트롤 전극과 겹치는 Fin액티브 영역을 제외한 Fin액티브 영역 양쪽에 형성된 소스/드레인과, 상기 소스, 드레인, 컨트롤 전극의 콘택 부분에 형성된 콘택영역 및 금속층(48)으로 구성됨을 특징으로 하는 이중-게이트 플래쉬 메모리소자를 제공하고자 한다.
또한, 본 발명은 벌크 실리콘기판에 단결정 실리콘으로 담장 모양의 Fin액티브 영역을 형성하는 공정과, 상기 벌크 실리콘기판 표면에서 Fin액티브 영역의 일정 높이까지 제2산화막을 형성하는 공정과, 상기 제2산화막 위로 형성된 Fin액티브 영역 양쪽 측벽에 터널링 산화막을 형성하는 공정과, 상기 Fin액티브 영역의 위쪽 표면에 터널링 산화막의 두께와 같거나 두껍게 제1산화막을 형성하는 공정과, 상기 제1,2산화막 위에 프로그램에 의해 전하를 저장시키도록 저장 전극을 형성하는 공정과, 상기 저장 전극 위에 전극 사이 산화막을 형성하는 공정과, 상기 전극 사이 산화막 위에 컨트롤 전극을 형성하는 공정과, 상기 컨트롤 전극과 Fin액티브 영역을 제외한 Fin액티브 영역 양쪽에 소스/드레인을 형성하는 공정과, 상기 소스, 드레인, 컨트롤 전극의 콘택 부분에 콘택영역 및 금속층을 형성하는 공정을 포함하는 이중-게이트 플래쉬 메모리소자 제조방법을 제공하고자 한다.
도 1a 및 도 1b는 종래 플래쉬 메모리소자의 스케일링하기 전과 후의 단면도이다.
도 2a 및 도 2b는 종래 FinFET소자를 투명 및 해칭을 넣은 사시도이다.
도 3a 및 도 3b는 본 발명의 일실시예에 따른 플래쉬 메모리소자의 사시도와 평면도이다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 플래쉬 메모리소자의 사시도와 평면도이다.
도 5a 내지 도 5d는 도 3을 구현하기 위한 각 마스크 단계를 보여주는 평면도이다.
도 6은 도 3의 사시도를 채널을 중심으로 해서 수평과 수직 방향으로 자른 단면도이다.
도 7은 도 4의 사시도를 채널을 중심으로 해서 수평과 수직 방향으로 자른 단면도이다.
도 8a 내지 도 8d는 본 발명의 제1실시예에 따라 플래쉬 메모리소자의 바디 구조를 구현하는 공정을 보여주는 예시도이다.
도 9a 내지 도 9d는 본 발명의 제2실시예에 따라 플래쉬 메모리소자의 바디구조를 구현하는 공정을 보여주는 예시도이다.
도 10a 내지 도 10d는 본 발명의 제3실시예에 따라 플래쉬 메모리소자의 바디 구조를 구현하는 공정을 보여주는 예시도이다.
도 11a 내지 도 11d는 본 발명의 제4실시예에 따라 플래쉬 메모리소자의 바디 구조를 구현하는 공정을 보여주는 예시도이다.
도 12a 내지 도 12d는 본 발명의 제5실시예에 따라 플래쉬 메모리소자의 바디 구조를 구현하는 공정을 보여주는 예시도이다.
도 13a 내지 도 13c는 본 발명의 제6실시예에 따라 플래쉬 메모리소자의 주요 제조단계와 구조를 보여주는 단면도이다.
도 14a 내지 도 14c는 본 발명의 제7실시예에 따라 플래쉬 메모리소자의 주요 제조단계와 구조를 보여주는 단면도이다.
도 15a 내지 도 15c는 본 발명의 제8실시예에 따라 플래쉬 메모리소자의 주요 제조단계와 구조를 보여주는 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
2 : 실리콘기판2a : SOI 실리콘기판
2b : 벌크 실리콘기판4 : Fin액티브 영역
6 : 제1산화막10 : 제2산화막
12 : 터널링 산화막14 : 질화막
16 : 컨트롤 전극18 : 선택적 에피층
20 : 제3산화막22 : 버퍼 산화막
24 : 산화방지용 질화막26 : 스페이서 산화막
28 : 필드 산화막30 : 스페이서
32 : 저장 전극34 : 전극 사이 산화막
36 : 스페이서 저장 전극38 : 저장 전극
40 : 바디46 : 콘택 영역
48 : 금속층64 : 소스/드레인
66 : 터널링 산화막68 : 저장 전극
70 : 전극 사이 산화막72 : 컨트롤 전극
74 : 게이트 산화막76 : 게이트 전극
이하, 본 발명의 실시예에 대한 구성 및 그 작용을 첨부한 도면을 참조하면서 상세히 설명하기로 한다.
본 발명은 이중-게이트 소자가 짧은 채널 효과를 크게 개선할 수 있다는 개념을 플래쉬 메모리를 위한 소자의 스케일링 다운에 적용하여 소자의 크기를 작게 할 수 있고, 결국 집적도를 개선하여 메모리 용량을 늘릴 수 있는 플래쉬 메모리소자에 관한 것이다.
도 3a는 이와 같은 개념을 플래쉬 메모리소자에 적용하여 본 발명에서 구현한 것으로, 소자의 바디인 Fin액티브영역이 벌크 실리콘기판에 연결된 이중-게이트 플래쉬 메모리소자의 주요 부분에 대한 3 차원 도면을 나타낸다.
배선을 위한 금속층은 제외하고 주요 부분만 보인 것으로 도 3b는 평면도를 보이고 있다.
기본적으로, 벌크 실리콘기판(2b)과,
상기 벌크 실리콘기판(2b)에 연결되고 벌크 실리콘기판(2b) 상부에 단결정 실리콘으로 형성된 담장 모양의 Fin액티브 영역(4)과,
상기 벌크 실리콘기판(2b) 표면에서 Fin액티브 영역(4)의 일정 높이까지 형성된 제2산화막(10)과,
상기 제2산화막(10) 위의 Fin액티브 영역(4) 양쪽 측벽에 형성된 터널링 산화막(12)과,
상기 Fin액티브 영역(4)의 위쪽 표면에 터널링 산화막(12)의 두께와 같거나 두껍게 형성된 제1산화막(6)과,
상기 제1,2산화막(6,10) 위에 전하를 저장시키도록 형성된 저장 전극(32)과,
상기 저장 전극(32) 위에 형성된 전극 사이 산화막(34)과,
상기 전극 사이 산화막(34) 위에 형성된 컨트롤 전극(16)과,
상기 컨트롤 전극(16)과 겹치는 Fin액티브 영역(4)을 제외한 Fin액티브 영역(4) 양쪽에 형성된 소스/드레인과,
상기 소스, 드레인, 컨트롤 전극(16)의 콘택 부분에 형성된 콘택영역(46) 및 금속층(48)으로 구성된다.
상술한 기본적인 구성에서, 상기 Fin액티브 영역(4)의 폭을 일정하게 하지 않고 벌크 실리콘기판(2b)에 가까와짐에 따라 제2산화막(10) 내에서 넓어지도록 하여 Fin액티브 영역(4)의 저항을 줄일 수 있다.
상술한 기본적인 구성에서, 상기 Fin액티브 영역(4)이 상부 폭은 좁고, 하부 폭이 넓은 사다리꼴 모양으로 할 수 있다.
상술한 기본적인 구성에서, 상기 Fin액티브 영역(4)의 두 상부 모서리를 900℃ 이상의 산화공정, 식각공정 또는 수소 분위기에서 어닐링을 통해 둥글게 형성하여 소자의 내구성을 향상시킬 수 있다.
상술한 구성에서, 상기 컨트롤 전극(16)을 구성하는 물질은 폴리실리콘, 폴리 SiGe, 금속을 사용할 수 있다.
상기 벌크 실리콘기판(2b)에서 폭이 4 nm에서 100 nm 이하이고 두께가 0.5 nm에서 200 nm 사이인 제1산화막(6) 하드(hard) 마스크를 먼저 정의하고, 건식식각을 수행하면 폭이 하드 마스크와 같은 4 nm에서 100 nm인 담장형 단결정 실리콘 구조물인 Fin액티브 영역(4)이 형성되고, 상기 Fin액티브 영역(4)의 양쪽면은 거의수직으로 형성된다.
이후 플라즈마 식각으로 인한 문제를 해결하기 위한 공정 및 터널링 산화막(12)을 안정화 시키는 공정을 수행한다.
나중에 형성될 컨트롤 전극(16)과 벌크 실리콘기판(2b) 사이의 절연을 위해 Fin액티브 영역(4)의 주변에 제2산화막(10)을 20 nm에서 800 nm 사이의 두께로 형성한다.
상기 제2산화막(10) 위로 돌출된 Fin액티브 영역(4)의 높이는 5 nm에서 300 nm 사이이다.
상기 Fin액티브 영역(4)의 양측으로 1 nm 에서 10 nm 사이의 터널링 산화막(12)을 형성하고 전하를 저장시킬 수 있는 저장 전극(32)을 형성한다.
상기 저장 전극(32)은 도전성 물질이거나 질화막과 같은 절연성 물질이어야 한다.
여기서 도 14의 공정단계에서 보인 것과 같이 저장 전극 물질을 비등방으로 식각하여 터널링 산화막(12)의 양 측벽에 스페이서 형태의 스페이서 저장 전극(36)을 형성할 수 있고, 다른 한편으로 저장 전극 물질을 비등방 식각하지 않고 도 13의 저장 전극(32)과 같이 그냥 보존할 수 있다.
약 1 nm 에서 30 nm 사이의 절연물질로 전극 사이 산화막(34)을 저장 전극(32 또는 36) 위에 형성하고 그 위에 컨트롤 전극(16)을 형성한다.
도 13의 경우에 저장 전극(32)이 비등방으로 식각되지 않고 남아 있다가 결국 컨트롤 전극(16)을 정의할 때 같이 정의되므로 위에서 본 모양은 컨트롤전극(16)과 같게 된다.
결국 도 13과 도 14의 Fin액티브 영역(4)의 양쪽 측벽에 저장 전극(32 또는 36), 전극 사이 산화막(34) 및 컨트롤 전극(16)이 형성되어, 이중-게이트 CMOS 소자의 발전된 구조를 갖고 있어 소자의 스케일링 다운에 매우 유리하다.
도 3b에서 컨트롤 전극(16)과 겹치지 않는 Fin액티브 영역(4)은 소스/드레인이 형성된다.
상기 Fin액티브 영역(4)에서 소스/드레인이 형성되는 곳에 콘택이 형성되어 금속선이 연결되는 부분은 채널과 같은 폭의 Fin액티브 영역(4) 구조이기 때문에 기생 소스/드레인 저항을 크게 증가시키는 단점이 있어, 도 4a에서와 같이 선택적 에피층(18)을 성장하여 기생 저항 성분을 줄인다.
도 3a에서 Fin액티브 영역(4)의 소스/드레인 영역에 일점쇄선으로 표시된 것은 소스/드레인 접합 깊이를 나타낸다.
도면에서는 접합의 깊이가 제2산화막(10) 표면 위쪽 면보다 더 위에 위치하고 있다.
이는 접합깊이를 조절하여 짧은 채널 효과를 제어하기 위함이다.
제2산화막(10) 위쪽 면을 기준(0 nm)으로 했을 때 소스/드레인 접합 깊이가 위쪽으로, 0 nm 보다 크고 50 nm 이내로 하면 짧은 채널 효과를 억제할 수 있다.
반대로 접합 깊이를 아래 쪽으로, 0 nm 보다 작고 -50 nm 보다 크면 짧은 채널 효과보다는 전류 구동능력을 증가시키는 효과를 가져 온다.
도 4a에서 선택적 에피층(18)을 성장하는 일예를 설명한다.
공정 순서에서 컨트롤 전극(16) 형성까지 완료한 다음, 절연막을 5 nm에서 100 nm 사이의 두께로 증착하고, 증착한 절연막 두께와 제2산화막(10) 위로 돌출된 Fin액티브 영역(4)의 높이에 해당하는 두께만큼 비등방 식각하면 컨트롤 전극(16)과 Fin액티브 영역(4)의 소스/드레인 영역이 만나는 근처에만 절연막이 형성되고 다른 곳은 드러나게 된다.
드러난 Fin액티브 영역(4)의 실리콘 영역과 컨트롤 전극(16)의 폴리실리콘 영역을 씨앗으로 하여 선택적 에피층(18)을 5 nm에서 100 nm 사이의 값으로 성장시킨다.
그러면 소스/드레인 영역에도 성장되고 드러난 폴리실리콘 또는 SiGe 게이트에도 성장되어 저항을 줄일 수 있게 된다.
상기 소스/드레인 영역에만 선택적 에피층(18)을 성장하는 다른 방법을 살펴보면, 공정 순서에서 컨트롤 전극(16) 형성까지 완료한 다음 채널의 도우핑(~1018cm-3)에 비해 컨트롤 전극(16)이 1020cm-3이상으로 도우핑되어 있는 상태에서 5 nm에서 20 nm 정도 이내로 습식으로 산화를 시키면 컨트롤 전극(16)에는 3 내지 5배 정도 도우핑에 의해 훨씬 두껍게 산화막이 성장한다.
상기 성장된 산화막을 채널에 형성된 산화막 두께를 기준으로 다시 식각하면 Fin액티브 영역(4)의 측벽에 형성된 산화막이 없어지고 Fin 액티브 영역(4)의 실리콘이 드러나게 된다.
이때 상대적으로 두껍게 산화막이 성장된 컨트롤 전극(16)은 여전히 산화막에 덮혀있게 된다.
소스/드레인의 Fin액티브 영역(4)의 측벽에 드러난 실리콘을 씨앗(seed)으로 하여 선택적 에피층(18)을 성장시킨다.
이때 성장되는 선택적 에피층(18)으로는 단결정 실리콘, 단결정 SiGe, 단결정Ge, 폴리실리콘, 폴리 SiGe이 가능하다.
도 5는 도 3a에 보여진 구조를 구현하기 위한 마스크 순서를 나타낸다.
도 5a에서는 Fin액티브 영역(4)을 구현하기 위한 것이고, 도 5b에서는 컨트롤 전극(16)을 구현하기 위한 것이다.
도 5c는 소스/드레인 콘택을 위한 콘택영역(46)를 보이고 있으며, 도 5d 배선을 위한 금속층(48)의 연결을 보이고 있다.
상기 금속층(48)과 접촉하는 콘택영역을 Fin액티브 영역(4)의 폭이나 컨트롤 전극(16) 길이보다 크게 하고 컨트롤 전극(16)과 Fin액티브 영역(4)의 상부 및 측벽에 금속층(48)과의 콘택이 형성되도록 하여 콘택 저항을 줄일 수 있다.
도 6은 본 발명에서 제안한 도 3의 구조를 채널을 중심으로 해서 수평과 수직 방향으로 자른 단면을 나타낸다.
소스/드레인 영역은 폭이 좁은 Fin액티브 영역(4)와 같은 폭을 가지고 있어 저항이 크다.
중앙 상단에 표시된 콘택영역(46)은 금속층(48)과 Fin액티브 영역(4)에 형성된 소스/드레인을 전기적으로 연결할 때 사용된다.
도 7은 본 발명에서 제안한 도 4의 구조에서 소스/드레인 Fin액티브 영역(4)에 선택적 에피층(18)을 성장한 구조에 대해 채널을 중심으로 해서 수평과 수직 방향으로 자른 단면을 나타낸다.
추가로 보인 좌측 하단의 단면(B-B' 단면)을 보면, Fin액티브 영역(4)의 드러난 양쪽 측벽에 선택적 에피층(18)이 형성되어 있음을 알 수 있다.
상기 선택적 에피층(18)은 Fin액티브 영역(4)의 양쪽 측벽은 물론이고 윗면에도 성장될 수 있다.
소스/드레인 영역은 선택적 에피층(18) 형성 공정을 통하여 Fin액티브 영역(4)과 다르게 폭이 넓어 기생 소스/드레인 저항이 작게 된다.
중앙 상단에 표시된 콘택영역(46)은 금속 패턴(48)과 Fin액티브 영역(4)에 형성된 소스/드레인을 전기적으로 연결할 때 사용된다.
이하의 설명에서는 제안된 구조의 채널이 형성되는 바디를 보이기 위해 3 차원 그림을 사용하지 않고 주요 부분인 채널과 컨트롤 전극(16)이 만나는 곳의 2 차원 단면으로 표시한다.
도 8은 본 발명에 따른 플래쉬 메모리소자의 채널이 형성되는 바디를 구현하기 위한 하나의 예로서, CMP(Chemical Mechanical Polishing)를 도입하여 구현하는 주요 공정단계를 2 차원 단면으로 나타낸다.
도 8a에서 벌크 실리콘기판(2b)에 제1산화막(6)을 형성하고 나노 패터닝을 수행한 뒤, 제1산화막(6)과 벌크 실리콘기판(2b)의 실리콘을 식각한 것을 보인다.
나중에 벌크 실리콘기판(2b)에 연결되는 채널 Fin이 Fin액티브 영역(4)과 같이 형성된다.
이때 상기 제1산화막(6)의 두께는 0.5 nm에서 200 nm 사이의 두께를 사용하고, Fin액티브 영역(4)의 높이는 10 nm에서 1000 nm 사이의 값을, 그 폭은 4 nm에서 100 nm 사이의 값을 사용한다.
도 8b에서는 도 8a에서 형성된 구조에 제2산화막(10)을 20 nm에서 1000 nm 사이의 두께로 바람직하게는, 20 nm에서 800 nm 사이의 두께로 형성하고 CMP를 통하여 식각한 단면을 나타낸다.
도 8c에서는 도 8b에서 형성된 제2산화막(10)을 10 nm에서 950 nm 사이의 두께로 식각한 단면을 나타낸다.
결국 제2산화막(10) 위로 돌출된 Fin액티브 영역(4)의 높이는 5 nm에서 300 nm 사이가 된다.
도 8d에서는 형성된 Fin액티브 영역(4)에 터널링 산화막(12)을 0.5 nm에서 10 nm 사이의 두께로 성장한 단면을 나타낸다.
상기 터널링 산화막(12)을 형성하기 전에 돌출된 Fin액티브 영역(4)의 측벽을 깨끗이 하고 이전 공정에 의한 데미지(damage)를 제거하기 위해 희생 산화막을 성장하였다가 제거한 후, 질소나 아르곤 분위기에서 어닐링을 수행함이 바람직하다.
이후의 후속 공정으로 전극 물질로 폴리실리콘(p+나 n+도우핑)이나 SiGe(p+나 n+도우핑) 또는 금속으로 층을 형성하고 사진전사(photolithography)를 통해 컨트롤 전극(16)을 구현한다.
산화막을 형성하고 적절한 열처리 공정을 수행하며, 필요에 따라 산화막을 증착한다.
그리고 콘택영역(46)을 위한 사진전사(photolithography)를 수행한다.
소스/드레인과 전기적으로 연결이 될 금속층(48)을 증착하고 사진전사를 통해 금속 배선을 형성한다.
도 9는 본 발명에 따른 플래쉬 메모리소자의 채널이 형성되는 바디를 구현하기 위한 하나의 예로서, CMP(Chemical Mechanical Polishing)를 도입하여 구현하는 주요 공정단계를 보인다.
도 9a에서 벌크 실리콘기판(2b)과 Fin액티브 영역(4)에 제1산화막(6)과 질화막(14)을 형성하고 나노 패터닝을 수행한 뒤, 제1산화막(6)과 질화막(14), 그리고 벌크 실리콘기판(2b)의 실리콘을 식각한 것을 나타낸다.
상기 질화막(14)은 CMP의 etch stopper로 사용되며, 그 두께는 10 nm에서 200 nm 사이의 값을 사용한다.
나중에 벌크 실리콘기판(2b)에 연결되는 채널 Fin이 Fin액티브 영역(4)과 같이 형성된다.
이때 상기 제1산화막(6)의 두께는 0.5 nm에서 200 nm 사이의 두께를 사용하고, Fin액티브 영역(4)의 높이는 10 nm에서 1000 nm 사이의 값을 사용한다.
도 9b에서는 도 9a에서 형성된 구조에 제2산화막(10)을 20 nm에서 1000 nm 사이의 두께로 바람직하게는, 20 nm에서 800 nm 사이의 두께로 형성하고 CMP를 통하여 식각한 단면을 나타낸다.
도 9c에서는 도 9b에서 형성된 제2산화막(10)을 10 nm에서 950 nm 사이의 두께로 식각한 단면을 나타낸다.
결국 제2산화막(10) 위로 돌출된 Fin액티브 영역(4)의 높이는 5 nm에서 300 nm 사이가 된다.
도 9d에서는 형성된 Fin액티브 영역(4)에 터널링 산화막(12)을 0.5 nm에서 10 nm 사이의 두께로 성장한 단면도를 나타낸다.
여기서 터널링 산화막(12)은 질화막(14)을 제거한 후 성장할 수도 있다.
상기 터널링 산화막(12)을 형성하기 전에 돌출된 Fin액티브 영역(4)의 측벽을 깨끗이 하고 이전 공정에 의한 데미지(damage)를 제거하기 위해 희생 산화막을 성장하였다가 제거한 후, 질소나 아르곤 분위기에서 어닐링을 수행함이 바람직하다.
이후의 후속 공정으로 게이트 물질로 폴리실리콘(p+나 n+도우핑)이나 SiGe(p+나 n+도우핑) 또는 금속으로 층을 형성하고 사진전사(photolithography)를 통해 컨트롤 전극(16)를 구현한다.
산화막을 형성하고 적절한 열처리 공정을 수행하며, 필요에 따라 산화막을 증착한다.
그리고 콘택영역(46)을 위한 사진전사(photolithography)를 수행한다.
소스/드레인과 전기적으로 연결이 될 금속층(48)을 증착하고 사진전사를 통해 금속 배선을 형성한다.
도 10은 본 발명에 따른 플래쉬 메모리소자의 채널이 형성되는 바디를 구현하기 위한 하나의 예로서, 선택적 에피 성장 방법으로 Fin액티브 영역을 형성하여 구현하는 주요 공정단계를 보인다.
도 10a에서 벌크 실리콘기판(2b)에 두께가 20 nm에서 1000 nm 사이의 제2산화막(10)을 형성하고 나노 패터닝을 수행한 뒤, 제2산화막(10)을 식각한 단면을 나타낸다.
여기서 식각된 제2산화막(10)의 폭은 4 nm에서 100 nm 사이이고 깊이는 10 nm에서 1000 nm 사이의 값을 갖는다.
일종의 식각된 산화막 트랜치 바닥에 드러난 벌크 실리콘기판(2b)의 실리콘 영역을 씨앗으로 하여, 선택적 에피 성장 방법으로 적당한 높이의 선택적 에피층을 성장하여 Fin액티브 영역(4)을 형성한다.
상기 Fin액티브 영역(4) 위에 0.5 nm에서 200 nm 사이의 제1산화막(6)을 형성하고 그 위에 10 nm에서 200 nm 사이의 질화막(14)을 형성한다.
CMP나 건식 식각을 통하여 증착한 두께 만큼 질화막(14)과 제1산화막(6)을 식각하면 도 10b와 같은 단면을 보이게 된다.
도 10c에서는 제2산화막(10)을 10 nm에서 950 nm 사이의 두께로 식각한 단면을 나타낸다.
결국 제2산화막(10) 위로 돌출된 Fin액티브 영역(4)의 높이는 5 nm에서 300 nm 사이가 된다.
도 10d에서는 형성된 Fin액티브 영역(4)에 터널링 산화막(12)을 성장한 단면을 나타낸다.
여기서 터널링 산화막(12)은 질화막(14)을 제거한 후 성장할 수도 있다.
상기 터널링 산화막(12)을 형성하기 전에 돌출된 Fin액티브 영역(4)의 측벽을 깨끗이 하고 이전 공정에 의한 데미지(damage)를 제거하기 위해 희생 산화막을 성장하였다가 제거한 후, 질소나 아르곤 분위기에서 어닐링을 수행함이 바람직하다.
이후의 후속 공정은 도 8d나 도 9d의 후속 공정과 같다.
도 11은 본 발명에 따른 플래쉬 메모리소자의 채널이 형성되는 바디를 구현하기 위한 하나의 예로서, CMP를 사용하지 않고 대신 필드 산화막(28)을 성장하여 원하는 최종 구조를 구현하기 위한 주요 공정단계를 보인다.
여기서는 스페이서 산화막(26) 형성과 필드(field) 산화막(28) 성장기술을 도입하여 구현하는 방법의 주요 공정단계를 보인다.
도 11a에서 나노 사진전사를 수행하여 Fin액티브 영역(4)을 형성한 후, 0.5 nm에서 200 nm 사이 두께의 제1산화막(6)을 형성하고 그 위에 10 nm에서 200 nm 사이의 두께를 갖는 질화막(14)을 형성하며, 다시 그 위에 5 nm에서 500 nm 사이의 두께를 갖는 제3산화막(20)을 형성한다.
상기 제3산화막(20), 질화막(14), 제1산화막(6) 및 벌크 실리콘기판(2b)의 실리콘을 식각하면 도 11a의 단면 구조를 얻게 된다.
형성된 Fin액티브(4) 영역의 높이는 10 nm에서 1000 nm 사이의 값이 된다.
이 상태에서 얇은 버퍼 산화막(22)을 1 nm에서 50 nm 사이의 두께로 형성하고 그 위에 산화방지용 질화막(24)을 5 nm에서 100 nm 사이의 두께로 형성한다.
그 위에 다시 스페이서 산화막(26)을 5 nm에서 500 nm 사이의 두께로 형성하고 비등방 건식식각을 수행하면 스페이스 형태로 산화막(26)이 형성된다.
상기 Fin액티브 영역(4)의 양쪽 면과 윗면은 산화막(6,20,22,26)과 질화막(14,24)으로 싸여 있고, 다른 곳은 벌크 실리콘기판(2b)의 실리콘이 드러나 있게 된다.
상기 벌크 실리콘기판(2b)의 실리콘을 30 nm에서 300 nm 사이의 두께로 등방 식각하면 도 11b의 단면 구조가 된다.
여기서 산화막(20,22,26)을 선택적으로 식각하면 도 11c와 같이 된다.
이 상태에서 필드 산화막(28)을 30 nm에서 500 nm 사이 두께로 성장하고 질화막(14,24)을 제거하면 도 11d와 같은 단면을 갖게 된다.
결국 필드 산화막(28) 위로 돌출된 영역 Fin액티브 영역(4)의 높이는 5 nm에서 300 nm 사이가 된다.
도 11d에서는 형성된 Fin액티브 영역(4)에 터널링 산화막(12)을 성장한 단면도를 나타낸다.
상기 터널링 산화막(12)을 형성하기 전에 돌출된 Fin액티브 영역(4)의 측벽을 깨끗이 하고 이전 공정에 의한 데미지(damage)를 제거하기 위해 희생 산화막을 성장하였다가 제거한 후, 질소나 아르곤 분위기에서 어닐링을 수행함이 바람직하다.
이후의 후속 공정은 도 8d, 도 9d, 도 10d의 후속 공정과 같다.
도 12는 본 발명에 따른 플래쉬 메모리소자의 채널이 형성되는 바디를 구현하기 위한 하나의 다른 예로서, 스페이서(30) 형성과 필드(field) 산화막(28) 성장기술을 도입하여 구현하는 방법의 주요 공정단계를 보인다.
도 11에 비해 스페이서(30)을 구성하는 물질만 다르다.
도 12a에서 벌크 실리콘기판(2b)에 나노 사진전사를 수행하여 Fin액티브 영역(4)을 형성한 후, 그 위에 0.5 nm에서 200 nm 사이 두께의 제1산화막(6)을 형성하고 그 위에 10 nm에서 200 nm 사이의 두께를 갖는 질화막(14)을 형성하며, 다시 그 위에 5 nm에서 500 nm 사이의 두께를 갖는 제3산화막(20)을 형성한다.
제3산화막(20), 질화막(14), 제1산화막(6) 및 벌크 실리콘기판(2b)의 실리콘을 식각하면 도 12a의 단면 구조를 얻게 된다.
형성된 Fin액티브(4) 영역의 높이는 10 nm에서 1000 nm 사이의 값이 된다.
이 상태에서 얇은 버퍼 산화막(22)을 1 nm에서 20 nm 사이의 두께로 형성하고 그 위에 산화방지용 질화막(24)을 5 nm에서 50 nm 사이의 두께로 형성한다.
그 위에 다시 스페이서 물질로 폴리실리콘이나 아몰퍼스 실리콘으로 5 nm에서 500 nm 사이의 두께로 형성하고, 비등방 건식식각을 수행하면 스페이서(30)가 형성된다.
이 구조는 도 12b에서 보여주며, 도 12b의 스페이서(30)와 도 11b의 스페이서 산화막(26)은 그 물질이 다른다.
도 12b에서 스페이서 물질은 폴리실리콘이나 아몰퍼스 실리콘을 사용하는 데, 이는 도 11b에서 스페이서 산화막(26)을 식각할 때 산화방지용 질화막(24) 아래에 있는 버퍼 산화막(22)이 식각되어 이후의 필드 산화막(28) 성장에 나쁜 영향을 줄 수 있기 때문이다.
또한 상기 폴리실리콘이나 아몰퍼스 실리콘은 높은 농도로 도우핑 되는 것도 가능하다.
도 12b에서 드러난 스페이서(30)와 벌크 실리콘기판(2b)을 식각하기 위해 실리콘을 30 nm에서 300 nm 사이의 두께로 등방 식각하면 도 12c의 단면 구조가 된다.
이 상태에서 필드 산화막(28)을 30 nm에서 500 nm 사이 두께로 성장하고 질화막(14,24)을 제거하면 도 12d와 같은 단면을 갖게 된다.
결국 필드 산화막(28) 위로 돌출된 영역 Fin액티브 영역(4)의 높이는 5 nm에서 300 nm 사이가 된다.
도 12d에서는 형성된 Fin액티브 영역(4)에 터널링 산화막(12)을 성장한 단면도를 나타낸다.
상기 터널링 산화막(12)을 형성하기 전에 돌출된 Fin액티브 영역(4)의 측벽을 깨끗이 하고 이전 공정에 의한 데미지(damage)를 제거하기 위해 희생 산화막을 성장하였다가 제거한 후, 질소나 아르곤 분위기에서 어닐링을 수행함이 바람직하다.
이후의 후속 공정은 도 8d, 도 9d, 도 10d, 도 11d의 후속 공정과 같다.
상기 도 8에서 도 12까지는 본 발명에 따른 플래쉬 메모리소자를 구현하는데 있어, 채널이 형성되는 바디에 해당하는 영역(2,4,6,10,12)의 구현 공정을 나타내고, 이하에서는 이러한 구조를 기반으로 하여 플래쉬 메모리소자를 구현하는 과정을 살펴본다.
도 13은 도 3과 같은 플래쉬 메모리소자 구조를 구현하기 위한 주요 공정 단계를 보인다.
도 13a는 도 8d의 구조, 도 9d와 10d에서 질화막(14)을 제거한 단계의 구조와 같은 구조이다.
도 13b에서는 프로그램에 의해 전하를 저장할 수 있는 저장 전극(32)을 1 nm에서 400 nm 사이의 두께로 형성하고, 저장 전극(32)과 컨트롤 전극(16) 사이의 전극 사이 산화막(34)을 1 nm에서 30 nm 사이로 형성한다.
여기서 상기 저장 전극(32)은 플로팅 전극이라고도 불리워 진다.
상기 저장 전극(32)을 위한 물질로는 폴리실리콘(n+또는 p+도우핑), 트랩을 포함하는 질화막, 폴리 SiGe, 금속 등이 가능하다.
상기 저장 전극(32)으로 트랩(trap)을 포함하는 질화막을 사용하는 경우, 이것을 SONOS형 플래쉬 메모리소자 구조라고 하고, 저장 전극(32)을 얇게 할 수 있다.
도 13c에서는 컨트롤 전극(16)을 구현한 단면을 보인다.
도 13에서 저장 전극(32)은 컨트롤 전극(16)과 같은 모양이며, 컨트롤 전극(16)의 면적만큼 서로 겹쳐 있기 있기 때문에 두 전극(32,16) 사이의 정전용량이 매우 커서 정보를 저장할 때의 쓰기 전압을 크게 낮출 수 있는 장점이 있다.
이와 같이 우수한 성능을 얻으면서도, 종래의 CMOS 소자 기술에 비해 공정의 복잡도가 없으며, 주요 부분을 구현하기 위해 여분의 마스크가 필요하지 않는다.
도 14는 스페이서 형태의 저장 전극(36)을 가진 이중-게이트 플래쉬 메모리소자의 주요 제조 공정 및 구조를 보여준다.
도 14a는 도 8d의 구조, 도 9d와 10d에서 질화막(14)을 제거한 단계의 구조와 같은 구조이다.
도 14b에서는 프로그램에 의해 전하를 저장할 수 있는 스페이서 저장 전극(36)을 1 nm에서 400 nm 사이의 두께로 형성하고, 스페이서 저장 전극(36)과 컨트롤 전극(16) 사이의 전극 사이 산화막(34)을 1 nm에서 30 nm 사이로 형성한다.
여기서 상기 스페이서 저장 전극(36)은 플로팅 전극이라고도 불리워 진다.
상기 스페이서 저장전극(36)을 위한 물질로는 폴리실리콘(n+또는 p+도우핑), 트랩을 포함하는 질화막, 폴리 SiGe, 금속 등이 가능하다.
상기 스페이서 저장 전극(36)으로 트랩(trap)을 포함하는 질화막을 사용하는 경우, 이것을 SONOS형 플래쉬 메모리소자 구조라고 하고, 상기 스페이서 저장 전극(36)을 얇게 할 수 있다.
도 14c에서는 컨트롤 전극(8)을 구현한 단면을 보인다.
도 14에서 Fin액티브 영역(4) 양쪽 측벽에 있는 전극(36)은 서로 전기적으로 격리되어 있고 독립적으로 전하를 저장할 수 있다.
예를 들어 한 쪽 스페이서 저장 전극의 전하가 누설되어 없어져도 다른 쪽의저장 전극의 전하는 보존되어 프로그램 특성을 보존할 수 있는 장점이 있다.
도 13에서 보인 것과 같이 Fin액티브 영역(4)의 양쪽 측벽에 형성된 저장 전극(32)이 도전성 물질로 된 경우, 저장 전극(32)이 서로 전기적으로 연결되어 있어 도 14에서 언급한 것과는 달리 한쪽 측벽에 문제가 있으면 바로 메모리 특성을 잃어버릴 수 있다.
만약 이 저장 전극(32)을 SONOS형 플래쉬 메모리소자에서와 같이 질화막으로 형성되면 전기적으로 두 전극이 절연되므로 한쪽 저장 노드(node)에 문제가 있어도 전체적으로는 문제가 되지 않는다.
이와 같이 질화막으로 저장 전극(32)이 구성된 경우, 이 저장전극은 컨트롤 전극(16) 아래에만 존재하거나 표면 전체에 존재해도 공정적으로나 전기적으로 문제가 없다.
도 14의 플래쉬 메모리소자의 구조 역시 제조공정이 간단한다.
도 13과 도 14에서 보인 플래쉬 메모리소자 구조는 종래의 구조와 달리 저장 전극(32,36)이 Fin액티브 영역(4)채널의 수직 측벽 양쪽에 형성되어 있어 이중-게이트 플래쉬 메모리소자라고 할 수 있다.
이중-게이트 구조에 의해 소자의 짧은 채널 효과가 크게 개선되어 소자의 게이트 길이를 50 nm 이하로 할 수 있는 특징이 있어 집적도를 크게 개선할 수 있다.
또한 SOI웨이퍼가 아닌 벌크웨이퍼를 사용하여 값이 싼 효과가 있다.
소자의 채널이 형성되는 바디가 되는 Fin액티브 영역(4)이 벌크 실리콘기판(2b)에 연결되어 있어, 종래 SOI 소자에서 발생하는 플로팅 바디 효과가완전히 제거되며, 기생 바이폴라 효과에 의한 누설전류 문제도 완전히 해결할 수 있다.
또한 Fin액티브 영역(4)이 벌크 실리콘기판(2b)에 연결되어 있어 소자에서 발생한 열이 벌크 실리콘기판(2b)으로 상대적으로 쉽게 전달되어 소자의 동작특성을 개선할 수 있다.
도 13과 14에서 저장 전극(32,36)을 위한 물질로 절연물질인 SONOS를 위한 질화막을 사용하면, 이 질화막은 기본적으로 절연물질이기 때문에 전도성 저장전극으로 구현된 메모리 소자에 비해, 프로그램된 전하가 터널링 산화막(12)의 문제나 바이어스 조건에 의해 쉽게 Fin액티브 영역(4)으로 빠져 나가지 않기 때문에 상대적으로 유지(retention) 특성이 우수하다고 할 수 있다.
또한 제조 공정이 도전성 저장 전극을 형성한 경우에 비해 더 간단하다고 할 수 있다.
이와 같은 SONOS형 플래쉬 메모리 소자를 종래의 것과 비교해보면, 종래 SONOS 구조의 플래쉬 메모리소자는 다음과 같은 이유에서 스케일링 다운 특성에 문제가 있는 것으로 알려져 있다.
우선 도 1에서 저장 전극(68)이 질화막으로 되어 있다고 가정하면 바로 SONOS형 플래쉬 메모리소자 구조가 된다.
이와 같은 종래의 SONOS 구조에서 게이트 절연막은 oixde-nitride-oxide(ONO) 구조로 되어 있어 등가 게이트 절연막의 두께는 종래의 MOS 소자에 비해 낮출 수 없는 문제가 있고, 결국 소자의 채널길이를 작게 하는 데는 한계가 있다.
다시 말해, 소자의 스케일링 다운이 원할히 이루어 지기 위해서는 게이트 산화막의 두께가 얇아져야 짧은 채널효과를 억제할 수 있는데, 종래의 SONOS 구조에서는 불가능하다.
또한 종래 SONOS형 플래쉬 메모리소자의 채널 길이와 폭이 100 nm 이하가 되면, 프로그램시 터널링되어 오는 전하를 저장하는 질화막의 트랩 밀도가 웨이퍼 전체에서 불균일하게 형성되기 때문에 위치마다 소자의 문턱전압이 크게 달라 질 수 있다.
이를 해결할 수 있는 방법은 결국 소자의 채널 길이와 폭을 어느 이상으로 유지할 수 밖에 없고 결국 메모리의 집적도를 떨어뜨리는 결과를 초래한다.
그러나 본 발명의 도 3, 13, 14에서 제안한 구조는 우선 이중-게이트 구조를 갖고 있기 때문에 상대적으로 스케일링 다운 특성이 종래의 벌크 구조에 비해 훨씬 우수함을 알 수 있다.
또한 채널이 형성되는 담장 형태의 Fin액티브 영역(4)의 높이를 높이면, 상술한 2 차원 상의 면적을 넓히는 것 없이 전하를 저장하는 저장 전극(32)이 채널을 덮는 면적이 늘어나고 또한 저장 전극(32)이 채널의 양쪽에 형성되기 때문에 저장 전극(32)이 채널을 덮는 면적을 상대적으로 크게 할 수 있어 상술한 트랩 밀도의 불균일에 의한 문제를 크게 완화할 수 있는 특징을 갖고 있다.
도 15에서는 도 13과 유사한 플래쉬 메모리소자 구조와 주요 제조공정을 보인다.이고 있다.
도 15a는 도 8d의 구조, 도 9d와 10d에서 질화막(14)을 제거한 단계의 구조와 같은 구조이다.
도 15b에서는 프로그램에 의해 전하를 저장하는 저장 전극(38)으로 나노 크리스탈 또는 퀀텀 닷(quantum dot)을 사용한다.
상기 저장 전극(38)과 컨트롤 전극(16) 사이의 전극 사이 산화막(34)을 1 nm에서 30 nm 사이로 형성한다.
여기서 상기 저장 전극(38)은 플로팅 전극이라고도 불리워 진다.
상기 저장 전극(38)을 위한 물질로는 폴리실리콘(n+또는 p+도우핑), 폴리 SiGe, 금속 등의 나노 크리스탈이 사용될 수 있다.
도 15c에서는 컨트롤 전극(16)을 구현한 단면을 나나탠다.
이 구조는 우수한 성능을 보장하면서도, 종래의 CMOS 소자 기술에 비해 공정의 복잡도가 없으며, 주요 부분을 구현하기 위해 여분의 마스크를 필요하지 않는 장점이 있다.
상기 저장 전극(38)으로 퀀텀 닷을 사용하는 경우 닷(dot)과 닷 사이는 전기적으로 절연되어 있으므로, 임의의 어떤 닷에 있는 전하가 채널로 빠져나가도 나머지는 보존되므로 메모리의 유지(retention) 특성을 개선할 수 있는 특징이 있다.
이와 같이 본 발명에서는 플래쉬 메모리소자의 집적도를 크게 개선할 수 있는 소자 구조와 부수적인 우수한 프로그램, 유지, 내구성 특성을 가지며, 동시에 Fin 액티브 영역(4)이 벌크 실리콘기판(2b)에 연결되어 있어 누설전류나 열전도 문제 등을 해결할 수 있다.
이와 같이 본 발명에서는 스케일링 다운 특성이 우수한 이중-게이트 플래쉬 메모리소자 구조를 제안한다.
또한 본 특허의 구조는 집적도의 우수성은 물론이고, 담장형 구조물의 Fin액티브 영역 양쪽 측벽에 형성된 저장 전극이 상호작용하여 한쪽 저장 전극에 전하가 작거나 문제가 있어도 양호한 문턱전압의 변화를 나타나는 등 메모리의 성능이 우수하다.
벌크 실리콘기판을 사용하기 때문에 값이 싸며, 종래 SOI형 플래쉬 메모리소자에서 문제가 되는 플로팅 바디 효과, 누설전류 및 열 전도 문제를 해결할 수 있다.

Claims (28)

  1. 벌크 실리콘기판과,
    상기 벌크 실리콘기판에 연결되고 벌크 실리콘기판 상부에 단결정 실리콘으로 형성된 담장 모양의 Fin액티브 영역과,
    상기 벌크 실리콘기판 표면에서 Fin액티브 영역의 일정 높이까지 형성된 제2산화막과,
    상기 제2산화막 위의 Fin액티브 영역 양쪽 측벽에 형성된 터널링 산화막과,
    상기 Fin액티브 영역의 위쪽 표면에 터널링 산화막의 두께와 같거나 두껍게 형성된 제1산화막과,
    상기 제1,2산화막 위에 프로그램에 의해 전하를 저장시키도록 형성된 저장 전극과,
    상기 저장 전극 위에 형성된 전극 사이 산화막과,
    상기 전극 사이 산화막 위에 형성된 컨트롤 전극과,
    상기 컨트롤 전극과 겹치는 Fin액티브 영역을 제외한 Fin액티브 영역 양쪽에 형성된 소스/드레인과,
    상기 소스, 드레인, 컨트롤 전극의 콘택 부분에 형성된 콘택영역 및 금속층을,
    포함하는 이중-게이트 플래쉬 메모리소자.
  2. 청구항 1에 있어서, 상기 Fin액티브 영역의 좌우 폭이 4 nm ∼ 100 nm인 것을 특징으로 하는 이중-게이트 플래쉬 메모리소자.
  3. 청구항 1 또는 청구항 2에 있어서, 상기 Fin액티브 영역의 높이가 벌크 실리콘기판 표면으로부터 10 nm ∼ 1000 nm인 것을 특징으로 하는 이중-게이트 플래쉬 메모리소자.
  4. 청구항 3에 있어서, 상기 Fin액티브 영역의 높이가 제2산화막 표면으로부터 5 nm ∼ 300 nm인 것을 특징으로 하는 이중-게이트 플래쉬 메모리소자.
  5. 청구항 1에 있어서, 상기 터널링 산화막의 두께는 0.5 nm ∼ 10 nm이고, 제1산화막의 두께는 0.5 nm ∼ 200 nm인 것을 특징으로 하는 이중-게이트 플래쉬 메모리소자.
  6. 청구항 1에 있어서, 상기 제2산화막의 두께를 20 nm ∼ 800 nm로 하여 컨트롤 전극과 벌크 실리콘기판 사이의 기생용량 성분을 줄인 것을 특징으로 하는 이중-게이트 플래쉬 메모리소자.
  7. 청구항 1에 있어서, 상기 금속층과 접촉하는 콘택영역을 Fin액티브 영역의 폭이나 컨트롤 전극 길이보다 크게 하고 컨트롤 전극과 Fin액티브 영역의 상부 및측벽에 금속층과의 콘택이 형성되도록 하여 콘택 저항을 줄인 것을 특징으로 하는 이중-게이트 플래쉬 메모리소자.
  8. 청구항 1에 있어서, 상기 저장 전극의 두께는 1 nm ∼ 300 nm인 것을 특징으로 하는 이중-게이트 플래쉬 메모리소자.
  9. 청구항 1에 있어서, 상기 저장 전극으로 나노 크리스탈(nano crystal)이나 퀀텀 닷(quantum dot)이 형성됨을 특징으로 하는 이중-게이트 플래쉬 메모리소자.
  10. 청구항 9에 있어서, 상기 나노 크리스탈의 크기는 3 nm ∼ 10 nm인 것을 특징으로 하는 이중-게이트 플래쉬 메모리소자.
  11. 청구항 1에 있어서, 상기 저장 전극이 전기적으로 격리된 스페이서 형태인 것을 특징으로 하는 이중-게이트 플래쉬 메모리소자.
  12. 청구항 1, 청구항 9, 청구항 11중 어느 한 항에 있어서, 상기 저장 전극의 물질이 폴리실리콘, 폴리 SiGe, 금속, 트랩을 포함하는 질화막(Si3N4)중에 하나인 것을 특징으로 하는 이중-게이트 플래쉬 메모리소자.
  13. 청구항 12에 있어서, 상기 저장 전극이 절연물질인 SONOS를 위한 질화막(Si3N4)으로 형성된 경우, 저장 전극이 컨트롤 전극 아래에만 존재하거나 표면 전체에 존재함을 특징으로 하는 이중-게이트 플래쉬 메모리소자.
  14. 청구항 1에 있어서, 상기 전극 사이 산화막의 두께는 1 nm ∼ 30 nm인 것을 특징으로 하는 이중-게이트 플래쉬 메모리소자.
  15. 청구항 1에 있어서, 상기 소스/드레인은 게이트와 겹치는 Fin액티브 영역을 제외한 Fin액티브 영역 양쪽에, 컨트롤 전극과 자기정렬 형태로 기생저항을 줄이기 위해 형성된 선택적 에피층을 성장한 것임을 특징으로 하는 이중-게이트 플래쉬 메모리 소자.
  16. 청구항 15에 있어서, 상기 선택적 에피층 물질은 단결정 실리콘, 단결정 SiGe, 단결정 Ge, 폴리실리콘, 폴리 SiGe 중에 하나인 것을 특징으로 하는 이중-게이트 플래쉬 메모리소자.
  17. 청구항 1 또는 청구항 15에 있어서, 상기 Fin액티브 영역에 형성되는 소스/드레인을 위한 도우핑의 접합 깊이가, 제2산화막 위쪽 표면을 기준(0 nm)으로 할 때, 위쪽으로 0 nm ∼ 50 nm인 것을 특징으로 하는 이중-게이트 플래쉬 메모리소자.
  18. 청구항 1 또는 청구항 15에 있어서, 상기 Fin액티브 영역에 형성되는 소스/드레인을 위한 도우핑의 접합 깊이가 제2산화막 위쪽 표면을 기준(0 nm)으로 할 때, 아래쪽으로 0 nm ∼ -50 nm인 것을 특징으로 하는 이중-게이트 플래쉬 메모리소자.
  19. 청구항 1에 있어서, 상기 Fin액티브 영역의 폭이 일정하지 않고 벌크 실리콘기판에 가까워지면서 제2산화막 내에서 넓어져 상기 Fin액티브 영역의 저항이 줄어듬을 특징으로 하는 이중-게이트 플래쉬 메모리소자.
  20. 청구항 1에 있어서, 상기 Fin액티브 영역이 상부 폭은 좁고, 하부 폭이 넓은 사다리꼴 모양인 것을 특징으로 하는 이중-게이트 플래쉬 메모리소자.
  21. 청구항 1에 있어서, 상기 Fin액티브 영역의 두 상부 모서리가 산화공정, 식각공정 또는 수소 분위기에서의 어닐링에 의해 둥글게 형성됨을 특징으로 하는 이중-게이트 플래쉬 메모리소자.
  22. 벌크 실리콘기판에 단결정 실리콘으로 담장 모양의 Fin액티브 영역을 형성하는 공정과,
    상기 벌크 실리콘기판 표면에서 Fin액티브 영역의 일정 높이까지 제2산화막을 형성하는 공정과,
    상기 제2산화막 위로 형성된 Fin액티브 영역 양쪽 측벽에 터널링 산화막을 형성하는 공정과,
    상기 Fin액티브 영역의 위쪽 표면에 터널링 산화막의 두께와 같거나 두껍게 제1산화막을 형성하는 공정과,
    상기 제1,2산화막 위에 프로그램에 의해 전하를 저장시키도록 저장 전극을 형성하는 공정과,
    상기 저장 전극 위에 전극 사이 산화막을 형성하는 공정과,
    상기 전극 사이 산화막 위에 컨트롤 전극을 형성하는 공정과,
    상기 컨트롤 전극과 Fin액티브 영역을 제외한 Fin액티브 영역 양쪽에 소스/드레인을 형성하는 공정과,
    상기 소스, 드레인, 컨트롤 전극의 콘택 부분에 콘택영역 및 금속층을 형성하는 공정을,
    포함하는 이중-게이트 플래쉬 메모리소자 제조방법.
  23. 청구항 22에 있어서, 상기 Fin액티브 영역과 제2산화막 형성 공정은,
    상기 벌크 실리콘기판 표면의 상부에 사진전사(photolithography)하는 공정과,
    상기 Fin액티브 영역을 제외한 벌크 실리콘기판의 나머지 표면에 제2산화막을 덮고, 상기 제2산화막을 CMP(Chemical Mechanical Polishing)를 이용하여 평탄화한 뒤, Fin액티브 영역의 표면에서 아래로 적정 두께만큼 식각하는 공정인 것을 특징으로 하는 이중-게이트 플래쉬 메모리소자 제조방법.
  24. 청구항 22에 있어서, 상기 Fin액티브 영역과 제2산화막 형성 공정은,
    제2산화막을 먼저 형성하고, 사진전사(photolithography)를 통해 상기 제2산화막에 폭이 좁은 트랜치를 형성하여 트랜치 바닥이 벌크 실리콘기판까지 닿게 하며, 트랜치 바닥에 드러난 벌크 실리콘기판의 실리콘을 씨앗으로 하여 선택적 에피층을 성장하는 공정과,
    상기 제2산화막을 적정한 두께만큼 식각하는 공정인 것을 특징으로 하는 특징으로 하는 이중-게이트 플래쉬 메모리소자 제조방법.
  25. 청구항 22에 있어서, 상기 제2산화막 형성 공정에서 필드 산화막을 형성하되,
    Fin액티브 영역 형성 공정은, 상기 벌크 실리콘기판 위에 제1산화막/질화막/제3산화막을 차례로 형성하고 사진전사를 수행하여 그 상부에 상기 제3산화막/질화막/제1산화막과 벌크 실리콘기판의 실리콘을 식각하는 공정이고,
    상기 필드 산화막 형성 공정은, 상기 벌크 실리콘기판과 Fin액티브 영역에 버퍼 산화막/산화방지용 질화막/스페이서를 형성하여 식각을 수행하고 이때 드러난 상기 벌크 실리콘기판의 실리콘을 등방으로 식각하며, 상기 스페이서를 제거한 상태에서 벌크 실리콘기판을 열산화시켜 필드 산화막을 성장한 후 버퍼 산화막과 산화방지용 질화막을 제거하는 공정인 것을 특징으로 하는 이중-게이트 플래쉬 메모리소자 제조방법.
  26. 청구항 25에 있어서, 상기 스페이서의 물질은 폴리실리콘이나 아몰퍼스 실리콘인 것을 특징으로 하는 이중-게이트 플래쉬 메모리소자 제조방법.
  27. 청구항 22에 있어서, 상기 터널링 산화막을 형성하기 전에 돌출된 Fin액티브 영역의 측벽을 깨끗이 하고 이전 공정에 의한 데미지(damage)를 제거하기 위해 희생 산화막을 성장하였다가 제거한 후, 질소나 아르곤 분위기에서 어닐링을 수행함을 특징으로 하는 이중-게이트 플래쉬 메모리소자 제조방법.
  28. 청구항 22에 있어서, 상기 컨트롤 전극 형성 공정은,
    폴리실리콘, 폴리 SiGe, 금속중에서 어느 하나로 층을 형성하고, 이 층에 대해 사진전사를 수행하는 공정인 것을 특징으로 하는 것을 이중-게이트 플래쉬 메모리소자 제조방법.
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