KR100612718B1 - 안장형 플래시 메모리 소자 및 제조방법 - Google Patents

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Abstract

본 발명은 안장(Saddle) 구조를 갖는 나노 크기의 플래시 메모리 소자 및 그 제조방법에 관한 것으로서, 특히 MOS 기반 플래시 메모리 소자의 축소화 특성과 성능을 개선하기 위한 안장형 고집적/고성능 플래시 메모리 소자에 관한 것이다.
본 발명에 의하면, 소자에서 함몰된 채널 주변의 절연막을 선택적으로 약간 제거하면 함몰된 채널의 표면 뿐 만 아니라 측면이 드러나게 되며, 드러난 표면 및 측면에 터널링 절연막을 형성하고 플로팅 전극, 전극간 절연막 및 제어 전극을 형성하여 소자를 구현하게 된다. 특히, 플로팅 전극으로 절연이 되는 질화막이나 다수의 나노 크기 dot을 적용하면 마스크의 추가 없이 우수한 메모리 소자를 구현할 수 있다.
따라서, 본 발명은 축소화 특성이 뛰어나고 함몰된 채널의 표면 및 측면에 전류가 흐를 수 있는 채널이 형성되기 때문에 전류구동 능력이 크게 증가하며, 제어전극의 채널에 대한 통제능력을 향상시켜 메모리 쓰기/지우기 특성을 개선할 수 있다.
실리콘, 바디, 이중/삼중-게이트 소자, 나노 실리콘 채널, 자기정렬구조, 안장(Saddle) 채널, 함몰 채널, 측면 게이트, SONOS, 나노 플로팅 게이트

Description

안장형 플래시 메모리 소자 및 제조방법{Saddle type flash memory device and fabrication method thereof}
도 1은 기존의 함몰 채널 자기 정렬형 플래시 메모리 소자의 구조도를 나타낸 도면이다.
도 2는 본 발명에 따른 안장형 플래시 메모리 소자의 구조도로서 (a) 평면도, (b) 3차원 사시도, (c) A-A 단면도, (d) B-B 단면도를 나타낸 것이다.
도 3은 본 발명에 의해 변형된 형태의 플래시 메모리 소자의 구조도로서 (a) 평면도, (b) 3차원 사시도, (c) A-A 단면도, (d) B-B 단면도를 나타낸 것이다.
도 4는 본 발명에 의해 변형된 형태의 플래시 메모리 소자의 구조도로서 (a) 평면도, (b) 3차원 사시도, (c) A-A 단면도, (d) B-B 단면도를 나타낸 것이다.
도 5는 도 2에 도시 된 제어전극 방향으로 자른 단면도를 나타낸 것이다.
도 6은 도 2에 도시 된 제어전극을 가로 질러 자른 단면도로서 (a) 평면도, (b) A-A 단면도, (c) B-B 단면도를 나타낸 것이다.
도 7은 도 3과 도 4의 격리 절연막 영역에서 제어 전극을 가로 질러 자른 단면도로서 (a) 도 2의 평면도, (b) A-A 단면도, (c) C-C 단면도를 나타낸 것이다.
도 8a 내지 도 8c는 도 2의 (d)에서 보인 것과 같이 함몰된 채널의 표면과 드러난 측면 채널 사이의 코너를 둥글게 구현한 단면도이다.
도 9a 내지 도 9h는 도 2의 구조를 구현하기 위한 과정을 나타낸 제 1실시 예이다.
도 10은 도 2의 구조를 구현하기 위한 과정을 나타낸 제 2실시 예로서 도 9의 (a), (b) 단계의 변화된 구조도 이다.
도 11은 도 2의 구조를 구현하기 위한 과정을 나타낸 제 3실시 예로서 도 9의 (a), (b) 단계의 변화된 구조도 이다.
도 12a 내지 도 12c는 본 발명의 바디 구조를 구현하기 위한 영역 1, 2, 5의 구현 과정을 나타낸 제 1실시 예이다.
도 13a 및 도 13b는 본 발명의 바디 구조를 구현하기 위한 영역 1, 2, 5의 현 과정을 나타낸 제 2실시 예이다.
도 14a 및 도 14b는 본 발명의 바디 구조를 구현하기 위한 영역 1, 2, 5의 구현 과정을 나타낸 제 3실시 예이다.
< 도면의 주요부분에 대한 부호의 설명 >
1 : 실리콘 기판 2 : 담장형(Wall-type) 실리콘 바디
3 : 제 1 절연막 4 : 제 1 질화막
5 : 제 2 절연막 (필드 절연막 또는 격리 절연막)
6 : 제 2 질화막 7 : 터널링 절연막
8 : 전하저장노드(또는 플로팅 저장 노드)
9 : 전극간 절연막 10 : 제어전극
11 : 소스/드레인 영역 12 : 제 3 절연막
13 : 절연막 스페이서
본 발명은 안장(Saddle) 구조를 갖는 나노 크기의 플래시 메모리 소자 및 그 제조방법에 관한 것이다. 보다 상세하게는 MOS 기반 플래시 메모리 소자의 축소화 특성과 성능을 개선하기 위한 새로운 구조의 고집적/고성능 플래시 메모리 소자에 관한 것이다.
최근 플래시 메모리는 가전 및 휴대용 전자기기에서 그 수요가 급속히 증가하고 있으며, 시장성이 매우 뛰어나 2007년 경에는 기존의 DRAM 시장을 초과할 것으로 예상되고 있다. 또한, 계속적으로 집적도가 높고 쓰기/지우기 시간이 빠른 메모리 소자를 요구하고 있다.
기존의 플래시 메모리 소자는 실리콘 표면에 형성된 채널을 갖는 소자들이다. 이들 소자는 NOR 형 혹은 NAND 형의 메모리 형식에 따라 45 nm ~ 60 nm 사이에서 한계에 이를 것으로 보이며, 성능과 집적도가 더 뛰어나고 기존의 공정과 양립성이 있는 소자구조를 필요로 하고 있다.
기존 플래시 메모리 소자의 구조가 갖는 문제점으로는 게이트 길이가 짧아짐에 따른 짧은 채널 효과, 셀과 셀 사이의 간격이 줄어들면서 발생하는 셀 사이의 크로스토크(cross-talk), 채널 면적의 감소 및 플로팅 전극의 면적 감소에 따른 문턱전압 산포의 증가, 0.6 ~ 0.65 이상의 커플링 비(ratio)를 유지하기 위한 플로팅 전극 의 높은 두께 유지 등이다. 이를 해결할 수 있는 방안 중에 하나는 채널 영역을 함몰 시키는 것이다.
이는 기존의 평탄채널 플래시 메모리 소자에 비해 짧은 채널 효과를 어느 정도 개선할 수 있고, 도전성의 플로팅 전극의 경우 0.6 이상의 커플링 비(ratio)를 확보할 수 있어 플로팅 전극의 두께를 낮출 수 있는 특징이 있다. 이러한 함몰된 채널은 건식 식각이 아니라 실리콘 산화공정을 통해 구현되었기 때문에 그 깊이가 얕아 소자 축소화에 따른 짧은 채널 효과가 문제가 되고, 여전히 얕은 소스/드레인 접합 형성에 있어 공정상의 어려움이 있다. 단순히 함몰 깊이만 깊게 하면 채널영역이 함몰된 구조를 가진 짧은 채널 효과 문제와 얕은 소스/드레인 접합 형성 문제를 해결할 수 있다.
그러나, 함몰 깊이가 깊어지면서 함몰된 채널 바닥에 형성되는 코너 영역을 둥글게 만들더라도 코너 영역의 도우핑 농도나 프로파일에 따라 문턱전압의 민감도가 매우 크다. 또한, 이들 함몰 소자는 기판 바이어스에 따라 문턱전압의 변화가 기존의 평탄채널 구조에 비해 매우 크고, 채널 함몰에 따라 유효 채널 길이가 길어져 있어 만약 채널의 폭이 좁아지면 전류구동능력이 크게 저하되는 단점이 있다.
함몰 채널 소자의 일반적인 특징으로는 제어 전극이 채널에 대한 제어 능력이 평탄채널 소자에 비해 떨어지는 것이다. 이는 기판 바이어스 효과가 큰 것과 관계가 있다. 함몰 채널 소자는 채널이 “U ”형태로 되어 있어 플래시 동작 중에서 바디(또는 기판)에 전압을 걸어 지우기를 시행할 때, 바디가 플로팅 저장 노드를 감싸고 있기 때문에 보다 빨리 지우기를 할 수 있는 장점을 본 연구팀이 세계 최초로 밝혔다. 그러나, 제어 전극의 채널에 대한 통제력 약화는 제어 전극을 통한 쓰기/지우기 특성을 느리게 하는 단점이 있다.
게이트 전극이 채널에 대한 제어 능력이 뛰어난 경우는 게이트가 채널 영역을 감싸는 이중/삼중-게이트 MOS 구조이다. 본 발명의 연구팀에 의해 바디 연결형 (body-tied) 이중/삼중-게이트 MOS 구조(출원번호: 제2002-5325호(한국), JP 2003-298051(일본), 10/358981(미국)) 및 플래시 메모리로의 응용(한국특허 등록번호: 0420070, 미국특허 출원번호:10/751860)이 세계 최초로 발표된 바 있고, 본 발명의 연구팀은 이 구조를 벌크 핀FET(bulk FinFET) 라 부른다.
이 구조에서의 채널은 함몰되어 있지 않고, 액티브 바디의 윗면과 양쪽 측면에 채널이 형성되거나, 바디의 양쪽 옆에 채널이 형성되도록 하고 있어 채널에 대한 게이트의 제어능력은 기존의 평탄채널 소자 보다 훨씬 뛰어나고, 기판 바이어스 효과가 거의 없다. 그러나, 짧은 채널효과를 억제하기 위해서 바디의 폭이 물리적인 게이트 길이의 1/3 정도 되어야 하는데, 이는 최소 게이트 길이에 비해 폭이 좁은 실리콘 바디의 구현을 의미하는데, 공정적인 어려움이 있다.
한편, 60 nm 급 이하의 게이트 길이를 갖는 기존의 플래시 메모리 소자는 축소화에 있어 한계에 직면하고 있다. 기존의 평탄 채널 소자 구조에서 쓰기와 읽기 시간을 빠르게 하기 위해서는 컨트롤 게이트와 플로팅 저장 전극 사이의 커패시턴스를 크게 해야 한다. 소위 커플링 비(ratio)를 증가시켜야 하는데, 이를 위해서 기존의 소자 구조에서는 플로팅 게이트의 두께를 두껍게 해야 한다.
이러한 경우 소자의 게이트 길이가 줄어 들어도 0.6 이상의 커플링 비를 유지 하기 위해 플로팅 게이트의 두께는 낮출 수 없게 된다. 두꺼운 플로팅 게이트를 갖는 소자의 크기가 줄어들면 소자 사이의 커패시턴스가 증가하게 되고, 결국 이것은 셀(cell) 사이의 크로스토크(cross-talk)로 이어져 집적도 증가에 걸림돌이 되고 있다. 이와 같이 기존의 소자는 축소화 문제, 쓰기/지우기 속도 개선 문제, 크로스토크(cross-talk) 문제 등을 가지고 있다.
향후 가전 기기 및 휴대용 기기의 발전과 더불어 플래시 메모리의 시장은 지속적인 성장을 보일 것이다. 또한 이들 각종 전자기기의 성능 향상과 더불어 점차 높은 집적도와 빠른 쓰기/지우기 시간을 요구할 것이다. 축소화와 성능 개선을 위해 기존의 소자구조를 사용할 경우 앞서 언급한 문제를 갖게 된다. 이를 해결할 수 있는 방법은 새로운 소자 구조에 근거한 집적도 개선이나 성능 개선이 이루어져야 한다.
위의 문제를 개선하기 위해 자기 정렬형 함몰채널 구조가 도 1에서와 같이 제안되었다. 도 1은 한국특허(등록번호: 0287068)에 등록된 것이다. 도 1에서는 소자의 채널이 함몰되어 있어 소자의 짧은 채널 효과를 억제할 수 있으나, 함몰 깊이가 함몰을 위한 산화막 성장 공정에 의해 제한되므로 함몰 깊이를 깊게 할 수 없는 특징이 있다. 채널 길이가 더 줄어들 경우 좀 더 깊은 함몰 채널을 필요하기 때문에 축소화 측면에 문제가 있다. 채널이 함몰되어 있어 유효 길이가 다소 길어지는데, 이는 위에서 본 2차원 적 관점에서의 면적을 증가시키지 않고 증가하는 것이므로 집적도에는 문제가 없다. 또한 게이트 전극이 자기정렬형태로 되어 있어 집적도를 개선시키는 측면이 있다. 이 소자는 채널이 단순히 함몰되어 있기 때문에 제어 전극이 채널 영역을 제어하는 능력이 기존의 평탄 채널 소자 구조에 비해 떨이지고, 결국 쓰기/지우기 특 성을 저하시킨다.
단순히 채널을 식각하여 함몰채널을 만들고 플로팅 전극없이 바로 게이트 전극을 만들어 DRAM에 적용하는 경우가 삼성전자에 의해 2003년도에 발표된 바 있다(J. Y. Kim et al., “The breakthrough in data retention time of DRAM using recess-channel-array transistor (RCAT) for 88nm feature size and beyond, ”in Proc. Symp. on VLSI Tech., p. 11, 2003).
이러한 소자는 채널의 함몰 깊이를 깊게 할 수 있고, 유효채널 길이가 길어져 짧은 채널 효과를 크게 억제할 수 있다. 그러나, 유효채널 길이가 길기 때문에 만약 소자의 채널 폭이 집적도 증가를 위해 줄어들면 소자의 전류 구동능력이 엄청나게 떨어지는 단점이 있다.
또한, 함몰된 채널 영역에는 채널 길이 방향으로 2개의 코너가 뚜렷하게 나타나고, 이들 코너 주변에 채널 도우핑 농도가 조금이라도 변하면 문턱전압이 크게 바뀌는 단점이 있다.이들 소자는 통상 함몰된 채널 부분에만 도우핑을 높이는데, 이 경우 도우핑 농도가 코너 영역에 영향을 줄 수 있음은 당연하다.
또한, 함몰되는 채널의 함몰 폭이 소자 축소화에 따라 줄어드는 경우 소자의 I-V 특성이 크게 열화 되는 단점을 갖고 있다. 일반적으로 함몰채널 소자는 채널의 구조가 오목(concave)하기 때문에 기판 바이어스(back-bias) 효과가 심각하게 일어나고, 음(-)의 기판 바이어스에 대해 NMOS 소자는 문턱전압이 크게 증가하는 문제를 갖고 있다.
이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로서 본 발명의 제 1목적은 채널과 게이트 형태가 말 안장(Saddle) 구조를 갖는 고집적/고성능 플래시 메모리 소자를 제시하는데 있다.
본 발명의 제 2목적은 극소 플래시 소자를 구현하는데 있어서 축소화 특성이 우수하고, 문턱전압의 산포를 줄일 수 있으며, 쓰기/지우기 특성을 개선할 수 있는 플래시 메모리 소자의 구조를 제안하는데 있다.
본 발명의 제 3목적은 게이트 구조가 자기정렬 형태로 되어 있어 높은 집적도를 구현할 수 있는 플래시 메모리 소자의 구조를 제공한다.
본 발명의 제 4목적은 기존의 함몰채널 소자가 갖고 있는 장점인 우수한 축소화 특성의 개선과, 쓰기/지우기 속도의 개선이 가능하고, 기존의 플래시 구조가 갖는 크로스토크(cross-talk) 문제, 전류구동 능력의 저하, 함몰된 채널의 코너 영역의 문턱전압 변화의 기판 농도 변화에 대한 높은 민감도 등의 문제를 해결할 수 있는 플래시 메모리 소자의 구조를 제공한다.
상기한 목적을 달성하기 위한 기술적 사상으로서 본 발명은
실리콘 기판(1) 위에 기판과 연결되는 담장 형태의 실리콘 바디(2)가 형성되고, 상기 실리콘 기판(1)과 실리콘 바디(2)의 표면에 제 1절연막(3)이 형성되며; 상기 제 1절연막(3) 위에 질화막(4)이 형성되고, 상기 질화막(4) 위에 소자격리를 위한 제 2절연막(5)이 실리콘 바디(2)의 표면 높이까지 도달하도록 형성되며;
상기 실리콘 바디(2)의 표면에 채널로 형성될 부분이 일정 깊이로 함몰되어 형성되고, 상기 제 2절연막(5)이 필요에 따라 표면으로부터 일정 깊이로 함몰되도록 형성되며;
상기 제 1절연막(3)과 질화막(4)이 실리콘 바디(2)의 함몰 폭이나 깊이 보다 크게 형성되고, 터널링 절연막(7)이 함몰된 실리콘 바디(2)의 표면 및 측면에 형성되며;
상기 결과물에 전하저장 노드(8)와 전극간 절연막(9), 제어전극(10)이 순차적으로 형성되고, 상기 실리콘 바디(2)의 양 측면에 소스/드레인 영역(11)과 절연막 스페이서(13)가 형성됨을 특징으로 하는 플래시 메모리 소자를 제공한다.
또한 본 발명에 의하면, 실리콘 기판(1) 위에 기판과 연결되는 담장 형태의 실리콘 바디(2)를 형성하는 단계와;
상기 실리콘 기판(1)과 실리콘 바디(2)의 표면에 제 1절연막(3)을 형성하는 단계와;
상기 제 1절연막(3) 위에 질화막(4)을 형성하는 단계와;
상기 질화막(4) 위에 소자격리를 위한 제 2절연막(5)을 실리콘 바디(2)의 표면 높이까지 도달하도록 형성하는 단계와;
상기 실리콘 바디(2)의 표면에 채널로 형성될 부분이 일정 깊이로 함몰되며, 상기 제 2절연막(5)이 표면으로부터 필요에 따라 일정 깊이로 함몰되도록 형성하는 단계와;
상기 제 1절연막(3)과 질화막(4)을 실리콘 바디(2)의 함몰 폭이나 깊이 보다 크게 형성하되 터널링 절연막(7)이 함몰된 실리콘 바다(2)의 표면 및 측면에 형성하는 단계와;
상기 결과물에 전하저장 노드(8)와 전극간 절연막(9), 제어전극(10)을 순차적으로 형성하는 단계와;
상기 실리콘 바디(2)의 양 측면에 소스/드레인 영역(11)과 절연막 스페이서(13)를 순차적으로 형성하는 단계와;
상기 결과물에 필요에 따라 실리사이드를 형성하고 절연막을 형성한 후, 콘택(contact)과 금속층을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법을 제공한다.
이하, 본 발명의 실시 예에 대한 구성 및 작용을 첨부한 도면을 참조하면서 상세히 설명하기로 한다.
도 2는 본 발명에 따른 안장(Saddle) 구조를 갖는 MOS 소자를 나타낸 도면이다. 도 2c는 도 2a의 A-A선에서 액티브 영역을 따라 자른 단면도이고, 도 2d는 도 2a의 B-B선에서 함몰된 채널 영역에 형성된 제어 전극을 따라 자른 단면도이다. 또한, 도 2b에 보인 3차원 소자구조는 금속 배선이나 소스/드레인 접촉 영역을 제외한 핵심 부분만을 나타낸 것이다.
도 2에 도시된 바와 같이, 대략 제어전극 및 소스/드레인이 형성된 직후의 구조를 보인 것이고 이후의 공정은 기존의 CMOS 공정 기술과 거의 유사하다. 도 2b에서 영역 1은 실리콘 기판이고, 영역 2는 액티브 영역이 형성되는 담장형(Wall-type) 실리콘 바디이다. 담장형 실리콘 바다의 두께는 3 nm ~ 100 nm 범위에서 적절히 결정된다.
영역 3은 제 1산화막(혹은 절연막)으로 두께는 1 nm ~ 20 nm 사이이다. 영역 4는 질화막으로 두께는 주어진 기술 수준에 따라 조절이 가능하며, 1 nm ~ 200 nm 범위 내에서 변화가 가능하다. 영역 5는 소자 사이 격리를 위한 필드 절연막 혹은 격리 절연막에 해당하며, 그 두께는 50 nm ~ 1000 nm 사이에서 적절히 결정된다.
영역 7은 함몰된 채널 표면 및 드러난 측면 채널에 형성되는 터널링 절연막으로 그 두께는 1 nm ~ 15 nm 사이이다. 영역 8은 플로팅 저장전극(혹은 전하저장노드)을 나타내고 있다. 전하저장노드의 물질로는 기존의 비정질 및 폴리실리콘, 비정질 및 폴리 형태의 SiGe 과 같은 도전성이 있는 물질이 가능하고, 그 두께는 1 nm ~ 100 nm 사이가 적절하다. 도전성이 있는 물질을 사용할 경우 셀과 셀 사이의 절연을 위해 추가의 마스크를 적용하여 셀 사이의 도전성 플로팅 전극을 격리시키는 공정이 필요하며, 영역 8의 플로팅 저장전극이 채널과 제어 전극이 만나는 근처에만 국한시키면 된다.
플로팅 저장전극 물질로서 자동적으로 격리가 보장되는 나노 입자 형태의 돗트(dot)이나 질화막과 high-k 유전체(dielectric)와 같은 트랩을 많이 가진 절연물질이 사용될 수 있다. 나노 입자의 재료로는 실리콘, SiGe, 금속, 금속산화물, 금속 alloy, 실리콘 산화막 보다 밴드 갭이 작은 절연물질 등 이다. 플로팅 저장전극 물질로 나노 크기의 dot이 사용될 때 돗트(dot)의 크기는 1 nm ~ 50 nm 사이의 값이 적절하며, 질화막과 같은 트랩을 포함하는 물질을 사용하는 경우에는 그 두께가 1 nm ~ 50 nm 사이이다.
본 발명에서의 구조는 함몰된 실리콘 영역 표면 뿐만 아니라 측면에도 채널이 형성되기 때문에 나노 크기의 돗트(dot)나 트랩(trap)을 갖는 절연물질을 더 넓은 채널 표면에 형성할 수 있어 문턱전압의 산포(distribution)를 줄일 수 있는 특징이 있다. 영역 9는 전극간 절연막을 나타내는데, 적절한 두께는 2 nm ~ 30 nm 사이이고, 절연물질로는 기존의 산화막을 포함하여 high-k 유전체(dielectrics)도 가능하다. 또한, 여러 산화막의 적층도 가능하다.
영역 10은 제어 전극을 나타내며, 두께로는 2 nm ~ 500 nm 사이이고, 비정질 또는 폴리 실리콘, 비정질 또는 폴리 SiGe, 다양한 일 함수의 금속이나 실리사이드 등의 물질과 이들 물질의 적층이 가능하다. 도 2에서는 함몰된 영역이나 그 위 영역에 형성된 제어전극 10의 폭을 같거나 약간 차이 나게 할 수 있다.
도 2에서의 (a)는 3차원 그림인 (b)의 위쪽 면(평면)을 보이고 있다. 도 2의 (a)에서 거리 d1은 함몰된 액티브 영역의 가장자리를 기준으로 영역 4의 질화막을 식각하여 액티브 실리콘 바디의 함몰영역 폭 보다 더 넓어지게 하여 최종적으로는 게이트 및 절연막 스택(stack)이 채널의 측면까지 감싸도록 하는 거리이다. 이러한 d1의 범위는 0 ~ 200 nm 사이이다. 도 2의 (a)에서 절연막 및 게이트 스택(stack)은 자기 정렬형태로 함몰된 채널 및 그 주변, 그리고 필드 절연막에만 형성되도록 한다.
도 2의 (c)에서 d2는 액티브 실리콘 표면에서 위로 돌출된 게이트의 높이를 나타내고 있다. 플로팅 전극인 영역 8을 제외하고 위로 돌출하게 할 수 도 있다. 돌출되는 높이의 범위는 0 nm ~ 500 nm 이다. 도 2의 (c)에서 보인 d3는 액티브 영역의 표면에서 함몰된 깊이를 나타내는 것으로 깊이 변화는 10 nm ~ 300 nm 사이이다.
도 2의 (d)에서 함몰된 영역의 코너는 필요에 따라 각이 지게(모서리) 하거나 둥글게 할 수 있다. 도 2의 (d)에서 보인 d4는 영역 4의 질화막의 두께와 관련이 있는 것으로 채널의 측면을 감싸는 제어 전극의 폭을 나타내며, 그 폭은 3 nm ~ 200 nm 사이이다. 도 2의 (d)에서 d5는 도 2a에서 d1과 기본적으로 같은 크기로 형성되며, 함몰된 채널의 측면이 드러나는 거리를 나타낸 것이다. 경우에 따라 표면에서의 거리 d1보다 함몰 채널에서 깊이 방향으로의 측면 채널의 드러난 거리를 더 길게 할 수 있다. 도 2의 (b)에서와 같은 구조 형성 후 스페이서를 게이트 스택(stack) 주변에 형성할 수 있다. 스페이서의 폭은 도 2의 (a)에서 보이는 플로팅 저장 노드의 폭보다 크게 형성하여 향후 절연막 형성 후 콘택 식각을 수행할 때 저장전극이 콘택에 채워지는 금속 층과 단락이 일어나는 것을 방지할 수 있어 효과적으로 집적도를 높일 수 있다.
도 3은 본 발명에서 제안한 소자의 구조를 약간 변형한 구조를 보이고 있다. 차이점은 도 2와 도 3의 (b)에서 오른쪽 측면에서 보이는 영역 10의 단면 모양이다. 도 2에서 자기 정렬형 게이트 구조를 형성할 때 영역 3의 절연막 및 영역 4의 질화막의 식각 폭 만 함몰된 실리콘 바디 영역의 표면 폭 (도 2의 (a)) 보다 더 넓게 한 뒤 절연막 및 게이트 스택(stack)을 형성하기 때문에 격리를 위한 필드 절연막에서의 함몰 영역의 폭이 원래 정의한 크기에 비해 크게 변하지 않는다.
그러나, 도 3에서는 함몰된 실리콘 영역에서 측면 채널을 형성하기 위해 함몰된 영역 5의 격리 절연막과 영역 4의 질화막을 함몰된 실리콘 채널 영역보다 더 식각하는 것이 필요하다. 이 때, 위에서 정의된 게이트 open 폭(도 3의 d6과 양쪽에 있는 영역 8과 9의 두께 또는 폭을 더한 값) 보다 함몰된 영역의 폭(도 3의 d7과 양쪽에 있는 영역 8과 9의 두께 또는 폭을 더한 값)이 더 넓어 질 수 있고, 도 2의 (b)의 측면에 보인 것과 같은 단면이 형성된다. 경우에 따라서는 d6을 포함하는 게이트 스택의 폭이 더 넓어 질 수 있다.
이 때, 함몰되지 않은 영역 2, 3, 4, 5의 표면 보다 위에 형성된 제어 전극의 폭도 공정 조건에 따라 함몰 영역에서와 비슷한 영역 10의 제어전극 폭을 얻을 수 있다. 절연막, 저장전극 및 응용분야에 대해 도 2의 설명에서 언급된 것이 그대로 도 3에도 적용된다. 도 2와 3에서 영역 2의 담장형 실리콘 바디(2)와 접하는 절연막(3)과 영역 5의 절연막 사이에 있는 영역 4의 질화막은 함몰된 영역 2의 측면 채널을 분명하게 형성할 때 다른 영역에 비해 선택적으로 식각되기 때문에 구조 형성에 도움이 된다.
도 4는 도 2와 3의 구조와 유사한 구조를 보이고 있다. 도 4에서는 영역 4의 질화막이 빠져 있다. 영역 4의 질화막을 사용하지 않고 도 3에 언급한 것과 같은 효과를 얻기 위한 것이다. 도 2에 비해 영역 10의 제어 전극을 보면 함몰된 영역에서는 표시된 폭 d7로 함몰되지 않은 영역의 표시된 d6보다 넓게 형성되어 있다. 공정조건을 변형하여 d6를 d7보다 더 넓게 할 수 도 있다. 함몰된 담장형 실리콘 바디인 영역 2와 함몰된 격리 산화막 영역(5)을 먼저 구현하고, 본 발명의 주요 부분인 함몰된 채널의 측면 채널이 형성되도록 격리 절연막 영역 5를 더 식각하여 도 3의 (b)와 같은 구조를 구현한다. 그 외의 모든 기술적인 특징은 도 2의 구조에 언급된 것을 따른다.
도 5의 (a)는 도 2와 3의 구조에서 다수의 담장형 바디(2)가 형성되는 경우, 가까운 바디와 거리가 먼 담장형 바디 사이의 구조를 제어 전극을 따라 절단한 단면 의 구조를 보이고 있다. 도 5의 (b)는 도 2와 3의 구조에서, 영역 2의 실리콘 바디와 주변의 절연막(3)과 질화막(4)만 함몰 되도록 함몰된 실리콘 바디에 정렬되어 식각한 경우를 보이고 있다. 즉, 격리 산화막(5)은 의도적으로 함몰시키지 않은 경우이다. 영역 3과 4를 함몰시키는 과정과 후속 세정 공정에서 실리콘 바디(2) 사이의 거리가 가까운 경우, 영역 5의 격리 산화막의 일부가 양쪽에서 측면으로 식각되어 마치 함몰된 것처럼 보인다.
도 5의 (b)에서 실리콘 바디 사이의 거리가 먼 경우 초기에 형성된 격리 산화막(5)의 두께를 거의 그대로 유지하고 있다. 담장형 바디 사이의 거리는 최소 바디의 폭 (3nm)과 같고, 설계에 따라 얼마든지 늘어날 수 있다. 도 5의 (a)와 (b)의 좌측부분에 보면 바디 사이의 거리가 가까운 것을 볼 수 있는데, 이 경우 바디 사이에 존재하는 격리 절연막의 두께가 바디 사이의 거리가 먼 오른쪽 바디 사이에 존재하는 절연막의 두께보다 얇음을 알 수 있다. 이는 영역 2의 바디를 적정 깊이로 함몰 시킨 다음, 함몰된 채널의 측면 채널을 형성하기 위해 바디 사이에 존재하는 절연막을 식각 하는 과정에서 발생한 것이다.
도 6은 도 2의 (a)에서 담장형 실리콘 바디(2)의 옆에 있는 영역 4의 질화막의 중심을 따라 절단한 단면도(도 6a)와 격리 절연막 위에서 제어 전극을 가로 질러 절단한 단면도(도 6b)를 보이고 있다. 도 6의 (b)에서는 영역 4의 질화막의 함몰 폭을 선택적 식각을 통해 실리콘 바디나 격리 산화막의 함몰 폭에 비해 넓게 형성하였기 때문에 함몰된 영역에서의 제어 전극의 폭이 넓게 형성되어 있고, 여기서 영역 4의 질화막의 폭을 적절히 조절하면 함몰된 영역의 제어전극에서 보이드(void) 형성 없이 제어 전극을 구현할 수 있다.
도 6(c)의 경우 영역 5의 격리 절연막에서 식각할 질화막이 없기 때문에 함몰된 격리 절연막 내에 형성된 게이트 stack (플로팅 저장 노드, 전극간 절연막, 제어 전극 포함)이나 바디 표면 위로 형성된 제어 전극의 폭이 거의 비슷하다. 공정 조건에 따라 실리콘 바디 표면 위에 형성된 게이트 stack의 폭을 더 크게 할 수 있다. 도 6의 (b)와 (c)에는 영역 13의 스페이서가 파선 형태로 표시되어 있는데, 이는 향후에 형성될 구조를 소자 구조에 표현한 것이다. 적절한 스페이서의 폭은 도 6a의 윗면에서 보이는 영역 8의 저장 노드를 충분히 덮을 수 있는 정도이다.
도 7은 도 3과 4의 격리 절연막 영역에서 제어전극을 가로 질러 자른 단면을 나타낸 것이다. 도 7a와 7b는 도 3의 경우에 해당되고 도 7c와 7d는 도 4에 해당된다. 앞서 도 3과 4의 설명에서 언급한 것과 같이 함몰된 실리콘 바디의 실리콘 표면에 형성된 채널을 형성한 후, 표면 채널의 측면에 적정 길이 만큼 측면 채널을 형성하기 위해 절연막(3)과 질화막(4), 그리고 격리절연막(5)의 일부를 식각함으로써 함몰을 위해 정의한 폭 보다 실리콘 바디 영역 표면 아래의 소자 격리 영역이 더 넓어지는 현상이 발생할 수 있다. 그에 따라 도 7의 (b)와 (d) 같은 구조가 형성된다. 공정조건의 변화를 통해 표면 아래나 위에서 게이트 stack의 폭을 조절할 수 있음은 물론이다.
도 8은 도 2의 구조에서 제어전극과 실리콘 바디가 만나는 지점에서 제어 전극을 따라 절단한 단면에서 담장형 실리콘 바디의 구조를 나타낸 것이다. 영역 2의 함몰된 실리콘 바디의 표면을 따라 형성되는 모서리를 둥글게 만들어 제어 전극으로 부터 오는 전계의 집중을 막아 소자의 내구성을 개선할 수 있고, 또한 모서리를 따라 형성될 수 있는 기생 채널을 제거하여 누설전류를 감소할 수 있다. 여기서 둥글다고 하는 것은 직각의 모서리를 제외한 모든 각도를 의미한다.
도 8의 (b)에서는 함몰된 실리콘 채널 영역의 모서리가 둥글게 되어 있고, 바디가 영역 1의 기판으로 가면서 점차 넓어져 바디의 저항을 줄일 수 있는 구조를 보이고 있다. 도 8의 (c)의 경우는 함몰된 실리콘 바다의 모서리가 둥글게 되어 있고, 측면 채널을 포함하는 채널 부근은 거의 수직의 바디를 유지하다가 그 아래에서 점차 영역 2의 바디가 넓어지도록 하였다.
도 9는 도 2의 본 발명에 대한 소자 구조를 구현하는 방법의 한 예를 보이고 있고, 소자 구현의 이해를 돕기 위한 것이다. 채널이 형성될 바디와 STI (Shallow Trench Isolation) 형태의 소자 격리가 이루어 지고, 표면이 평탄화 되어 있다고 가정하고 주요 공정단계를 보이고 있다. 이 경우 실리콘 바디의 표면에 약간의 산화막이 형성된 상태에서 수행할 수 있다.
도 9a는 격리 공정 후 평탄화된 상태를 보이고 있다. 도 9b에서는 게이트 open을 위해 영역 6의 질화막을 형성하고 게이트 open 마스크를 이용하여 질화막(6)을 제거한 공정 후의 구조를 보이고 있다. 필요에 따라 영역 6의 질화막 위에 게이트 open을 위한 포토레지스터가 남아 있는 상태에서 공정을 수행할 수 있다. 도 9c는 정의된 게이트 open 마스크를 이용하여 소자 격리를 위한 영역 5의 절연막 일부를 식각한 경우를 보이고 있다.
이어서 같은 마스크를 이용하여 영역 2의 실리콘 바디를 적정 깊이로 식각 하 는데, 이 경우는 도 9d에 나타내었다. 여기서 후속 공정에서 함몰된 실리콘 표면을 보호하기 위한 희생 산화막을 형성하고 진행할 수 있다. 도 9e에서는 이어서 질화막을 시간 조절을 통해 적절히 식각한 후의 모습을 보이고 있고, 실리콘 영역의 함몰 폭이나 깊이보다 더 넓고 깊게 형성된다. 이 과정에서 영역 4의 질화막과 동시에 영역 6의 질화막이 주어진 공정조건에 따라 식각될 수 있다. 도 9d에서 식각된 실리콘 영역과 격리 절연막 사이에 남아 있는 질화막 영역 4는 양쪽에서 식각이 가능하므로 모두 제거하기 위해서는 영역 4의 질화막 두께의 반(1/2) 정도를 식각하면 제거할 수 있다. 함몰된 실리콘 영역의 측면에 드러나는 채널의 거리 조절을 위해 질화막(4)의 식각을 조절할 수 있다.
여기서, 영역 6의 질화막이 동시에 일부 제거되므로 실리콘 표면 위쪽에 형성되는 게이트 stack의 폭이 함몰된 곳에 형성된 것 보다 더 넓어 질 수 있다. 함몰된 영역의 폭과 거의 같이 유지하기 위해서는 영역 6의 물질을 질화막이 아닌 선택적 식각비나 제거가 쉬운 물질이나 물질의 stack(두 층 또는 그 이상의 물질로 구성된 경우)으로 구성될 수 있다.
예를 들어, 선택비가 문제되는 영역 6의 질화막 대신 폴리실리콘이나 아몰퍼스 실리콘을 형성하고 표면을 산화시킨 상태에서 게이트 open을 위한 마스크를 적용하여 적절한 선택적 식각비를 보장하는 범위내에서 도 9b ~ 9e 사이의 공정을 수행할 수 있다. 또한 도 9b와 9e 사이의 공정에서 영역 5의 절연막, 영역 4의 질화막, 영역 2의 실리콘 바디의 식각의 순서를 다양하게 바꾸어 수행할 수 있음은 물론이다. 도 9e에서 영역 4를 적절한 길이 만큼 식각하고, 영역 4의 아래에 있는 영역 3의 절연막 을 식각하면 함몰된 실리콘 바디 영역의 표면과 측면이 드러나게 된다.
여기에 적절한 세정(cleaning) 공정이나 수소 어닐링 공정을 선택적으로 수행하고 영역 7의 터널링 절연막을 형성한 다음 영역 8의 플로팅 저장 노드를 형성하고, 영역 9의 전극간 절연막을 형성하면 도 7의 (f)와 같은 도면이 된다. 플로팅 저장 노드로는 폴리 또는 아몰퍼스 실리콘, 폴리 또는 아몰퍼스 SiGe, 전하를 트랩(trap)할 수 있는 다양한 high-k 유전체(dielectrics)와 질화막, 도전성이나 비 도전성의 나노 크기(50 nm 이하)의 dot을 적용할 수 있다. 영역 9의 전극간 절연막은 다양한 절연막 및 절연막의 조합(예: oxide-nitride-oxide)으로 구성될 수 있다.
도 9의 (g)에서는 제어 전극 물질을 증착하고 평탄화한 구조를 보이고 있다. 도 9의 (h)에서는 영역 6의 질화막을 선택적으로 제거한 도면을 보이고 있다. 이후의 공정은 스페이서 형성, 필요한 경우 실리사이드 형성, 절연막 형성, 콘택 형성 및 금속 배선 등으로 기존의 공정과 유사하게 진행된다. 도 9의 일례에서 채널 도우핑은 도 9a나 도 9d 후에 수행될 수 있다. 만약 도 9d 후에 이온주입을 통해 채널 도우핑을 하면, 함몰된 영역에만 선택적으로 채널 도우핑을 할 수 있게 된다. 소스/드레인 도우핑은 도 9h 후에 수행하는 게 바람직하고, 경우에 따라서는 도 9의 (a)에서 영역 2의 실리콘 바디 전체에 소스/드레인 도우핑을 위한 이온주입을 수행하고, 채널이 될 영역을 선택적으로 식각하면 소스/드레인을 서로 격리되게 구현할 수 있다.
도 9의 단계(h) 이후에 절연막 스페이서를 형성할 수 있고, 스페이서 물질의 두께는 5 nm ~ 200 nm 사이이다. 적절하게는 스페이서 물질이 도 2의 (a)에 표시된 제어 전극 주변의 영역 8이 완전히 덮이도록 형성하여 콘택을 형성하고 금속 배선을 할 때 영역 8과 금속이 서로 단락 되지 않도록 한다. 스페이서의 구조로 성질이 다른 두 층 또는 그 이상의 절연막 적층을 적용할 수 있다(예: 산화막 위에 질화막 적층 후 형성된 스페이서). 도 9에서는 일례로 도 6의 질화막을 자기 정렬형 게이트 stack 구현을 위해 적용하였고, 다른 선택비가 있는 물질도 가능하다.
도 10은 도 9의 일례의 제작공정단계에서 도 9(a)의 경우를 대신하여 사용될 수 있는 구조를 보이고 있다. 영역 4의 질화막을 평탄화의 기준으로 하여 STI의 소자 격리 영역을 형성한 후 유사한 제작공정을 수행한다.
도 11은 도 9의 일례의 제작공정단계에서 도 9(a)의 구조에서 실리콘 바디의 표면에 얇은 산화막을 형성한 후 유사한 제작공정을 수행한다. 예를 들어, 도 11의 (a)는 도 10의 (a)에서 영역 5의 절연막을 선택적으로 실리콘 표면 근처까지 식각하고, 영역 4의 질화막 표면에서 실리콘 바디의 표면 근처까지 영역 4의 질화막을 선택적으로 제거하면 도 11의 (a) 구조가 된다.
도 12는 도 9의 (a)에 보이는 구조를 형성하기 위한 하나의 방법을 보이고 있다. 영역 1의 실리콘 기판에 영역 12의 절연막을 형성한 다음 액티브 바디를 정의하기 위한 마스크를 사용하여 절연막을 제거하고, 실리콘 기판을 500 nm 이하의 적절한 깊이로 도 12a에서와 같이 식각하여 영역 2의 담장형 실리콘 바디를 구현한다. 여기에 바디의 폭을 줄이기 위한 공정을 추가할 수 있고, 또한 바디의 측면을 개선하는 어닐링 공정을 수행할 수 있다.
그 후, 모든 절연막을 제거한 후 1 nm 두께 이상의 영역 3의 절연막을 형성하고 그 위에 영역 4의 질화막을 형성한 다음, 두꺼운 절연막을 덮고 평탄화 공정을 통해 도 12b에 보인 것과 같이 영역 5의 격리 산화막을 형성한다. 도 11의 설명에 언급된 것을 포함하는 적절한 평탄화 과정을 거치면 도 12의 (c)와 같은 구조를 얻을 수 있다.
도 13은 도 4의 구조를 구현할 경우 바디를 형성하는 하나의 방법을 보이고 있다. 영역 1의 실리콘 기판에 영역 12의 절연막을 형성한 다음 액티브 바디를 정의하기 위한 마스크를 사용하여 절연막을 제거하고 실리콘 기판을 500 nm 이하의 적절한 깊이로 도 13a에서와 같이 식각하여 영역 2의 담장형 실리콘 바디를 구현한다.
여기에 바디의 폭을 줄이기 위한 공정을 추가할 수 있고, 또한 바디의 측면을 개선하는 어닐링 공정을 수행할 수 있다. 모든 절연막을 제거한 후 1 nm 두께 이상의 영역 3의 절연막을 형성하고 그 위에 두꺼운 절연막을 덮고 평탄화 공정을 통해 도 13b에 보인 것과 같이 영역 5의 격리 산화막을 형성한다.
도 14는 도 4의 구조를 구현할 경우 바디를 형성하는 하나의 방법을 보이고 있다. 영역 1의 실리콘 기판에 500 nm 이하의 영역 5의 절연막을 형성하고, 영역 2의 실리콘 바디가 형성될 부분을 식각하여 기판이 드러나게 한다. 상기 드러난 실리콘의 표면 처리를 통해 양질의 실리콘 에피층을 성장한다. 이 때, 산화막 위로 형성되는 실리콘은 평탄화를 통해 제거한다.
이상에서와 같이, 본 발명에 의하면 기존 소자들이 갖는 문제점을 해결하는 채널과 게이트 구조가 말 안장(Saddle) 구조를 갖는 고집적/고성능 플래시 메모리 소자를 구현할 수 있다.
본 발명에 의한 안장(Saddle) 소자 구조는 함몰된 채널 구조와 삼중-게이트 구조를 갖고 있기 때문에 기존의 이중/삼중-게이트가 갖는 장점과 함몰 채널 구조가 갖는 장점을 모두 가지고 있다. 이들 장점과 더불어 다음과 같은 추가의 장점이 있다.
기존의 벌크 FinFET에서는 게이트 길이의 1/3에 해당하는 fin 바디 폭을 요구하고 있는데, 본 발명의 구조는 게이트 길이와 같은 바디 폭을 구현해도 문제가 없고, 발명에서 의도한 장점을 얻을 수 있다. 바디를 통한 빠른 지우기 특성과, 제어 전극의 채널에 대한 제어 능력 향상을 통한 쓰기/지우기 특성 개선, 기판 바이어스에 따른 문턱전압의 변화 감소, 함몰 채널의 코너 부분에서의 불순물 농도 변화에 따른 문턱전압의 변화를 줄일 수 있다.
또한, 함몰된 채널의 표면 및 측면에도 채널이 형성되어 있어 높은 전류구동능력과 유효 채널 면적의 증가에 따른 플래시 메모리 소자에서의 문턱전압의 산포를 줄일 수 있다. 유효 채널 면적의 증가는 질화막이나 높은 유전상수를 갖는 절연막 (high-k dielectrics)을 저장 노드로 활용하는 경우나, 나노 크기의 dot을 플로팅 저장 노드로 사용하는 경우 문턱전압의 산포를 크게 줄일 수 있는 특징이 있다.
또한, 소스/드레인의 깊이를 깊게 할 수 있기 때문에 소스나 드레인 또는 둘 다를 통한 지우기 속도는 기존의 평탄채널 구조에 비해 크게 개선할 수 있다.

Claims (35)

  1. 실리콘 기판(1) 위에 기판과 연결되는 담장 형태의 실리콘 바디(2)가 형성되고, 상기 실리콘 기판(1)과 실리콘 바디(2)의 표면에 제 1절연막(3)이 형성되며; 상기 제 1절연막(3) 위에 질화막(4)이 형성되고, 상기 질화막(4) 위에 소자격리를 위한 제 2절연막(5)이 실리콘 바디(2)의 표면 높이까지 도달하도록 형성되며;
    상기 실리콘 바디(2)의 표면에 채널로 형성될 부분이 10 nm ~ 200 nm 깊이의 범위에서 함몰되어 형성되고, 상기 제 2절연막(5)이 필요에 따라 표면으로부터 11 nm ~ 300 nm 깊이의 범위에서 함몰되도록 형성되며;
    상기 제1절연막과 질화막이 상기 함몰된 실리콘 바디(2)를 따라 함몰된 바디(2)의 측면이 1 nm ~ 100 nm 범위에서 드러나게 형성되고, 터널링 절연막(7)이 함몰된 실리콘 바디(2)의 표면 및 측면에 형성되며;
    상기 결과물에 전하저장 노드(8)와 전극간 절연막(9), 제어전극(10)이 순차적으로 형성되고, 상기 실리콘 바디(2)의 함몰된 채널을 제외한 양 측면에 소스/드레인 영역(11)과 절연막 스페이서(13)가 형성됨을 특징으로 하는 플래시 메모리 소자.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 실리콘 바디(2)와 제 1절연막(3) 위에 형성되는 질화막(4)의 두께는 가변 되며, 선택적 식각이 보장되는 절연막 물질로 대체하여 형성된 것을 특징으로 하는 플래시 메모리 소자.
  4. 청구항 1에 있어서,
    상기 실리콘 바디(2)와 질화막(4)으로부터 떨어진 소자 격리를 위한 제 2절연막(5)에 형성되는 전하저장 노드(8)와, 전극간 절연막(9), 제어전극(10)의 전체 폭이 실리콘 바디(2)의 측면에서 함몰된 실리콘 바디(2)와 정렬되어 식각된 질화막(4)의 폭이나 식각 깊이와 유사하거나 작은 폭으로 형성된 것을 특징으로 하는 플래시 메모리 소자.
  5. 청구항 1에 있어서,
    상기 실리콘 바디(2)가 서로 근접하게 형성될 경우 함몰된 채널의 측면을 드러나게 하는 절연막의 식각 과정에서 근접 거리 내에 형성된 실리콘 바디(2) 사이의 제 1 절연막(3) 및 제 2절연막(5)과 질화막(4)의 표면이 함몰된 실리콘 바디(2)의 표면 보다 낮은 위치에 존재하도록 형성된 것을 특징으로 하는 플래시 메모리 소자.
  6. 청구항 1에 있어서,
    상기 채널이 형성될 함몰된 실리콘 바디(2)와 주변에 있는 질화막(4)과 제 1절연막(3)이 함몰된 실리콘 바디(2) 보다 넓은 폭과 깊이로 식각하되 제 2절연막(5)이 식각되지 않고, 전하저장노드(8), 전극간 절연막(9) 및 제어 전극(10)이 정렬된 형태를 갖는 것을 특징으로 하는 플래시 메모리 소자.
  7. 청구항 1에 있어서,
    상기 제 1 절연막(3) 위에 소자격리를 위한 제 2절연막(5)이 실리콘 바디(2)의 표면 높이까지 도달하도록 형성되고, 상기 실리콘 바디(2)의 표면에 채널로 형성될 부분이 일정 깊이로 함몰되도록 형성되며, 상기 함몰된 실리콘 바디(2)의 주변에 있는 제 1 절연막(3) 및 제 2절연막(5)을 함몰된 실리콘 바디 영역과 정렬되게 함몰하되 함몰의 폭과 깊이가 함몰된 실리콘 바디의 것 보다 크게 하여 함몰된 실리콘 바디의 측면채널이 드러나도록 형성된 후, 상기 구조에서 터널링 절연막(7)이 함몰된 실리콘 바디(2)의 표면 및 측면에 형성되도록 하여, 상기 결과물에 전하저장 노드(8)와 전극간 절연막(9), 제어전극(10)이 순차적으로 형성되고, 상기 실리콘 바디(2)의 양 측면에 소스/드레인 영역(11)과 절연막 스페이서(13)가 형성됨을 특징으로 하는 플래시 메모리 소자.
  8. 청구항 1에 있어서,
    상기 제 1 절연막(3) 위에 소자격리를 위한 제 2절연막(5)이 실리콘 바디(2) 의 표면 높이까지 도달하도록 형성되고, 상기 실리콘 바디(2)의 표면에 채널로 형성될 부분이 일정 깊이로 함몰되도록 형성되며, 상기 함몰된 실리콘 바디(2)의 주변에 있는 제 1 절연막(3) 및 제 2절연막(5)의 일부만 식각하여 함몰된 실리콘 바디의 측면채널이 드러나도록 형성된 후, 상기 구조에서 터널링 절연막(7)이 함몰된 실리콘 바디(2)의 표면 및 측면에 형성되도록 하여, 상기 결과물에 전하저장 노드(8)와 전극간 절연막(9), 제어전극(10)이 순차적으로 형성되고, 상기 실리콘 바디(2)의 양 측면에 소스/드레인 영역(11)과 절연막 스페이서(13)가 형성됨을 특징으로 하는 플래시 메모리 소자.
  9. 청구항 8에 있어서,
    상기 실리콘 바디(2)가 서로 근접한 거리 내에 형성될 경우, 함몰된 채널의 측면을 드러나게 하는 절연막 식각 과정에서 근접한 거리 내에 형성된 실리콘 바디(2) 사이의 제 1절연막(3) 및 제 2절연막(5) 표면은 함몰된 실리콘 바디(2)의 표면 보다 낮은 위치에 존재하도록 형성한 것을 특징으로 하는 플래시 메모리 소자.
  10. 청구항 1 또는 청구항 8에 있어서,
    상기 소스/드레인 영역(11)과 채널을 포함하는 단결정 실리콘으로 형성된 실리콘 바디(2)의 폭이 4nm ~ 200 nm 범위에서 형성된 것을 특징으로 하는 플래시 메모리 소자.
  11. 청구항 1 또는 청구항 8에 있어서,
    상기 소스/드레인 영역(11)과 채널을 포함하는 실리콘 바디(2)의 높이가 실리콘 기판(1) 표면으로부터 10 nm ~ 1000 nm 범위에서 형성된 것을 특징으로 하는 플래시 메모리 소자.
  12. 청구항 1 또는 청구항 8에 있어서,
    상기 실리콘 바디(2)의 함몰을 위해 열어(open)주는 폭을 적어도 10 nm 이상으로 열어주고, 함몰되는 깊이는 5 nm ~ 500 nm 범위에서 형성된 것을 특징으로 하는 플래시 메모리 소자.
  13. 청구항 1 또는 청구항 8에 있어서,
    상기 실리콘 바디(2)에 형성된 함몰된 채널의 아래쪽 코너를 직각, 둔각, 예각 혹은 둥글게 형성하는 것을 특징으로 하는 플래시 메모리 소자.
  14. 청구항 1 또는 청구항 8에 있어서,
    상기 실리콘 바디(2)의 함몰된 영역 표면이 소자의 채널로 형성되고, 동시에 함몰된 채널 표면의 측면이 1 nm ~ 100 nm 사이로 드러나게 해서 측면 채널로 이용하는 것을 특징으로 하는 플래시 메모리 소자.
  15. 청구항 1 또는 청구항 8에 있어서,
    상기 실리콘 바디(2)의 함몰된 채널 표면과 측면에 형성된 터널링 절연막(7)의 두께는 표면과 측면에서 같거나 다르게 형성하되 1 nm ~ 11 nm 범위에서 형성된 특징으로 하는 플래시 메모리 소자.
  16. 청구항 1 또는 청구항 8에 있어서,
    상기 실리콘 바디(2)의 함몰된 채널 표면과 측면 채널 사이에는 모서리가 존재하며, 상기 모서리의 각이 직각, 둔각, 예각 혹은 둥글게 형성된 특징으로 하는 플래시 메모리 소자.
  17. 청구항 1 또는 청구항 8에 있어서,
    상기 실리콘 바디(2)의 단면 모양이 위는 폭이 좁다가 실리콘 기판(1)으로 움직이면서 점차 넓어지게 하거나, 채널이 형성되는 부근까지는 실리콘 바디(2)의 측면을 수직으로 형성하되, 실리콘 기판(1)에 근접하면서 점차 넓어지는 것을 특징으로 하는 플래시 메모리 소자.
  18. 청구항 1 또는 청구항 8에 있어서,
    상기 전하저장 노드(8)의 물질은 폴리 실리콘, 아몰퍼스 실리콘, 폴리 SiGe, 아몰퍼스 SiGe, 일 함수가 다른 금속 및 금속 산화물, 금속 alloy, 복합 조성의 질화막 혹은 고유전율 절연막이 연속적인 필름 형태로 형성되며, 1 nm ~ 50 nm 범위의 크기를 갖는 나노 dot로 구성된 것을 특징으로 하는 플래시 메모리 소자.
  19. 청구항 1 또는 청구항 8에 있어서,
    상기 전하저장 노드(8)의 물질이 도전성이고 연속적인 필름으로 형성된 경우는 셀과 셀 사이에서 격리를 시키는 것을 특징으로 하는 플래시 메모리 소자.
  20. 청구항 1 또는 청구항 8에 있어서,
    상기 전극간 절연막(9)의 물질은 산화막, 질화막, Al2O3를 포함하는 고유전 절연막으로 형성하되, 상기 전극간 절연막(9)을 하나의 물질로 하거나 2개 이상의 물질을 적층하는 형태로 형성하고, 최종 두께는 2 nm ~ 30 nm 범위에서 형성된 것을 특징으로 하는 플래시 메모리 소자.
  21. 청구항 1 또는 청구항 8에 있어서,
    상기 제어전극(10)의 물질은 폴리 및 아몰퍼스 실리콘, 폴리 및 아몰퍼스 SiGe, 다양한 금속, 다양한 금속 alloy, 다양한 금속을 적용한 실리사이드로 구성되며, 상기 물질을 조합한 적층 구조를 갖도록 형성된 것을 특징으로 하는 플래시 메모리 소자.
  22. 청구항 1 또는 청구항 8에 있어서,
    상기 스페이서(13)의 물질은 다양한 종류의 절연막 및 상기 절연막의 조합으로 구성되고, 상기 스페이서(13)의 최종 폭은 5 nm ~ 200 nm 범위에서 형성하되 실리콘 바디(2)의 표면에서 보이는 저장전극(8)을 덮도록 폭을 조절하여 형성된 것을 특징으로 하는 플래시 메모리 소자.
  23. 청구항 1 또는 청구항 8에 있어서,
    상기 전하저장노드(8), 전극간 절연막(9), 제어전극(10)이 실리콘 바디(2)의표면과 거의 동일한 높이로 함몰된 영역에만 형성하거나, 위로는 1nm ~ 50nm 범위의 높이로 자기 정렬형 형태로 형성하되, 경우에 따라 저장전극(8)은 제외하고 형성할 수 있는 것을 특징으로 하는 플래시 메모리 소자.
  24. 청구항 1 또는 청구항 8에 있어서,
    상기 실리콘 바디(2) 표면 위로 형성되는 전하저장노드(8), 전극간 절연막(9), 제어전극(10)의 전체 폭이 실리콘 바디(2) 표면 아래에 형성되는 전체 폭 보다 크거나 작게 형성하는 것을 특징으로 하는 플래시 메모리 소자.
  25. 청구항 1에 있어서,
    상기 패턴된 제 2절연막(5)의 식각 폭과 깊이를 실리콘 바디(2)의 식각 폭 및 깊이와 각각 다르게 형성하되, 식각 깊이만 표면 근처로 작게 형성하거나 실리콘 바디(2)의 식각 폭 및 깊이와 동일하게 형성하는 것을 특징으로 하는 플래시 메모리 소자.
  26. 청구항 1 또는 청구항 8에 있어서,
    상기 소스/드레인 영역(11)의 접합 깊이는 실리콘 바디(2)의 식각되지 않은 표면을 기준으로 5 nm ~ 500 nm 범위로 형성하고, 깊이를 깊게 하여 소스나 드레인으로 지우기를 할 때 빠른 지우기를 할 수 있도록 하는 것을 특징으로 하는 플래시 메모리 소자.
  27. 청구항 1 또는 청구항 8에 있어서,
    상기 소스/드레인 영역(11) 및 절연막 스페이서(13)를 형성한 후 콘택홀(contact hole)을 형성할 때 콘택홀을 절연막 스페이서(13)에 닿도록 형성하거나, 소스/드레인 영역(11)의 저항을 줄이기 위해 소스/드레인 영역(11)이 형성된 실리콘 바디(2)의 표면 및 1 nm ~ 400 nm 범위의 측면에 금속층이 접촉할 수 있도록 콘택홀이 형성된 것을 특징으로 하는 플래시 메모리 소자.
  28. 청구항 1항에 있어서,
    상기 실리콘 바디(2)가 서로 근접한 거리 내에 형성될 경우, 함몰된 채널의 측면을 드러나게 하는 절연막 식각 과정에서 근접한 거리 내에 형성된 실리콘 바디(2) 사이의 절연막(3) 및 질화막(4), 그리고 절연막(5) 표면은 함몰된 실리콘 바디(2)의 표면 보다 낮은 위치에 존재하도록 형성한 것을 특징으로 하는 플래시 메모리 소자.
  29. 청구항 1에 있어서,
    여분의 마스크 한 장을 추가하여 상기 함몰된 실리콘 바디(2)의 표면 및 측벽까지 드러나게 하여 채널을 형성하는 안장형 플래시 소자 구조와 채널이 함몰되지 않은 실리콘 바디(2)의 표면에 형성되는 MOS 소자를 같은 칩 상에 집적하도록 하는 구조를 갖는 것을 특징으로 하는 플래시 메모리 소자.
  30. 실리콘 기판(1) 위에 기판과 연결되는 담장 형태의 실리콘 바디(2)를 형성하는 단계와;
    상기 실리콘 기판(1)과 실리콘 바디(2)의 표면에 제 1절연막(3)을 형성하는 단계와;
    상기 제 1절연막(3) 위에 질화막(4)을 형성하는 단계와;
    상기 질화막(4) 위에 소자격리를 위한 제 2절연막(5)을 실리콘 바디(2)의 표면 높이까지 도달하도록 형성하는 단계와;
    상기 실리콘 바디(2)의 표면에 채널로 형성될 부분이 일정 깊이로 함몰되며, 상기 제 2절연막(5)이 표면으로부터 필요에 따라 일정 깊이로 함몰되도록 형성하는 단계와;
    상기 제 1절연막(3)과 질화막(4)을 실리콘 바디(2)의 함몰 폭이나 깊이 보다 크게 형성하되 터널링 절연막(7)이 함몰된 실리콘 바다(2)의 표면 및 측면에 형성하는 단계와;
    상기 결과물에 전하저장 노드(8)와 전극간 절연막(9), 제어전극(10)을 순차적으로 형성하는 단계와;
    상기 실리콘 바디(2)의 양 측면에 소스/드레인 영역(11)과 절연막 스페이서(13)를 순차적으로 형성하는 단계와;
    상기 결과물에 필요에 따라 실리사이드를 형성하고 절연막을 형성한 후, 콘택(contact)과 금속층을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  31. 청구항 30에 있어서,
    상기 실리콘 바디(2)와, 제 1절연막(3), 질화막(4) 및 제 2절연막(5)은 주어진 공정 조건에 따라 함몰 순서가 서로 바꾸어 형성된 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  32. 청구항 30에 있어서,
    상기 실리콘 바디(2)와 소자 격리를 형성하기 위한 단계에서 실리콘 기판(1)에 실리콘 바디(2)를 위한 마스크를 형성하고 실리콘 바디(2)를 식각하며, 식각에 따른 손상(damage)를 줄이는 공정(산화막 성장 및 제거, 특별한 세정 또는 수소 어닐링)을 수행한 후 제 1절연막(3)을 형성하고 질화막(4)을 형성하며, 제 2절연막(5)을 증착하고 평탄화 하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  33. 청구항 30에 있어서,
    상기 함몰될 실리콘 바디(2)와 정열되는 제 2절연막(5)을 포함한 절연막을 식각하되 하드마스크(hard mask) 물질로서 제 2질화막(6)이나 폴리실리콘, 아몰퍼스 실리콘, 폴리실리콘, 아몰퍼스 실리콘 중의 선택된 물질 위에 형성된 산화막 등을 사용하여 식각하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  34. 청구항 30에 있어서,
    상기 실리콘 바디(2)와 소자 격리를 형성하기 위한 공정단계로서, 실리콘 기판(1)에 제 2절연막(5)을 먼저 형성하고, 실리콘 바디(2)를 위한 마스크를 형성한 후 제 2절연막(5)을 실리콘 기판(1)이 드러날 때까지 식각하며, 식각에 따른 실리콘 표면의 손상을 줄이는 공정(산화막 성장 및 제거 또는 수소 어닐링)을 수행하고 실리콘 에피층을 성장하며, 격리 절연막(5) 높이로 평탄화 하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  35. 청구항 30에 있어서,
    상기 실리콘 바디(2)의 함몰된 채널 표면과 측면에 터널링 절연막(7)을 형성하기 전에 실리콘 채널의 표면특성을 개선하기 위한 수소 어닐링을 포함하는 표면 처리 공정을 실시하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
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Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100689211B1 (ko) * 2004-12-11 2007-03-08 경북대학교 산학협력단 안장형 엠오에스 소자
KR100608377B1 (ko) * 2005-05-02 2006-08-08 주식회사 하이닉스반도체 메모리 소자의 셀 트랜지스터 제조방법
KR100715228B1 (ko) * 2005-06-18 2007-05-04 삼성전자주식회사 곡면 구조를 갖는 소노스 메모리 소자 및 그 제조방법
WO2007015837A2 (en) * 2005-07-22 2007-02-08 Merck & Co., Inc. Inhibitors of checkpoint kinases
CN101385087B (zh) * 2005-12-22 2012-01-11 Nxp股份有限公司 具有减小的短沟道效应的sonos存储器器件
KR100764360B1 (ko) * 2006-04-28 2007-10-08 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
JP4282699B2 (ja) 2006-09-01 2009-06-24 株式会社東芝 半導体装置
KR100807227B1 (ko) * 2006-09-12 2008-02-28 삼성전자주식회사 불휘발성 메모리 장치 및 이의 제조 방법
US8772858B2 (en) * 2006-10-11 2014-07-08 Macronix International Co., Ltd. Vertical channel memory and manufacturing method thereof and operating method using the same
US7851848B2 (en) * 2006-11-01 2010-12-14 Macronix International Co., Ltd. Cylindrical channel charge trapping devices with effectively high coupling ratios
KR100841235B1 (ko) * 2006-12-01 2008-06-26 한국과학기술원 비휘발성 메모리 소자와 그 제조방법 및 구동방법
KR100823874B1 (ko) * 2006-12-28 2008-04-21 경북대학교 산학협력단 낮은 누설전류를 갖는 고밀도 ｆｉｎ 전계효과트랜지스터및 그 제조 방법
JP2008205185A (ja) * 2007-02-20 2008-09-04 Oki Electric Ind Co Ltd 半導体記憶装置の製造方法、及び半導体記憶装置
KR100970255B1 (ko) * 2007-04-09 2010-07-16 삼성전자주식회사 반도체 메모리 소자의 제조 방법
KR100886643B1 (ko) * 2007-07-02 2009-03-04 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그 제조방법
US8994112B2 (en) * 2008-09-16 2015-03-31 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (finFET)
KR101039142B1 (ko) * 2008-12-23 2011-06-03 주식회사 하이닉스반도체 리세스 채널을 갖는 반도체 소자의 제조방법
JP2012190834A (ja) * 2011-03-08 2012-10-04 Toshiba Corp 半導体装置およびその製造方法
US9466696B2 (en) 2012-01-24 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US9281378B2 (en) 2012-01-24 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Fin recess last process for FinFET fabrication
US9171925B2 (en) 2012-01-24 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate devices with replaced-channels and methods for forming the same
KR101888003B1 (ko) 2012-04-09 2018-08-13 삼성전자주식회사 보디 바이어스 효과로 문턱전압을 조절할 수 있는 트랜지스터를 갖는 반도체 소자 및 그 제조방법
US9349837B2 (en) 2012-11-09 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Recessing STI to increase Fin height in Fin-first process
US9443962B2 (en) 2012-11-09 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Recessing STI to increase fin height in fin-first process
US8697536B1 (en) 2012-11-27 2014-04-15 International Business Machines Corporation Locally isolated protected bulk finfet semiconductor device
US8815693B2 (en) * 2013-01-23 2014-08-26 International Business Machines Corporation FinFET device formation
US9236397B2 (en) 2014-02-04 2016-01-12 Globalfoundries Inc. FinFET device containing a composite spacer structure
TWI566294B (zh) * 2014-10-21 2017-01-11 力晶科技股份有限公司 快閃記憶體的製作方法
US9275905B1 (en) * 2015-01-28 2016-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming semiconductor structure with anti-punch through structure
US20160343715A1 (en) * 2015-05-24 2016-11-24 Inotera Memories, Inc. Memory device
US9466693B1 (en) 2015-11-17 2016-10-11 International Business Machines Corporation Self aligned replacement metal source/drain finFET
CN107170686B (zh) * 2016-03-08 2019-12-31 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
US10163900B2 (en) 2017-02-08 2018-12-25 Globalfoundries Inc. Integration of vertical field-effect transistors and saddle fin-type field effect transistors
US10446392B2 (en) * 2017-02-10 2019-10-15 Applied Materials, Inc. Self-aligned nanodots for 3D NAND flash memory
US10424663B2 (en) 2017-05-23 2019-09-24 International Business Machines Corporation Super long channel device within VFET architecture
US10573745B2 (en) * 2017-05-23 2020-02-25 International Business Machines Corporation Super long channel device within VFET architecture
US10777465B2 (en) 2018-01-11 2020-09-15 Globalfoundries Inc. Integration of vertical-transport transistors and planar transistors

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0770713B2 (ja) * 1987-02-12 1995-07-31 松下電器産業株式会社 Ｍｏｓ型半導体装置及びその製造方法
JPH01304779A (ja) * 1988-06-02 1989-12-08 Seiko Epson Corp Ｍｏｓ型半導体装置の製造方法
JP3219307B2 (ja) * 1991-08-28 2001-10-15 シャープ株式会社 半導体装置の構造および製造方法
JPH06163921A (ja) * 1992-11-19 1994-06-10 Nippondenso Co Ltd 不揮発性半導体記憶装置
JP3378414B2 (ja) * 1994-09-14 2003-02-17 株式会社東芝 半導体装置
US5583065A (en) * 1994-11-23 1996-12-10 Sony Corporation Method of making a MOS semiconductor device
KR0166840B1 (ko) * 1995-05-12 1999-01-15 문정환 리세스 채널 구조를 갖는 반도체 소자 및 그의 제조방법
JPH09293793A (ja) * 1996-04-26 1997-11-11 Mitsubishi Electric Corp 薄膜トランジスタを有する半導体装置およびその製造方法
JP4384739B2 (ja) * 1997-04-04 2009-12-16 聯華電子股▲ふん▼有限公司 半導体装置及びその製造方法
KR100287068B1 (ko) 1997-12-24 2001-04-16 정선종 자기정렬형함몰채널구조를기반으로하는고집적저전압이이피롬셀의구조및그제조방법
KR100370069B1 (ko) 2000-07-10 2003-01-30 엘지전자 주식회사 탄소나노튜브 또는 탄소나노화이버를 이용한 전자파 차폐 및 흡수재의 제조방법, 및 상기 방법으로 제조된 전자파 차폐 및 흡수재
JP2002151688A (ja) * 2000-08-28 2002-05-24 Mitsubishi Electric Corp Ｍｏｓ型半導体装置およびその製造方法
JP4044276B2 (ja) * 2000-09-28 2008-02-06 株式会社東芝 半導体装置及びその製造方法
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
KR100474501B1 (ko) 2001-03-31 2005-03-08 김상환 찜질 베개 및 그 제조 방법
KR100458288B1 (ko) 2002-01-30 2004-11-26 한국과학기술원 이중-게이트 ＦｉｎＦＥＴ 소자 및 그 제조방법
US6885055B2 (en) * 2003-02-04 2005-04-26 Lee Jong-Ho Double-gate FinFET device and fabricating method thereof
KR100471189B1 (ko) * 2003-02-19 2005-03-10 삼성전자주식회사 수직채널을 갖는 전계효과 트랜지스터 및 그 제조방법
KR20050064233A (ko) 2003-12-23 2005-06-29 주식회사 하이닉스반도체 Ｓｏｎｏｓ형 비휘발성 메모리 소자 및 그 제조 방법
US7005700B2 (en) * 2004-01-06 2006-02-28 Jong Ho Lee Double-gate flash memory device
KR100594282B1 (ko) * 2004-06-28 2006-06-30 삼성전자주식회사 ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법
KR100689211B1 (ko) 2004-12-11 2007-03-08 경북대학교 산학협력단 안장형 엠오에스 소자

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