KR100715228B1 - 곡면 구조를 갖는 소노스 메모리 소자 및 그 제조방법 - Google Patents

곡면 구조를 갖는 소노스 메모리 소자 및 그 제조방법 Download PDF

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Abstract

본 발명은 종래 평면형 소노스 소자의 다중 유전층(ONO층)을 원통형 등과 같은 곡면 구조로 바꾼 새로운 구조의 소노스 메모리 소자와 그 제조방법을 제공하며, 본 발명에 의한 소노스 메모리 소자는 블로킹 산화막 상부의 곡률반경을 터널 산화막 하부의 곡률반경보다 크게함으로써, 이레이즈시 블로킹 산화막을 통과하는 전자의 백-터널링을 억제하여 메모리의 이레이즈 속도를 개선한 효과가 있다.
SONOS, ONO, 메모리, 소자, 곡면

Description

곡면 구조를 갖는 소노스 메모리 소자 및 그 제조방법{SONOS MEMORY DEVICE HAVING CURVED SURFACE AND METHOD FOR FABRICATING THE SAME}
도 1은 종래의 평면형 소노스 소자 구조를 보여주는 단면도이다.
도 2는 상기 도 1의 소노스 소자에 아무런 전압이 인가되지 않을 경우의 에너지 밴드도이다.
도 3은 상기 도 1의 소노스 소자에 기판보다 높은 전압을 게이트에 인가하여 프로그램할 때의 에너지 밴드도이다.
도 4는 상기 도 1의 소노스 소자에 기판보다 낮은 전압을 게이트에 인가하여 이레이즈할 때 전자의 백-터널링을 보여주는 에너지 밴드도이다.
도 5는 게이트에 의하여 유도된 핫 홀(hot hole)을 주입하여 이레이즈하는 방식을 보여주는 설명도이다.
도 6은 원통형 커패시터의 안쪽과 바깥쪽 사이에 전압이 걸릴 경우 형성되는 전력선을 보여주는 설명도이다.
도 7은 곡면을 이용한 본 발명과 종래 평면형 소노스 소자의 다중 유전층에 분포된 전압/전계 비교도이다.
도 8은 본 발명의 곡면에서 각도를 달리한 단면들의 전계분포 비교도이다.
도 9는 전계에 따른 F-N 터널링 전류를 보여주는 전기적 특성도이다.
도 10은 본 발명의 실리콘 액티브 영역 상부 원통형(arch형) 곡면의 곡률반경이 다중 유전층(ONO층)의 전계에 미치는 영향을 보여주는 전계분포도이다.
도 11a 내지 도 15b는 본 발명에 따른 소노스 소자의 제조 공정 일부를 보여주는 사시도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 120, 120a : 액티브 영역
200, 200a : 필드 영역 300 : 다중 유전체층(ONO층)
320, 320a, 320b : 제 1 산화물층(터널 산화막)
340 : 질화물층 340a, 340b : 질화막
360 : 제 2 산화물층(블로킹 산화막) 380 : 하드 마스크
400 : 게이트(컨트롤게이트)
본 발명은 곡면 구조를 갖는 소노스 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 소노스 소자의 다중 유전층(ONO층 : Oxide/Nitride/Oxide층)을 원통형의 곡면 구조로 한 소노스 메모리 소자와 그 제조방법에 관한 것이다.
현재 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 소자는 차세대 메모리 소자로서 관심을 받고 있다. 특히, 소노스 소자는 차세대 플래시 메모리 셀로 유력시 되고 있는데, 이는 다중 유전층의 질화막(Nitride층) 내에 존재하는 다량의 딥 레벨 트랩(deep level trap) 들을 이용할 수 있기 때문이다.
그런데, 종래의 SONOS 메모리 소자는, 도 1과 같이, 평면형의 NMOS 형태로 제작되어 왔다. 그래서, 도 2와 같은 에너지 밴드도를 갖게 되고 상온(300K)에서 전자의 평균 열적 에너지는 0.025eV에 불과하여, 기판(10)의 전자가 터널 산화막(Tunnel Oxide)(32)의 에너지 장벽(3.1eV)을 넘어 다중 유전층(30)의 질화막(34) 내로 들어가 프로그램시키기 위해서는 특단의 방법이 필요한데, 그 중의 하나로 채널내의 전자를 상기 터널 산화막(Tunnel Oxide)(32)의 에너지 장벽(3.1eV)을 넘을 수 있도록 가속시켜 주입시키는 채널의 핫 일렉트론 주입 방식(CHE : Channel Hot-Electron 주입 방식)이 있고, 다른 하나는 F-N(Fowler-Nordheim) 터널링 방식이 있다.
F-N 터널링 방식은, 도 3과 같이, 기판(10)과 컨트롤게이트(40) 양단에 전압(컨트롤게이트에 고전압)을 가하면 에너지 밴드도가 변형하게 되어, 기판의 전도대에 있던 전자가 얇아진 터널 산화막(Tunnel Oxide)(32)을 뚫고 질화막(34) 내로 들어갈 확률이 커지는 것을 이용한 것이다.
즉, 아래 수학식 1과 같이 터널링 전류 J는 기판의 전도대에 있는 전자가 장벽인 터널 산화막(Tunnel Oxide)을 뚫을 확률 Tt에 비례하고, 상기 Tt는 수학식 2와 같이 기판의 전도대(Ec)에 있는 전자가 바라보는 장벽(터널 산화막)의 두께인 x1에 지수함수적으로 반비례하며, 상기 x1은 수학식 3과 같이 장벽(터널 산화막) 양단에 걸리는 전계(
Figure 112005032367831-pat00001
)에 반비례 한다.
<수학식 1>
Figure 112005032367831-pat00002
<수학식 2>
Figure 112005032367831-pat00003
상기 수학식 2에서 kOX는 터널링 전자의 웨이브 벡터(wave vector)이다.
<수학식 3>
Figure 112005032367831-pat00004
따라서, F-N 터널링 방식은 컨트롤게이트에 기판에 비하여 고전압이 걸리면 에너지 밴드는 도 3과 같이 변형되어 터널 산화막(Tunnel Oxide)의 전도대가 아래로 기울어져 결국 기판의 전도대에 있는 전자들이 바라보는 장벽(터널 산화막)의 두께는 종전보다 얇아지게 되어 기판 전도대에 있는 전자가 터널 산화막(Tunnel Oxide)을 뚫을 확률이 높아지게 됨으로써, 양자역학적 터널링 전류가 흐르게 되는데, 이를 다중 유전층의 질화막 내로 전자를 주입하여 프로그래밍하는 방식으로 이용한 것이다.
한편, 소노스 메모리 소자를 이레이즈시키기 위해서는 다중 유전층 질화막 내로 주입된 전자들을 방출 또는 제거해야 하는데 이를 위해서는 현재 상기에서 살 펴본 F-N 터널링 방식을 주로 이용하고 있다. 즉, 프로그래밍시와 반대로 기판에 비하여 컨트롤게이트에 저전압을 걸어주면 에너지 밴드는 도 4와 같이 변형되어 터널 산화막(Tunnel Oxide)의 가전자대가 위로 기울어져 결국 기판의 가전자대(Ev)에 있는 정공(hole)들이 바라보는 장벽(터널 산화막)의 두께는 종전보다 얇아지게 되어 기판 가전자대에 있는 정공이 터널 산화막(Tunnel Oxide)을 뚫을 확률이 높아지게 됨으로써, 양자역학적 터널링 전류가 프로그램시와 반대로 흐르게 되는데, 이를 다중 유전층의 질화막 내로 정공을 주입하여 이레이즈하는 방식에 이용한다.
그런데, 종래 도 1과 같은 평면형의 소노스 메모리 소자 구조에서 이레이즈시키기 위해 상기와 같이 F-N 터널링 방식을 이용할 경우, 도 4와 같이, 컨트롤게이트(40)로부터 블로킹 산화막(Blocking Oxide)(36)을 뚫고 다중 유전층의 질화막(34) 내로 역으로 터널링(back tunneling)되어 들어오는 전자들에 의하여 이레이즈 속도는 크게 저하되고 문턱전압의 원상태 복구는 일정 수준에서 멈춰지는 결과를 가져오게 되는 근본적인 문제점이 있어 왔다. 즉, 컨트롤게이트인 폴리실리콘의 전도대에 있는 전자들도 얇아진 장벽(블로킹 산화막)을 뚫고 다중 유전층의 질화막 내로 들어올 확률이 있어, 이로 인하여 다중 유전층의 질화막 내에 있는 전자를 제거하는데 많은 시간이 걸릴뿐만 아니라 그 제거에도 일정한 한계가 있었다.
결국, 소노스 소자를 메모리 소자로 진정으로 상업화하기 위해서는 상기와 같은 불완전한 이레이즈 문제를 반드시 극복해야 한다.
현재, 그 방법의 하나로, 핫 홀(hot-hole) 주입 방법을 통한 이레이즈 문제를 해결하고 있다. 이 방법에 의하면, 도 5와 같은 NMOS 구조에서 소스 또는 드레인과 바디 사이에 역 바이어스로 심한 음 전압을 인가했을 경우, 게이트 아래 소스 또는 드레인의 N+ 영역은 표면에서 반전(inversion)되어 홀이 유도되는 효과를 가져온다. 이 때 부분적으로 형성된 N+-P+ 접합영역에는 큰 전계가 걸리게 되고, 이로부터 밴드간 터널링(Band-to-Band Tunneling)현상이 일어난다. 이 후 채널 쪽으로 빠져나오는 홀은 소스 또는 드레인과 바디 사이에 걸린 전압으로 인하여 더욱 가속되고, 이중 충분한 운동량을 가진 핫 홀은 게이트 전압의 도움을 받아 질화막 내로 보다 쉽게 주입하게 된다. 이러한 방식의 핫 홀은 F-N 터널링된 홀보다 훨씬 큰 에너지를 가지게 되어 홀의 무거운 질량과 터널링 장벽에도 불구하고 효과적으로 질화막으로 주입이 가능하게 된다.
그러나, 상기와 같은 핫 홀 주입 방식으로 이레이즈 동작을 일으키기 위해서는 게이트, 바디(기판) 전압 뿐만 아니라 소스와 드레인 바이어스도 일정한 값으로 잡아 줄 수 있어야 한다. 그런데 NAND 방식의 플래시 메모리 어레이에서는 이러한 방법을 적용할 수가 없다는 결정적인 문제점이 있다. 왜냐하면 종래 NMOS 형태의 메모리 소자에 상기와 같이 핫 홀 주입 방식으로 이레이즈 동작을 하기 위해 게이트에 강한 음 전압을 가할 경우 채널은 어큐뮬레이션 모드(accumulation mode)로 꺼지게 되어 비트 라인(Bit line)으로부터 공급되는 전압을 직렬로 연결된 각 메모리 소자의 소스 및 드레인에 효과적으로 전달할 수가 없기 때문이다.
따라서, 프로그램과 이레이즈를 모두 F-N 터널링 방식으로 할 수 밖에 없는 NAND형 플래시 메모리에 있어서는, 결정적으로 상기와 같은 백-터널링 효과에 의한 이레이즈 속도 문제가 발생되어 소노스 메모리의 상업화가 지연되는 가장 큰 원인이 되어 왔다.
한편, 핫 홀 주입 방식이 아닌 F-N 터널링 방식을 이용하여 상기 이레이즈 속도 문제를 개선하기 위한 노력도 지금까지 다양하게 시도해 왔었다.
그 중에 레이싱거(Reisinger) 등은 소노스 메모리 소자의 게이트를 N+가 아닌 P+를 도핑한 폴리실리콘을 사용함으로써 게이트와 질화막 사이의 터널링 장벽을 높여 백-터널링 효과를 줄이려는 시도가 있었으나(Dig. Symp. VLSI Tech., 1997, pp. 113-114), 게이트(워드라인)에 강한 네거티브(negative) 전압이 인가될 경우에는 결국 게이트의 가전자대(valence band) 전자가 터널링되어 질화막으로 넘어오게 되어 이레이즈 속도 개선에는 일정한 한계가 있었다.
또 다른 방법으로, 도 1의 블로킹 산화막(Blocking Oxide)(36)을 고유전율 물질(예컨대 Al2O3)로 대치함으로써 블로킹층의 정전용량을 증가시키는 방법이나(Ext. Abst. Int'l Conf. Solid State Dev. Materials, 2002, pp. 162-163), 소노스 메모리 소자의 게이트를 폴리실리콘 대신 TaN 금속을 사용함으로써 이레이즈 속도를 좀 더 개선할 수는 있었다(Tech. Dig. Int'l Electron Dev. Meet., 2003, pp. 613-616). 그러나, 고유전율 물질이나 금속 게이트는 통상의 실리콘 CMOS 공정 기술을 그대로 이용할 수 없어 소노스의 가장 큰 장점을 살릴 수 없다는 문제점이 있어 왔다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점 들을 해결하기 위하여 종래 평면형의 다중 유전층(ONO층)을 원통형의 곡면 구조로 바꾸어 프로그램시 터널 산화막의 터널링은 보다 용이하게 하는 반면, 이레이즈시 블로킹 산화막의 터널링은 억제하여, 종래 F-N 터널링 방식이 갖는 이레이즈의 문제점을 근본적으로 해결한 새로운 소노스 메모리 소자 구조와 이를 제조하기 위한 방법을 제공하는 데 그 목적이 있다.
즉, 본 발명은 소노스 메모리 소자의 다중 유전층(ONO층)을 원통형의 곡면 구조로 함으로써, 터널 산화막과 블로킹 산화막의 곡률반경이 서로 달라지게 하면, 각 산화막에 걸리는 전계는 곡률반경에 반비례한다는 물리법칙에 의거, 프로그램시 터널 산화막의 터널링은 보다 용이하게 되는 반면, 이레이즈시 블로킹 산화막의 터널링은 보다 어렵게 된다는 원리를 이용한 것이다.
보다 구체적으로 본 발명의 목적을 설명하면 다음과 같다.
먼저, 상기 수학식 1, 2, 3으로부터 F-N 터널링 전류 JFN 을 구하면,
<수학식 4>
Figure 112005032367831-pat00005
와 같이 JFN는 터널링하고자 하는 산화막에 걸리는 전계(
Figure 112005032367831-pat00006
)에 비례함을 알 수 있다.
따라서, 본 발명은 이레이즈시 다중 유전체층(ONO층)의 터널 산화막과 블로킹 산화막에 걸리는 전계를 달리하여 터널 산화막으로 터널링되는 정공의 수는 늘이면서 블로킹 산화막으로 백-터널링되는 전자의 수는 줄이고자 함에 있다.
본 발명에선 이를 구현하기 위한 일 실시예로 다중 유전체층(ONO층)을 원통형으로 하였는데, 이에 한정되지 않음은 자명하다. 즉, 이레이즈시 다중 유전체층(ONO층)의 터널 산화막과 블로킹 산화막에 걸리는 전계를 달리할 수 있는 구조(예컨대, 타원형, 삼각형 등)는 모두 본 발명의 목적에 속한다.
상기와 같은 본 발명의 목적을 달성하기 위하여, 본 발명에 의한 소노스(SONOS) 메모리 소자의 구조는 액티브 영역과 필드 영역을 갖는 반도체 기판과, 상기 액티브 영역 상부에 일정거리로 이격되어 형성된 소스 영역 및 드레인 영역과, 상기 이격거리를 포함하고 상기 소스 및 드레인 영역의 일부 상단에 제 1 산화물층, 질화물층 및 제 2 산화물층이 순차적으로 형성된 다중 유전층과, 상기 다중 유전층 상부에 형성된 게이트로 구성된 종래의 소노스 소자 구조에 있어서,
상기 액티브 영역 상부의 표면은 곡면 형상을 갖고, 상기 다중 유전층도 상기 액티브 영역 상부 표면의 형상에 따라 동일한 곡면 형상을 가지며, 상기 게이트는 상기 곡면 형상인 제 2 산화물층을 감싸는 것을 특징으로 한다.
본 발명의 또 다른 형태는 소노스 메모리 소자의 제조방법으로 반도체 기판 상부에 절연막을 증착하고 식각하여 소정의 액티브 영역 형성을 위한 마스크를 만드는 제 1 단계와; 상기 마스크를 이용 기판을 식각하여 핀(fin) 형상의 액티브 영역을 만들고, 산화막으로 상기 액티브 영역 주변으로 필드영역을 만드는 제 2 단계와; 상기 액티브 영역과 필드 영역의 상부를 평탄화시키고, 상기 액티브 영역의 핀(fin) 형상 일부가 드러나도록 상기 필드 영역의 산화막 일부를 식각하는 제 3 단계와; 상기 일부 돌출된 액티브 영역의 핀(fin) 형상을 원통형으로 만들기 위한 어닐링 공정을 하는 제 4 단계와; 상기 원통형의 액티브 영역 상부와 상기 필드 영역 상부에 제 1 산화물층, 질화물층 및 제 2 산화물층을 순차적으로 적층하여 다중 유전층(ONO층)을 형성하고, 상기 다중 유전층 상부에 게이트 물질을 증착하고 삭각하여 컨트롤게이트를 형성하는 제 5 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 상세하게 설명하면 다음과 같다.
먼저, 도 6과 같이, 다중 유전체층(ONO층)을 원통형으로 하였을 때, 안쪽 면의 반경을 r1, 바깥쪽 면의 반경을 r2라 하면, 원통 내부(r1과 r2 사이)의 전계는 가우스 법칙에 의거 다음과 같다.
<수학식 5>
Figure 112005032367831-pat00007
상기 수학식 5로부터 원통 내부의 전계 E는 반경 r에 반비례함을 알 수 있다.
따라서, 안쪽 면에서의 전계 E1과 바깥쪽 면에서의 전계 E2의 비는 다음과 같이,
E1 : E2 = r2 : r1 = r2/r1 : 1
가 되어 바깥쪽의 전계보다 안쪽의 전계가 r2/r1배 크다는 것을 알 수 있다.
이는 원통형의 커패시터에 전압을 가하게 되면, 도 6과 같이, 안쪽으로 갈수록 전력선(flux)이 모이게 되고 이에 따라 전계(electric field)가 커지게 된다는 사실에도 기초한다.
종래 반도체 소자에서는 모서리 부분에 전계가 커지게 되어 발생하는 코너 효과(corner effect)를 줄이기 위해 라운딩(rounding) 등을 하였으나, 본 발명에서는 이를 적극적으로 활용하여 다중 유전체층(ONO층)의 터널 산화막의 곡률반경은 작게하여 전계가 크게 걸리게 하고 바깥쪽 블로킹 산화막에는 곡률반경을 크게하여 전계가 상대적으로 작게 걸려 이레이즈시 전자의 백-터널링 효과를 줄이는 것이 본 발명의 핵심적인 기술사상이다.
따라서, 상기와 같은 기술사상을 구현한 일 예는 액티브 영역과 필드 영역을 갖는 반도체 기판과, 상기 액티브 영역 상부에 일정거리로 이격되어 형성된 소스 영역 및 드레인 영역과, 상기 이격거리를 포함하고 상기 소스 및 드레인 영역의 일부 상단에 제 1 산화물층, 질화물층 및 제 2 산화물층이 순차적으로 형성된 다중 유전층과, 상기 다중 유전층 상부에 형성된 게이트로 구성된 종래의 소노스 소자 구조에 있어서, 상기 액티브 영역 상부의 표면을, 도 11b와 같이, 원통형(단면이 반구형)으로 하고, 그 상부에 증착된 상기 다중 유전층도 원통형의 형상을 갖게 되며, 게이트는 결국 도 11c와 같이 원통형인 상기 다중 유전층의 제 2 산화물층을 감싸게 된다.
상기와 같은 원통형의 곡면을 이용한 본 발명의 소노스 소자와 종래 평면형의 소노스 소자의 전계 특성을 비교하기 위하여 각 게이트에 10 V의 일정 전압을 걸어주고 시뮬레이션을 하였는데, 그 결과는 도 7과 같이 터널 산화막(Bottom Oxide)에서는 종래 것보다 훨씬 큰 전계가 걸리는 반면, 블로킹 산화막(Top Oxide)에서는 종전 것보다 훨씬 작은 전계가 걸리고 있음을 확인할 수 있었다.
또한, 같은 원통형 구조에서 각도에 따른 시뮬레이션 결과 각 단면의 전계의 크기는, 도 8과 같이, 별 차이가 없음을 알 수 있다.
결국, 원통형의 곡면을 이용한 본 발명에서 전계의 크기는 같은 유전물질일 경우 반경에만 의존하므로, 블로킹 산화막(Top Oxide)의 곡률반경을 터널 산화막(Bottom Oxide)의 곡률반경보다 크게하면 상대적으로 블로킹 산화막(Top Oxide)에 걸리는 전계(Eb)가 터널 산화막(Bottom Oxide)에 걸리는 전계(Et)보다 작게 되어, 이레이즈시 수학식 4를 도시한 도 9와 같이 블로킹 산화막(Top Oxide)을 뚫고 다중 유전층의 질화막으로 백-터널링되어 들어오는 전자를 줄일 수 있게 된다.
이러한 효과를 더 조사하기 위하여 다중 유전층(ONO층)의 두께는 일정하게 유지한 채 실리콘 액티브 영역 상부의 원통형(arch형) 곡면의 곡률반경 즉 채널의 폭(Width)에 변화를 주면서 터널 산화막(Bottom Oxide)과 블로킹 산화막(Top Oxide)에 걸리는 전계의 세기가 어떻게 변하는지 시뮬레이션을 실시하였는데, 그 결과는 도 10과 같이 실리콘 액티브 영역 상부의 원통형(arch형) 곡면의 곡률반경이 커질수록 터널 산화막(Bottom Oxide)과 블로킹 산화막(Top Oxide)에 걸리는 전계 세기의 차이는 점점 작아짐을 알 수 있었다. 특히, 터널 산화막(Bottom Oxide)과 블로킹 산화막(Top Oxide)의 F-N 전류의 차이가 100배(2 order) 이상 나길 원한다면 실리콘 액티브 영역 상부의 원통형(arch형) 곡면의 곡률반경이 적어도 50nm 이하(즉, 채널의 Width는 100 nm 이하)가 되어야 한다.
또한, 상기 제 2 산화물층 상부 표면의 곡률반경은 상기 액티브 영역 상부 표면의 곡률반경보다 2배 이상인 것으로 하는 것이 보다 바람직함을 알 수 있다.
다음은 상기와 같은 원통형의 곡면을 갖는 본 발명의 소노스 소자를 어떻게 제조할 것인지에 대하여 설명한다.
이는 기본적으로, 도 11a 내지 도 11c와 같이(제 1 실시예), 반도체 기판(100) 상부에 절연막을 증착하고 식각하여 소정의 액티브 영역 형성을 위한 마스크를 만드는 제 1 단계와; 상기 마스크를 이용 기판을 식각하여 핀(fin) 형상의 액티브 영역(120)을 만들고, 산화막으로 상기 액티브 영역 주변으로 필드영역(200)을 만드는 제 2 단계와; 상기 액티브 영역과 필드 영역의 상부를 평탄화시키고, 상기 액티브 영역의 핀(fin) 형상 일부가 드러나도록 상기 필드 영역의 산화막 일부를 식각하는 제 3 단계(도 11a)와; 상기 일부 돌출된 액티브 영역의 핀(fin) 형상을 원통형으로 만들기 위한 어닐링 공정을 하는 제 4 단계(도 11b)와; 상기 원통형의 액티브 영역 상부와 상기 필드 영역 상부에 제 1 산화물층(320), 질화물층(340) 및 제 2 산화물층(360)을 순차적으로 적층하여 다중 유전층(ONO층)(300)을 형성하고, 상기 다중 유전층 상부에 게이트 물질을 증착하고 삭각하여 컨트롤게이트(400)를 형성하는 제 5 단계(도 11c)를 포함하여 이루어 진다.
여기서 절연막은 산화막이나 질화막이 적당하나 PR(감광막)등 핀(fin) 형상의 액티브 영역을 만들기 위해 실리콘 식각시 마스크 역할을 할 수 있는 물질은 어느 것이나 가능하다. 그리고, 실리콘 기판의 식각은 STI 공정을 이용할 수 있으며, 기타 산화막으로 필드영역을 형성하는 공정이나, 평탄화공정 등은 일반적인 CMOS 공정을 따르므로 이에 관한 상세한 설명은 생략한다. 물론, 상기 제 1 산화물층(320)은 터널 산화막이고, 질화물층(340)은 실리콘나이트라이드(예 : Si3N4)이며, 제 2 산화물층(360)은 블로킹 산화막을 말한다.
본 발명의 또 다른 제조방법으로, 도 12a 내지 도 12c와 같이(제 2 실시예), 상기 제 1 실시예의 제 1 단계에서 상기 절연막은 질화막(예 : Si3N4)으로 하고, 제 3 단계에서 상기 평탄화공정은 CMP(Chemical Mechanical Polishing)로 하며, 상기 질화막(340a) 마스크가 일부 드러나도록 상기 필드 영역의 산화막(200) 일부를 식각하며(도 12a), 제 4 단계에서는 상기 어닐링 공정 대신 산화공정으로 액티브 영역의 상부 형상을 원통형으로 만들고(도 12b), 상기 질화막(340b)과 상기 필드 영역의 산화막(200a) 일부를 식각하여 상기 원통형의 액티브 영역 상부(120a)가 드러나도록 할 수 있다.
여기서 상기 질화막(340a)은 CMP 공정시 에치 스텝퍼(etch stopper)로 작용하며, 액티브 영역의 상부 형상을 원통형으로 만들기 위한 산화공정은 건식산화 뿐만아니라 습식산화도 가능하다. 기타 공정은 일반적인 CMOS 공정을 따르므로 이에 관한 상세한 설명은 생략한다.
본 발명의 또 다른 제조방법으로, 도 13a 내지 도 13c와 같이(제 3 실시예), 상기 제 1 실시예의 제 1 단계에서 상기 절연막을 증착하기 이전에 상기 반도체 기판 상부에 먼저 산화막(320a)을 얇게 형성하고, 상기 산화막 상부에 상기 절연막으로 질화막(340a)을 증착하며(도 13a), 제 2 단계에서는 먼저 산화공정으로 액티브 영역이 될 상단을 곡면으로 만든 다음(도 13b), 상기 마스크를 이용 기판을 식각하여 핀(fin) 형상의 액티브 영역(120a)을 만들고, 갭필(gap fill)로 산화막을 매립하여 상기 액티브 영역 주변으로 필드영역(200a)을 만들며(도 13c), 제 3 단계의 상기 평탄화공정은 CMP로 하며, 제 4 단계의 상기 어닐링 공정은 제 2 단계의 산화공정으로 대체할 수 있다. 여기서도 구체적인 공정은 일반적인 CMOS 공정을 따르므로 이에 관한 상세한 설명은 생략한다.
본 발명의 또 다른 제조방법으로, 도 14a 및 도 14b와 같이(제 4 실시예), 상기 제 1 실시예의 제 3 단계에서 상기 평탄화공정은 CMP로 하며, 상기 평탄화공정 후 필드 영역의 산화막(200) 일부를 식각하기 이전에 상기 액티브 영역(120) 상부에 먼저 하드 마스크(380)를 형성하고(도 15a), 상기 하드 마스크(380)와 상기 필드 영역의 산화막(200) 일부를 식각하여 액티브 영역의 핀(fin) 형상(120)을 돌출시키며(도 14a), 제 4 단계에서 상기 어닐링 공정을 하기 이전에 상기 하드 마스크(380a)를 먼저 제거한다. 상기 하드 마스크(380)는 실리콘과 식각 선택비가 좋지 않아야 하는데, 도 15a와 같은 원통형의 하드 마스크는 PR을 약간 ashing 하여 얻을 수도 있고 폴리 실리콘을 측벽(sidewall) 공정으로 만들 수도 있다. 기타 구체적인 공정은 일반적인 CMOS 공정을 따르므로 이에 관한 상세한 설명은 생략한다.
본 발명의 또 다른 제조방법으로, 도 15a 및 도 15b와 같이(제 5 실시예), 상기 제 4 실시예의 제 3 단계에서 상기 하드 마스크(380)와 상기 필드 영역의 산화막(200) 식각 공정은 등방성 식각 방식으로 식각하여 상기 액티브 영역 상부를 원통형으로 만들고(도 15b), 필드 영역의 산화막(200a) 일부를 더 식각하여 상기 원통형의 액티브 영역 상부를 돌출시킴으로써, 제 4 단계의 상기 어닐링 공정과 상기 하드 마스크 제거 공정을 생략할 수도 있다. 여기서도 상기 하드 마스크는 실리콘과 식각 선택비가 좋지 않아야 하고, 상기 하드 마스크와 필드 영역의 산화막 식각 공정은 등방성 식각 방식을 이용하여야 한다. 등방성 식각공정과 기타 구체적인 공정은 통상의 CMOS 공정을 따르므로 이에 관한 상세한 설명은 생략한다.
상기 제 1 내지 제 5 실시예에서 소스 및 드레인 형성을 위한 이온도핑은 제 1 단계 이전에 먼저 상기 반도체 기판 상부에 절연막을 증착하고 식각하여 채널 길이와 같은 폭을 갖는 미세패턴의 마스크를 형성하고 소스 및 드레인 형성을 위한 이온도핑을 실시하거나, 제 5 단계의 컨트롤게이트 형성을 위한 식각공정시 상기 다중 유전층 상부에 증착된 게이트 물질 뿐만아니라 식각되는 상기 게이트 물질의 하부에 있는 다중 유전층도 함께 식각되도록 한 다음, 상기 제 5 단계의 식각공정 으로 드러난 액티브 영역 및 필드 영역 상부와 상기 컨트롤게이트 상부에 이온주입 공정을 실시함으로써, 소스 및 드레인 영역 뿐만아니라 폴리실리콘으로 된 컨트롤게이트에도 동시에 이온주입을 할 수도 있다.
이상에서 소개된 본 발명의 제조방법은 곡면을 갖는 소노스 메모리 소자를 구현하는 몇가지 실시예에 불과하고, 당업자라면 통상의 CMOS 공정을 이용하여 다양하게 실시할 수 있는바, 이러한 실시내용은 본 발명의 기술적 사상의 범위내에 속함은 당연한 것이다.
본 발명은 종래 평면형 소노스 소자의 다중 유전층(ONO층)을 원통형 등과 같은 곡면 구조로 바꾸어, 블로킹 산화막 상부의 곡률반경을 터널 산화막 하부의 곡률반경보다 크게함으로써, 이레이즈시 블로킹 산화막을 통과하는 전자의 백-터널링을 억제하여 메모리의 이레이즈 속도를 개선한 효과가 있다.

Claims (12)

  1. 액티브 영역과 필드 영역을 갖는 반도체 기판과, 상기 액티브 영역 상부에 일정거리로 이격되어 형성된 소스 영역 및 드레인 영역과, 상기 이격거리를 포함하고 상기 소스 및 드레인 영역의 일부 상단에 제 1 산화물층, 질화물층 및 제 2 산화물층이 순차적으로 형성된 다중 유전층과, 상기 다중 유전층 상부에 형성된 게이트로 구성된 소노스(SONOS) 메모리 소자에 있어서,
    상기 액티브 영역 상부의 표면은 곡면 형상을 갖고,
    상기 다중 유전층도 상기 액티브 영역 상부 표면의 형상에 따라 동일한 곡면 형상을 가지며,
    상기 게이트는 상기 곡면 형상인 제 2 산화물층을 감싸는 것을 특징으로 하는 소노스 메모리 소자.
  2. 제 1 항에 있어서,
    상기 곡면 형상은 원통형인 것을 특징으로 하는 소노스 메모리 소자.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 액티브 영역 상부 표면의 곡률반경은 50 nm 이하인 것을 특징으로 하는 소노스 메모리 소자.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 산화물층 상부 표면의 곡률반경은 상기 액티브 영역 상부 표면의 곡률반경보다 2배 이상인 것을 특징으로 하는 소노스 메모리 소자.
  5. 반도체 기판 상부에 절연막을 증착하고 식각하여 소정의 액티브 영역 형성을 위한 마스크를 만드는 제 1 단계와;
    상기 마스크를 이용 기판을 식각하여 핀(fin) 형상의 액티브 영역을 만들고, 산화막으로 상기 액티브 영역 주변으로 필드영역을 만드는 제 2 단계와;
    상기 액티브 영역과 필드 영역의 상부를 평탄화시키고, 상기 액티브 영역의 핀(fin) 형상 일부가 드러나도록 상기 필드 영역의 산화막 일부를 식각하는 제 3 단계와;
    상기 일부 돌출된 액티브 영역의 핀(fin) 형상을 원통형으로 만들기 위한 어닐링 공정을 하는 제 4 단계와;
    상기 원통형의 액티브 영역 상부와 상기 필드 영역 상부에 제 1 산화물층, 질화물층 및 제 2 산화물층을 순차적으로 적층하여 다중 유전층(ONO층)을 형성하고, 상기 다중 유전층 상부에 게이트 물질을 증착하고 삭각하여 컨트롤게이트를 형성하는 제 5 단계를 포함하는 것을 특징으로 하는 소노스 메모리 소자의 제조방법.
  6. 반도체 기판 상부에 질화막을 증착하고 식각하여 소정의 액티브 영역 형성을 위한 마스크를 만드는 제 1 단계와;
    상기 마스크를 이용 기판을 식각하여 핀(fin) 형상의 액티브 영역을 만들고, 산화막으로 상기 액티브 영역 주변으로 필드영역을 만드는 제 2 단계와;
    상기 액티브 영역과 필드 영역의 상부를 CMP로 평탄화시키고, 상기 질화막 마스크가 일부 드러나도록 상기 필드 영역의 산화막 일부를 식각하는 제 3 단계와;
    상기 질화막 마스크 아래에 있는 액티브 영역의 상부 형상을 산화공정으로 원통형으로 만들고, 상기 질화막 마스크와 상기 필드 영역의 산화막 일부를 식각하여 상기 원통형의 액티브 영역 상부가 드러나도록 하는 제 4 단계와;
    상기 원통형의 액티브 영역 상부와 상기 필드 영역 상부에 제 1 산화물층, 질화물층 및 제 2 산화물층을 순차적으로 적층하여 다중 유전층(ONO층)을 형성하고, 상기 다중 유전층 상부에 게이트 물질을 증착하고 삭각하여 컨트롤게이트를 형성하는 제 5 단계를 포함하는 것을 특징으로 하는 소노스 메모리 소자의 제조방법.
  7. 반도체 기판 상부에 산화막을 얇게 형성하고, 상기 산화막 상부에 질화막을 증착하고 식각하여 소정의 액티브 영역 형성을 위한 마스크를 만드는 제 1 단계와;
    산화공정으로 액티브 영역이 될 상단을 원통형의 곡면으로 만든 다음, 상기 마스크를 이용 기판을 식각하여 핀(fin) 형상의 액티브 영역을 만들고, 산화막으로 상기 액티브 영역 주변으로 필드영역을 만드는 제 2 단계와;
    상기 액티브 영역과 필드 영역의 상부를 CMP로 평탄화시키고, 상기 액티브 영역의 핀(fin) 형상 일부가 드러나도록 상기 필드 영역의 산화막 일부를 식각하는 제 3 단계와;
    상기 원통형의 액티브 영역 상부와 상기 필드 영역 상부에 제 1 산화물층, 질화물층 및 제 2 산화물층을 순차적으로 적층하여 다중 유전층(ONO층)을 형성하고, 상기 다중 유전층 상부에 게이트 물질을 증착하고 삭각하여 컨트롤게이트를 형성하는 제 5 단계를 포함하는 것을 특징으로 하는 소노스 메모리 소자의 제조방법.
  8. 반도체 기판 상부에 절연막을 증착하고 식각하여 소정의 액티브 영역 형성을 위한 마스크를 만드는 제 1 단계와;
    상기 마스크를 이용 기판을 식각하여 핀(fin) 형상의 액티브 영역을 만들고, 산화막으로 상기 액티브 영역 주변으로 필드영역을 만드는 제 2 단계와;
    상기 액티브 영역과 필드 영역의 상부를 CMP로 평탄화시키고, 상기 액티브 영역 상부에 하드 마스크를 형성하고, 상기 하드 마스크와 상기 필드 영역의 산화막 일부를 식각하여 액티브 영역의 핀(fin) 형상을 일부 돌출시키는 제 3 단계와;
    상기 일부 돌출된 액티브 영역의 핀(fin) 형상을 원통형으로 만들기 위해 상기 하드 마스크를 제거하고 어닐링 공정을 하는 제 4 단계와;
    상기 원통형의 액티브 영역 상부와 상기 필드 영역 상부에 제 1 산화물층, 질화물층 및 제 2 산화물층을 순차적으로 적층하여 다중 유전층(ONO층)을 형성하고, 상기 다중 유전층 상부에 게이트 물질을 증착하고 삭각하여 컨트롤게이트를 형성하는 제 5 단계를 포함하는 것을 특징으로 하는 소노스 메모리 소자의 제조방법.
  9. 반도체 기판 상부에 절연막을 증착하고 식각하여 소정의 액티브 영역 형성을 위한 마스크를 만드는 제 1 단계와;
    상기 마스크를 이용 기판을 식각하여 핀(fin) 형상의 액티브 영역을 만들고, 산화막으로 상기 액티브 영역 주변으로 필드영역을 만드는 제 2 단계와;
    상기 액티브 영역과 필드 영역의 상부를 CMP로 평탄화시키고, 상기 액티브 영역 상부에 하드 마스크를 형성하고, 상기 하드 마스크와 상기 필드 영역의 산화막 일부를 등방성 식각 방식으로 식각하여 상기 액티브 영역 상부를 원통형으로 만들고, 상기 필드 영역의 산화막 일부를 더 식각하여 상기 원통형의 액티브 영역 상부를 돌출시키는 제 3 단계와;
    상기 원통형의 액티브 영역 상부와 상기 필드 영역 상부에 제 1 산화물층, 질화물층 및 제 2 산화물층을 순차적으로 적층하여 다중 유전층(ONO층)을 형성하고, 상기 다중 유전층 상부에 게이트 물질을 증착하고 삭각하여 컨트롤게이트를 형성하는 제 5 단계를 포함하는 것을 특징으로 하는 소노스 메모리 소자의 제조방법.
  10. 제 5 항 내지 제 9 항 중 어느 한 항에 있어서,
    제 1 단계 이전에 상기 반도체 기판 상부에 절연막을 증착하고 식각하여 먼저 채널 길이와 같은 폭을 갖는 미세패턴의 마스크를 형성하고 소스 및 드레인 형성을 위한 이온도핑을 실시하는 단계가 더 추가된 것을 특징으로 하는 소노스 메모리 소자의 제조방법.
  11. 제 5 항 내지 제 9 항 중 어느 한 항에 있어서,
    제 5 단계의 컨트롤게이트 형성시 식각공정은 상기 다중 유전층 상부에 증착된 게이트 물질 뿐만아니라 식각되는 상기 게이트 물질의 하부에 있는 다중 유전층도 함께 식각되는 것을 특징으로 하는 소노스 메모리 소자의 제조방법.
  12. 제 11 항에 있어서,
    제 5 단계의 식각공정으로 드러난 액티브 영역 및 필드 영역 상부와 상기 컨트롤게이트 상부에 이온주입 공정이 더 추가되는 것을 특징으로 하는 소노스 메모리 소자의 제조방법.
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