JP3957482B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP3957482B2 JP3957482B2 JP2001190416A JP2001190416A JP3957482B2 JP 3957482 B2 JP3957482 B2 JP 3957482B2 JP 2001190416 A JP2001190416 A JP 2001190416A JP 2001190416 A JP2001190416 A JP 2001190416A JP 3957482 B2 JP3957482 B2 JP 3957482B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor
- island
- memory device
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、より詳細には、電荷蓄積層と制御ゲートを備えるメモリトランジスタを用いた半導体記憶装置に関する。
【0002】
【従来技術】
EEPROMのメモリセルとして、ゲート部に電荷蓄積層と制御ゲートをもち、トンネル電流を利用して電荷蓄積層への電荷の注入、電荷蓄積層からの電荷の放出を行うMOSトランジスタ構造のものが知られている。このメモリセルでは、電荷蓄積層の電荷蓄積状態の相違によるしきい値電圧の相違をデータ“0”、“1”として記憶する。
【0003】
例えば、電荷蓄積層として浮遊ゲートを用いたnチャネルのメモリセルの場合、浮遊ゲートに電子の注入するには、ソース、ドレイン拡散層と基板を接地して制御ゲートに正の高電圧を印加する。このとき基板側からトンネル電流によって浮遊ゲートに電子が注入される。この電子注入により、メモリセルのしきい値電圧は正方向に移動する。浮遊ゲートの電子を放出させるには、制御ゲートを接地してソース、ドレイン拡散層又は基板のいずれかに正の高電圧を印加する。このとき浮遊ゲートからトンネル電流によって基板側の電子が放出される。この電子放出により、メモリセルのしきい値電圧は負方向に移動する。
【0004】
以上の動作において、電子注入と放出、すなわち書き込みと消去を効率よく行うためには、浮遊ゲートと制御ゲート及び基板との間の容量結合の関係が重要である。いいかえると、浮遊ゲート−制御ゲート間の容量が大きいほど、制御ゲートの電位を効果的に浮遊ゲートに伝達することができ、書き込み、消去が容易になる。
【0005】
しかし、近年の半導体技術の進歩、特に微細加工技術の進歩により、EEPROMのメモリセルの小型化と大容量化が急速に進んでいる。
【0006】
したがって、メモリセル面積が小さくて、しかも浮遊ゲート−制御ゲート間の容量をいかに大きく確保するかが重要な問題となっている。
【0007】
浮遊ゲートと制御ゲートとの間の容量を大きくするためには、これらの間のゲート絶縁膜を薄くするか、その誘電率を大きくするか又は浮遊ゲートと制御ゲートとの対向面積を大きくすることが必要である。
【0008】
しかし、ゲート絶縁膜を薄くすることは、信頼性上限界がある。
【0009】
ゲート絶縁膜の誘電率を大きくすることは、例えば、シリコン酸化膜に代えてシリコン窒素膜等を用いることが考えられるが、これも主として信頼性上問題があって実用的でない。
【0010】
したがって、十分な容量を確保するためには、浮遊ゲートと制御ゲートとのオーバラップ面積を一定値以上確保することが必要となるが、これは、メモリセルの面積を小さくしてEEPROMの大容量化を図る上で障害となる。
【0011】
これに対し、特許第2877462号公報に記載されているEEPROMは、半導体基板に格子縞状の溝により分離されてマトリクス配列された複数の柱状半導体層の側壁を利用してメモリ・トランジスタが構成される。すなわちメモリ・トランジスタは、各柱状半導体層の上面に形成されたドレイン拡散層、溝底部に形成された共通ソース拡散層及び各柱状半導体層の側壁部の周囲全体を取り囲む電荷蓄積層と制御ゲートとをもって構成され、制御ゲートが一方向の複数の柱状半導体層について連続的に配設されて制御ゲート線となる。また、制御ゲート線と交差する方向の複数のメモリ・トランジスタのドレイン拡散層に接続されたビット線が設けられる。上述したメモリ・トランジスタの電荷蓄積層と制御ゲートが柱状半導体層の下部に形成される。また、1トランジスタ/1セル構成では、メモリ・トランジスタが過消去の状態、すなわち、読出し電位が0Vであって、しきい値が負の状態になると、非選択でもセル電流が流れることになり不都合である。これを確実に防止するために、メモリ・トランジスタに直列に重ねて、柱状半導体層の上部にその周囲の少くとも一部を取り囲むようにゲート電極が形成された選択ゲート・トランジスタが設けられている。
【0012】
これにより、従来例であるEEPROMのメモリセルは、柱状半導体層の側壁を利用して、柱状半導体層を取り囲んで形成された電荷蓄積層及び制御ゲートを有するから、小さい占有面積で電荷蓄積層と制御ゲートの間の容量を十分大きく確保することができる。また各メモリセルのビット線に繋がるドレイン拡散層は、それぞれ柱状半導体層の上面に形成され、溝によって電気的に完全に分離されている。さらに素子分離領域が小さくでき、メモリセルサイズが小さくなる。したがって、優れた書き込み、消去効率をもつメモリセルを集積した大容量化EEPROMを得ることができる。
【0013】
円柱状の柱状シリコン層2を有する従来のEEPROMを、図178に示す。また、図179(a)及び(b)は、それぞれ図178のEEPROMのA−A′及びB−B′断面図である。なお、図178では、選択ゲート・トランジスタのゲート電極が連続して形成される選択ゲート線は、複雑になるので示していない。
【0014】
このEEPROMでは、p型シリコン基板1を用い、この上に格子縞状の溝3により分離された複数の柱状p-型シリコン層2がマトリクス配列され、これら各柱状シリコン層2がそれぞれメモリセル領域となっている。各シリコン層2の上面にドレイン拡散層10が形成され、溝3の底部に共通ソース拡散層9が形成され、溝3の底部に所定厚みの酸化膜4が埋込み形成されている。また、柱状シリコン層2の周囲を取り囲むように、柱状シリコン層2の下部に、トンネル酸化膜5を介して浮遊ゲート6が形成され、さらにその外側に層間絶縁膜7を介して制御ゲート8が形成されて、メモリ・トランジスタが構成される。
【0015】
ここで、制御ゲート8は、図178及び図179(b)に示すように、一方向の複数のメモリセルについて連続的に配設されて、制御ゲート線すなわちワード線WL(WL1,WL2,…)となっている。そして柱状シリコン層2の上部には、メモリ・トランジスタと同様にその周囲を取り囲むように、ゲート酸化膜31を介してゲート電極32が配設されて選択ゲート・トランジスタが構成されている。このトランジスタのゲート電極32は、メモリセルの制御ゲート8と同様に、制御ゲート線と同じ方向には連続して配設されて選択ゲート線となる。
【0016】
このように、メモリ・トランジスタ及び選択ゲート・トランジスタが、溝の内部に重ねられた状態で埋込み形成される。制御ゲート線は、その一端部をシリコン層表面にコンタクト部14として残し、選択ゲート線も制御ゲートと逆の端部のシリコン層にコンタクト部15を残して、これらにそれぞれワード線WL及び制御ゲート線CGとなるAl配線13、16をコンタクトさせている。
【0017】
溝3の底部には、メモリセルの共通ソース拡散層9が形成され、各柱状シリコン層2の上面には各メモリセル毎のドレイン拡散層10が形成されている。このように形成されたメモリセルの基板上はCVD酸化膜11により覆われ、これにコンタクト孔が開けられて、ワード線WLと交差する方向のメモリセルのドレイン拡散層10を共通接続するビット線BL(BL1,BL2,…)となるAl配線12が配設されている。
【0018】
制御ゲート線のパターニングの際に、セルアレイの端部の柱状シリコン層位置にPEPによるマスクを形成し、その表面に制御ゲート線と連続する多結晶シリコン膜からなるコンタクト部14を残し、ここにビット線BLと同時に形成されるAl膜によってワード線となるAl配線13をコンタクトさせている。
【0019】
上記のEEPROMは、以下のように製造することができる。
【0020】
まず、高不純物濃度のp型シリコン基板1に低不純物濃度のp-型シリコン層2をエピタキシャル成長させたウェハを用い、その表面にマスク層21を堆積し、公知のPEP工程によりフォトレジスト・パターン22を形成して、これを用いてマスク層21をエッチングする(図180(a))。
【0021】
次いで、マスク層21を用いて、反応性イオンエッチング法によりシリコン層2をエッチングして、基板1に達する深さの格子縞状の溝3を形成する。これにより、シリコン層2は、柱状をなして複数の島に分離される。その後、CVD法によりシリコン酸化膜23を堆積し、これを異方性エッチングにより各柱状シリコン層2の側壁に残す。そしてn型不純物をイオン注入によって、各柱状シリコン層2の上面にそれぞれドレイン拡散層10を形成し、溝底部には共通ソース拡散層9を形成する(図180(b))。
【0022】
その後、等方性エッチングにより各柱状シリコン層2の周囲のに酸化膜23をエッチング除去した後、必要に応じて斜めイオン注入を利用して各シリコン層2の側壁にチャネルイオン注入を行う。チャネルイオン注入に代えて、CVD法によりボロンを含む酸化膜を堆積し、その酸化膜からのボロン拡散を利用してもよい。
【0023】
そして、CVDシリコン酸化膜4を堆積し、これを等方性エッチングによりエッチングして、溝3の底部に所定厚み埋め込む。その後、熱酸化によって各シリコン層2の周囲に例えば10nm程度のトンネル酸化膜5を形成した後、第1層多結晶シリコン膜を堆積する。この第1層多結晶シリコン膜を異方性エッチングによりエッチングして、柱状シリコン層2の下部側壁に残して、シリコン層2を取り囲む形の浮遊ゲート5を形成する(図181(c))。
【0024】
次に、各柱状シリコン層2の周囲に形成された浮遊ゲート6の表面に層間絶縁膜7を形成する。この層間絶縁膜7は、例えば、ONO膜とする。そして、第2層多結晶シリコン膜を堆積して異方性エッチングによりエッチングすることにより、やはり柱状シリコン層2の下部に制御ゲート8を形成する(図181(d))。このとき、制御ゲート8は、柱状シリコン層2の間隔を、図178の縦方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する制御ゲート線として形成される。そして不要な層間絶縁膜7及びその下のトンネル酸化膜2をエッチング除去した後、CVDシリコン酸化膜111を堆積し、これをエッチングして溝3の途中まで、すなわちメモリセルの浮遊ゲート7及び制御ゲート8が隠れるまで埋め込む(図182(e))。
【0025】
その後、露出した柱状シリコン層2の上部に熱酸化により20nm程度のゲート酸化膜31を形成し、第3層多結晶シリコン膜を堆積し、これを異方性エッチングによりエッチングしてMOSトランジスタのゲート電極32を形成する(図182(f))。このゲート電極32も制御ゲート線と同じ方向に連続的にパターン形成されて選択ゲート線となる。選択ゲート線もセルフアラインで連続的に形成することができるが、メモリセルの制御ゲート8の場合に比べて難しい。なぜなら、メモリ・トランジスタ部は2層ゲートであるのに対し、選択ゲート・トランジスタが単層ゲートであるため、隣接セル間のゲート電極間隔が制御ゲート間隔より広いからである。したがって確実にゲート電極32を連続させるためには、これを二層多結晶シリコン構造として、最初の多結晶シリコン膜についてはマスク工程でゲート電極を繋げる部分にのみ残し、次の多結晶シリコン膜に対して側壁残しの技術を利用すればよい。
【0026】
なお、制御ゲート線及び選択ゲート線はそれぞれ異なる端部において、柱状シリコン層上面にコンタクト部14、15が形成されるように、多結晶シリコン膜エッチングに際してマスクを形成しておく。
【0027】
最後に、CVDシリコン酸化膜112を堆積して、必要なら平坦化処理を行った後、コンタクト孔を開けて、Alの蒸着、パターニングにより、ビット線BLとなるAl配線12、制御ゲート線CGとなるAl配線13及びワード線WLとなるAl配線16を同時に形成する(図183)。
【0028】
この従来例のEEPROMの1メモリセルの要部断面構造を平面構造に置き換えたものを図184(a)に示し、図184(b)に、等価回路を示す。
【0029】
図184(a)及び(b)を用いて、このEEPROMの動作を説明すれば、次の通りである。
【0030】
まず、書込みにホットキャリア注入を利用する場合の書込みは、選択ワード線WLに十分高い正電位を与え、選択制御ゲート線CG及び選択ビット線BLに所定の正電位を与える。これにより選択ゲート・トランジスタQsを介して正電位をメモリ・トランジスタQcのドレインに伝達して、メモリ・トランジスタQcでチャネル電流を流して、ホットキャリア注入が行われ、そのメモリセルのしきい値が正方向に移動する。
【0031】
消去は、選択制御ゲートCGを0Vとし、ワード線WL及びビット線BLに高い正電位を与えて、ドレイン側に浮遊ゲートの電子を放出させる。一括消去の場合には、共通ソースに高い正電位を与えてソース側に電子を放出させることもできる。これにより、メモリセルのしきい値は負方向に移動する。
【0032】
読出し動作は、ワード線WLにより選択ゲート・トランジスタQsを開き、制御ゲート線CGの読出し電位を与えて、電流の有無により“0”、“1”判別を行う。電子注入にFNトンネリングを利用する場合には、選択制御ゲート線CG及び選択ワード線WLに高い正電位を与え、選択ビット線BLを0Vとして、基板から浮遊ゲートに電子を注入する。
【0033】
また、このEEPROMでは、選択ゲート・トランジスタがあるため、過消去状態になっても誤動作しない。
【0034】
ところで、この従来例のEEPROMでは、図184(a)に示したように、選択ゲート・トランジスタQsとメモリ・トランジスタQcの間には拡散層がない。これは、柱状シリコン層の側面に選択的に拡散層を形成することが困難だからである。したがって、図179(a)及び(b)の構造において、メモリ・トランジスタのゲート部と選択ゲート・トランジスタのゲート部の間の分離酸化膜はできるだけ薄いことが望ましい。特に、ホットエレクトロン注入を利用する場合には、メモリ・トランジスタのドレイン部に十分な“H”レベル電位を伝達するために、この分離酸化膜厚が30〜40nm程度であることが必要になる。
【0035】
このような、微小間隔は、先の製造工程で説明したCVD法による酸化膜埋込みのみでは実際上は困難である。したがってCVD酸化膜埋込みは浮遊ゲート6及び制御ゲート8が露出する状態とし、選択ゲート・トランジスタ用のゲート酸化の工程で同時に浮遊ゲート6及び制御ゲート8の露出部に薄い酸化膜を形成する方法が望ましい。
【0036】
また、この従来例によれば、格子縞状の溝底部を分離領域として、柱状シリコン層が配列され、この柱状シリコン層の周囲を取り囲むように形成された浮遊ゲートをもつメモリセルが構成されるから、メモリセルの占有面積が小さい、高集積化EEPROMが得られる。しかも、メモリセル占有面積が小さいにも拘らず、浮遊ゲート−制御ゲート間の容量は十分大きく確保することができる。
【0037】
なお従来例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、柱状シリコン層の配置が対称的でない場合に初めて可能である。すなわち、ワード線方向の柱状シリコン層の隣接間隔を、ビット線方向にそれより小さくすることにより、ビット線方向には分離され、ワード線方向に繋がる制御ゲート線がマスクなしで自動的に得られる。これに対して例えば、柱状シリコン層の配置を対称的にした場合には、PEP工程を必要とする。
【0038】
具体的に説明すれば、第2層多結晶シリコン膜を厚く堆積して、PEP工程を経て、制御ゲート線として連続させるべき部分にこれを残すように選択エッチングする。ついで第3層多結晶シリコン膜を堆積して、上記で説明したと同様に側壁残しのエッチングを行う。
【0039】
柱状シリコン層の配置が対称的でない場合にも、その配置の間隔によっては、従来例のように自動的に連続する制御ゲート線が形成できないこともある。
【0040】
このような場合にも、上述のようなマスク工程を用いることにより、一方向に連続する制御ゲート線を形成すればよい。
【0041】
また、従来例では、浮遊ゲート構造のメモリセルを用いたが、電荷蓄積層は必ずしも浮遊ゲート構造である必要はなく、電荷蓄積層を多層絶縁膜へのトラップにより実現している、例えばMNOS構造の場合にも有効である。
【0042】
このようなMNOS構造のメモリセルを図185に示す。なお、図185のMNOS構造のメモリセルは、図179(a)のメモリセルに対応するものである。
【0043】
電荷蓄積層となる積層絶縁膜24は、トンネル酸化膜とシリコン窒化膜の積層構造又はその窒化膜表面にさらに酸化膜を形成した構造とする。
【0044】
上記MNOSにおいて、メモリ・トランジスタと選択ゲート・トランジスタを逆にした従来例、すなわち、柱状シリコン層2の下部に選択ゲート・トランジスタを形成し、上部にメモリ・トランジスタを形成したメモリセルを図186に示す。
【0045】
共通ソース側に選択ゲート・トランジスタを設けるこの構造は、書き込み方式としてホットエレクトロン注入方式が用いる場合に採用することができる。
【0046】
図187は、一つの柱状シリコン層に複数のメモリセルを構成した従来例である。先の従来例と対応する部分には先の従来例と同一符号を付して詳細な説明は省略する。この従来例では、柱状シリコン層2の最下部に選択ゲート・トランジスタQs1を形成し、その上に3個のメモリ・トランジスタQc1、Qc2、Qc3を重ね、さらにその上に選択ゲート・トランジスタQs2を形成している。この構造は基本的に先に説明した製造工程を繰り返すことにより得られる。
【0047】
図186及び図187に示した従来例においても、メモリ・トランジスタとして浮遊ゲート構造に代え、MNOS構造を用いることができる。
【0048】
このように、上記従来技術によれば、格子縞状溝によって分離された柱状半導体層の側壁を利用して、電荷蓄積層と制御ゲートとをもつメモリ・トランジスタを用いたメモリセルを構成することにより、制御ゲートと電荷蓄積層間の容量を十分大きく確保して、しかもメモリセル占有面積を小さくして高集積化を図ったEEPROMを得ることができる。
【0049】
【発明が解決しようとする課題】
上記従来例では、柱状半導体層に対して自己整合に電荷蓄積層及び制御ゲートが形成されるが、セルアレイの大容量化を考えた場合、柱状半導体層は最小加工寸法にて形成することが望ましい。ここで電荷蓄積層として浮遊ゲートを用いた場合、浮遊ゲートと制御ゲート及び浮遊ゲートと基板との間の容量結合の関係は、柱状半導体層外周の面積と浮遊ゲート外周の面積、柱状半導体層と浮遊ゲートを絶縁するトンネル酸化膜厚、浮遊ゲートと制御ゲートを絶縁する層間絶縁膜厚で決まる。
【0050】
従来例では、柱状半導体層の側壁を利用して、柱状半導体層を取り囲んで形成された電荷蓄積層及び制御ゲートを有し、小さい占有面積で電荷蓄積層と制御ゲートの間の容量を十分大きく確保することを目的としているが、柱状半導体層を最小加工寸法にて形成した場合でかつ、トンネル酸化膜厚と層間絶縁膜厚を固定とした場合、電荷蓄積層と制御ゲートの間の容量は単純に浮遊ゲート外周の面積、つまり浮遊ゲートの膜厚で決まる。したがって、これ以上、メモリセルの占有面積を増加させずに電荷蓄積層と制御ゲートの間の容量を増大させることは困難である。言換えれば、メモリセルの占有面積を増加させずに、浮遊ゲートと島状半導体層との容量に対する浮遊ゲートと制御ゲートとの容量の比を増大させることは困難である。
【0051】
また、従来例では、1つの柱状半導体層に含まれるメモリセルとメモリセルの間に不純物拡散層を形成していないが、不純物拡散層を形成することが好ましい。
【0052】
さらに、従来例では、1つの柱状半導体層に複数のメモリセルを直列に接続して構成し、各メモリセルの閾値が同じであると考えた場合、制御ゲート線CGに読出し電位を与えて、電流の有無により“0”及び“1”判別を行う読み出し動作の際、直列に接続された両端に位置するメモリセルにおいては基板からのバックバイアス効果により閾値の変動が顕著となる。これにより、直列に接続するメモリセルの個数がデバイス上制約され、大容量化を行った際に問題となる。
【0053】
このことは、一つの柱状半導体層に複数のメモリセルを直列に接続する場合のみならず、一つの柱状半導体層に一つのメモリセルが形成されている場合においても、面内方向における基板からのバックバイアス効果のばらつきに伴って、各メモリセルの閾値の変動が生じるという問題もある。
【0054】
また、基板に対して垂直方向にトランジスタを形成していく際、段数が増加するにつれて柱状半導体層の高さは増加し、柱状半導体層を加工形成する上でより高度なトレンチエッチング加工技術が要求される。
【0055】
さらに、柱状半導体層をトレンチエッチング加工により形成する上で、例えば柱状半導体層の形状を円柱とし、その直径と各柱状半導体層間との距離が等しい場合の開口率は約80.4%にもなり、半導体基板に対し、より垂直に近い形状で柱状半導体層を加工形成することが非常に困難となる。トレンチエッチングを行う際の開口率は低い方が望ましいが、従来例では制御ゲート線や選択ゲート線を自動的に連続するよう配置するため、電荷蓄積層と制御ゲートの間の容量を確保するために、メモリセルの占有面積を増加させずに柱状半導体層の径に対する各柱状半導体層間の距離を低減するには限界があり、開口率を低下させることは困難である。
【0056】
また、基板に対して垂直方向にトランジスタを形成していく際、各段毎にトランジスタを形成していけば、各段毎の熱履歴の違いによるトンネル膜質の違いや拡散層のプロファイルの違いによるセル特性のばらつきが発生する。
【0057】
本発明はこれらの課題に鑑みなされたものであり、電荷蓄積層と制御ゲートの間の容量を増大させる代わりに、制御ゲートからメモリセルの活性領域に伝達する電界を増加させる構造にし、高速なデバイス特性を獲得し、電荷蓄積層及び制御ゲートを有する半導体記憶装置のバックバイアス効果による影響を少なくすることにより集積度の向上を図り、柱状半導体層の高さを低減することにより、柱状半導体層のトレンチエッチング時における加工を容易にするとともに、メモリセルの占有面積を増加させずに柱状半導体層のトレンチエッチング時における開口率を減少させることで、半導体基板に対しより垂直に近い形状で柱状半導体層を加工形成し、さらに、各メモリセルトランジスタの熱履歴の遍歴を最小限に抑えることでメモリセルの特性のばらつきを抑えることができる半導体記憶装置を提供することを目的とする。
【0058】
【課題を解決するための手段】
本発明によれば、半導体基板と、前記半導体基板上に位置し、前記半導体基板と同じ導電型の少なくとも1つの島状半導体層と、前記島状半導体層の側壁の周囲の全部又は一部に形成された電荷蓄積層と、前記電荷蓄積層の上に形成された制御ゲートとから構成される少なくとも1つのメモリセルが形成される半導体記憶装置であって、前記電荷蓄積層の少なくとも1つが、前記島状半導体層の側壁に形成された窪みの内部に配置され、前記制御ゲートの少なくとも1つが、前記窪みの内部に配置された電荷蓄積層の側壁に形成された窪みの内部にその下部が配置されてなり、
前記メモリセルが、前記島状半導体層と前記半導体基板の境界部分又は前記島状半導体層内に形成された前記半導体基板と逆導電型の不純物拡散層により、あるいは前記島状半導体層と前記半導体基板の境界部分又は前記島状半導体層内に形成された前記半導体基板と逆導電型の不純物拡散層と前記逆導電型の不純物拡散層内に形成された前記半導体基板と同じ導電型の不純物拡散層とにより、前記半導体基板から電気的に絶縁されてなることを特徴とする半導体記憶装置が提供される。
【0059】
【発明の実施の形態】
本発明の半導体記憶装置は、半導体基板面の垂線方向に電荷蓄積層及び制御ゲートとなる第三の電極を有する複数のメモリセルが直列に接続され、該メモリセルは半導体基板と該半導体基板上に格子縞状に分離されてなるマトリクス状に配列された複数の島状半導体層の側壁部に形成され、かつ該電荷蓄積層の少なくとも一部は該島状半導体層の側壁部に形成された窪みの内部に配置し、さらに該制御ゲートの少なくとも一部は該電荷蓄積層の側壁部に形成された窪みの内部に配置し、該島状半導体層に配置された不純物拡散層がメモリセルのソース若しくはドレインとされ、前記制御ゲートが一方向の複数の島状半導体層について連続的に、かつ、半導体基板面に対し水平方向に配置されてなる第三の配線である制御ゲート線を有し、該制御ゲート線と交差する方向に不純物拡散層と電気的に接続され、かつ、半導体基板面に対し水平方向に配置されてなる第四の配線であるビット線を有する。
【0060】
本発明の半導体記憶装置においては、電荷蓄積層と制御ゲートとは、島状半導体層の側壁の全周囲にわたって形成されていてもよいし、周囲の一部の領域を除く領域に形成されていてもよい。
【0061】
さらに、1つの島状半導体層には、メモリセルが1個のみ形成されていてもよいし、2個以上形成されていてもよい。メモリセルが3個以上形成されている場合には、メモリセルの下部及び/又は上部に選択ゲートが形成され、この選択ゲートと島状半導体層とにより構成される選択トランジスタが形成されていることが好ましい。
【0062】
なお、本発明の半導体装置において、メモリセルの少なくとも1つが半導体基板から「電気的に絶縁」されているとは、半導体基板と島状半導体層との間が電気的に絶縁されているものでもよく、メモリセルが2個以上形成されている場合には、メモリセル間が電気的に絶縁されることにより、この絶縁された個所よりも上方に位置するメモリセルが半導体基板と電気的に絶縁されているものでもよく、また、後述するように、任意に、メモリセルの下部に選択ゲート(ゲート電極)が形成されている場合には、選択ゲートによって構成される選択トランジスタと半導体基板との間が電気的に絶縁されているものでもよく、選択トランジスタとメモリセルとの間が電気的に絶縁されることにより、この絶縁された領域よりも上方に位置するメモリセルが半導体基板と電気的に絶縁されているものでもよい。なかでも、半導体基板と島状半導体層との間、あるいはメモリセルの下部に選択トランジスタが形成されている場合であって、選択トランジスタと半導体基板との間が電気的に絶縁されているものが好ましい。電気的な絶縁は、例えば、半導体基板と異なる導電型の不純物拡散層を、絶縁しようとする領域の全部にわたって形成することにより行ってもよいし、絶縁しようとする領域の一部に不純物拡散層を形成し、その接合部における空乏層を利用して行ってもよいし、さらには、電気的に導電しない程度に間隔をあけることにより、結果的に電気的に絶縁されるようにしてもよい。
また、半導体基板とセル又は選択トランジスタは、例えばSiO2等の絶縁膜で電気的に絶縁されていてもよい。なお、メモリセルが複数個形成されている場合、任意に、メモリセルの上下部に選択トランジスタが形成されている場合には、任意のメモリセル間及び/又は選択トランジスタとメモリセルとの間が、電気的に絶縁されていてもよい。
【0063】
メモリセルアレイの平面図における実施の形態
以下の本発明の半導体記憶装置のメモリセルアレイにおいては、半導体基板面の垂線方向に電荷蓄積層及び制御ゲートとなる第三の電極を有する複数のメモリセルが直列に接続され、該メモリセルは半導体基板と該半導体基板上に格子縞状に分離されてなるマトリクス状に配列された複数の島状半導体層の側壁部に複数個、例えば2個形成され、かつ該電荷蓄積層及び制御ゲートのそれぞれの少なくとも一部が島状半導体層の側壁部に形成された窪みの内部に備えられ、島状半導体層に配置された不純物拡散層であるメモリセルのソース若しくはドレインを有し、一方向の複数の島状半導体層について連続的に、かつ、半導体基板面に対し水平方向に配置されてなる第三の配線である制御ゲート線を有し、制御ゲート線と交差する方向に不純物拡散層と電気的に接続され、かつ、半導体基板面に対し水平方向に配置されてなる第四配線であるビット線を有し、さらに、第二の配線若しくは第五の配線である選択ゲート線及び第一の配線であるソース線を有する。なお、本発明においては、制御ゲート線及びこれに直交するビット線は、三次元的にいずれの方向に形成されていてもよい。
【0064】
上記メモリセルアレイの平面図を図1〜図9にまとめて説明する。
【0065】
図1〜図8は、電荷蓄積層として浮遊ゲートを有するEEPROMのメモリセルアレイを示す平面図である。図9は電荷蓄積層として積層絶縁膜を有するMONOS構造であるメモリセルアレイを示す平面図である。なお、図1〜図9では、メモリセルを形成する島状半導体層110の径が小さい、すなわち窪みの部分での断面を示している。
【0066】
まず、電荷蓄積層として浮遊ゲートを有するEEPROMのメモリセルアレイを示す平面図について説明する。
【0067】
図1は、メモリセルを形成する円柱状の島状半導体部が、例えば二種の平行線が直交する交点へそれぞれ配置するような配列をなし、各々のメモリセルを選択、制御するための第一の配線層及び第二の配線層及び第三の配線層及び第四の配線層は、基板面に対し平行に配置されている。また、第四の配線層840と交差する方向であるA−A’方向と第四の配線層840方向であるB−B’方向とで、島状半導体部の配置間隔を変えることにより、各々のメモリセルの制御ゲートである第二の導電膜が一方向に、図1ではA−A’方向に、連続して形成され第三の配線層となる。同様に選択ゲート・トランジスタのゲートである第二の導電膜が一方向に連続して形成され第二の配線層となる。さらに、島状半導体部の基板側に配置されてなる第一の配線層と電気的に接続するための端子を、例えば図1のA−A’方向に接続するメモリセルのA'側の端部に設け、第二の配線層及び第三の配線層と電気的に接続するための端子を、例えば図1のA−A’方向に接続するメモリセルのA側の端部に設けている。島状半導体部の基板とは反対側に配置されてなる第四の配線層840はメモリセルを形成する円柱状の島状半導体部のそれぞれに電気的に接続しており、例えば図1においては第二の配線層及び第三の配線層と交差する方向に第四の配線層840が形成されている。
【0068】
また、第一の配線層と電気的に接続するための端子は、島状半導体部で形成されており、第二の配線層及び第三の配線層と電気的に接続するための端子は、島状半導体部に被覆されてなる第二の導電膜で形成されている。
【0069】
第一の配線層、第二の配線層及び第三の配線層と電気的に接続するための端子は、それぞれ第一のコンタクト部910、第二のコンタクト部921、924、第三のコンタクト部932、933と接続している。
【0070】
図1では、第一のコンタクト部910を介して第一の配線層810が半導体記憶装置上面に引き出されている。
【0071】
なお、メモリセルを形成する円柱状の島状半導体部の配列は図1のような配列でなくてもよく、上述のような配線層の位置関係や電気的な接続関係があれば、メモリセルを形成する円柱状の島状半導体部の配列は限定されない。
【0072】
第一のコンタクト部910に接続されてなる島状半導体部は、図1ではA−A’方向に接続するメモリセルのA'側の全ての端部に配置されているが、A側の端部の一部若しくは全てに配置してもよいし、第四の配線層840と交差する方向であるA−A’方向に接続するメモリセルを形成している島状半導体部のいずれかに配置してもよい。
【0073】
また、第二のコンタクト部921や924、第三のコンタクト部932、933に接続されてなる第二の導電膜で被覆される島状半導体部は、第一のコンタクト部910が配置されない側の端部に配置してもよいし、第一のコンタクト部910が配置される側の端部に連続して配置してもよいし、第四の配線層840と交差する方向であるA−A’方向に接続するメモリセルを形成している島状半導体部のいずれかに配置してもよいし、第二のコンタクト部921や924、第三のコンタクト部932や933などを分割して配置してもよい。第一の配線層810や第四の配線層840は所望の配線が得られれば幅や形状は問わない。
【0074】
島状半導体部の基板側に配置されてなる第一の配線層が第二の導電膜で形成されてなる第二の配線層及び第三の配線層と自己整合で形成される場合、第一の配線層と電気的に接続するための端子となる島状半導体部が、第二の導電膜で形成されてなる第二の配線層及び第三の配線層と電気的には絶縁されているが、絶縁膜を介して接する状態であることを有する。例えば図1では、第一のコンタクト部910が接続している島状半導体部側面の一部に絶縁膜を介して第一の導電膜が形成されており、該第一の導電膜はメモリセルを形成している島状半導体部との間に配置されており、該第一の導電膜の側面に絶縁膜を介して第二の導電膜が形成されており、該第二の導電膜が第四の配線層840と交差する方向であるA−A’方向に、連続して形成されてなる第二の配線層及び第三の配線層と接続されている。このとき該島状半導体部側面に形成される第一及び第二の導電膜の形状は問わない。
【0075】
また、第一の配線層と電気的に接続するための端子となる島状半導体部とメモリセルが形成されている島状半導体部にある第一の導電膜との距離を、例えば第二の導電膜の膜厚の2倍以下とすることにより第一の配線層と電気的に接続するための端子となる該島状半導体部の側面の第一の導電膜を全て取り除いてもよい。
【0076】
図1では、第二及び第三のコンタクト部は、島状半導体部頂上部を覆うように形成した第二の配線層821や824、第三の配線層832などの上に形成しているが、各々接続できるのならば第二及び第三の配線層の形状は問わない。また、図21では選択ゲート・トランジスタは複雑になるため省略している。なお。図1では、製造工程例に用いる断面、すなわちA−A’断面、B−B’断面、C−C’断面、D−D’断面、E−E’断面、F−F’断面を併記している。
【0077】
図2は、図1に対し、A−A’方向に連続するメモリセルを図2に示すように2分割した場合を示している。図2に示すように、A−A’方向に連続するメモリセルのすべてを分割してもよいし、A−A’方向に連続するメモリセルの少なくとも一つを分割してもよい。なお第一のコンタクト910及び第二のコンタクト921〜924を配置する位置は、所望の配線を引き出すことができるのであれば限定されない。
【0078】
また、図2では製造工程例に用いる断面、すなわちA−A’断面、B−B’断面を併記している。
【0079】
図3は、メモリセルを形成する円柱状の島状半導体部が、例えば二種の平行線が直交せずに交差した点へそれぞれ配置するような配列をなし、各々のメモリセルを選択、制御するための第一の配線層及び第二の配線層及び第三の配線層及び第四の配線層は基板面に対し平行に配置されているメモリセルアレイを示す。
【0080】
第四の配線層840と交差する方向であるA−A’方向と図中のB−B’方向で島状半導体部の配置間隔を変えることにより、各々のメモリセルの制御ゲートである第二の導電膜が一方向に、図3ではA−A’方向に、連続して形成され第三の配線層となる。同様に選択ゲート・トランジスタのゲートである第二の導電膜が一方向に連続して形成され第二の配線層となる。
【0081】
さらに、島状半導体部の基板側に配置されてなる第一の配線層と電気的に接続するための端子を、例えば図3のA−A’方向に接続するメモリセルのA'側の端部に設け、第二の配線層及び第三の配線層と電気的に接続するための端子を、例えば図3のA−A’方向に接続するメモリセルのA側の端部に設け、島状半導体部の基板とは反対側に配置されてなる第四の配線層840とはメモリセルを形成する円柱状の島状半導体部のそれぞれに電気的に接続しており、例えば図3では、第二の配線層及び第三の配線層と交差する方向に第四の配線層840が形成されている。
【0082】
また、第一の配線層と電気的に接続するための端子は島状半導体部で形成されており、第二の配線層及び第三の配線層と電気的に接続するための端子は島状半導体部に被覆されてなる第二の導電膜で形成されている。第一の配線層、第二の配線層及び第三の配線層と電気的に接続するための端子は、それぞれ第一のコンタクト部910、第二のコンタクト部921、924、第三のコンタクト部932、933と接続している。
【0083】
図3では、第一のコンタクト部910を介して第一の配線層810が半導体記憶装置上面に引き出されている。なお、メモリセルを形成する円柱状の島状半導体部の配列は図3のような配列でなくてもよく、上述のような配線層の位置関係や電気的な接続関係があればメモリセルを形成する円柱状の島状半導体部の配列は限定されない。
【0084】
また、第一のコンタクト部910に接続されてなる島状半導体部は、図3ではA−A’方向に接続するメモリセルのA'側の全ての端部に配置されているが、A側の端部の一部若しくは全てに配置してもよいし、第四の配線層840と交差する方向であるA−A’方向に接続するメモリセルを形成している島状半導体部のいずれかに配置してもよい。また、第二のコンタクト部921や924、第三のコンタクト部932や933に接続されてなる第二の導電膜で被覆される島状半導体部は第一のコンタクト部910が配置されてない側の端部に配置してもよいし、第一のコンタクト部910が配置される側の端部に連続して配置してもよいし、第四の配線層840と交差する方向であるA−A’方向に接続するメモリセルを形成している島状半導体部のいずれかに配置してもよいし、第二のコンタクト部921や924、第三のコンタクト部932などを分割して配置してもよい。第一の配線層810や第四の配線層840は所望の配線が得られれば幅や形状は問わない。
【0085】
島状半導体部の基板側に配置されてなる第一の配線層が第二の導電膜で形成されてなる第二の配線層及び第三の配線層と自己整合で形成される場合、第一の配線層と電気的に接続するための端子となる島状半導体部が、第二の導電膜で形成されてなる第二の配線層及び第三の配線層と電気的には絶縁されているが、絶縁膜を介して接する状態であることを有する。例えば図3では第一のコンタクト部910が接続している島状半導体部側面の一部に絶縁膜を介して第一の導電膜が形成されており、該第一の導電膜はメモリセルを形成している島状半導体部との間に配置されており、該第一の導電膜の側面に絶縁膜を介して第二の導電膜が形成されており、該第二の導電膜は第四の配線層840と交差する方向であるA−A’方向に、連続して形成されてなる第二の配線層及び第三の配線層と接続されている。このとき該島状半導体部側面に形成される第一及び第二の導電膜の形状は問わない。また、第一の配線層と電気的に接続するための端子となる島状半導体部とメモリセルが形成されている島状半導体部にある第一の導電膜との距離を、例えば第二の導電膜の膜厚の2倍以下とすることにより第一の配線層と電気的に接続するための端子となる該島状半導体部の側面の第一の導電膜を全て取り除いてもよい。
【0086】
また、図3では、第二及び第三のコンタクト部は、島状半導体部頂上部を覆うように形成した第二の配線層821や824、第三の配線層832などの上に形成しているが、各々接続できるのならば第二及び第三の配線層の形状は問わない。なお、図3では、選択ゲート・トランジスタは複雑になるため省略しており、製造工程例に用いる断面、すなわちA−A’断面、B−B’断面を併記している。
【0087】
図4及び図5は、図1及び図3に対し、メモリセルを形成する島状半導体部の断面形状が四角形であった時の一例として、図4と図5とで、配置している向きがそれぞれ異なっている場合の例をそれぞれ示している。該島状半導体部の断面形状は円形や四角形に限らない。例えば楕円形や六角形あるいは八角形などでもよい。ただし、島状半導体部の大きさが加工限界近くである場合には、設計時に四角形や六角形や八角形など角をもつものであっても、フォト工程やエッチング工程などにより角が丸みを帯び、該島状半導体部の断面形状は円形や楕円形に近づく。
【0088】
また、図4及び図5では、選択ゲート・トランジスタは複雑になるため省略している。
【0089】
図6は、図1に対し、メモリセルを形成する島状半導体部に直列に形成するメモリセルの数を2つとし、選択ゲート・トランジスタを形成しない場合の一例を示している。図6では、製造工程例に用いる断面、すなわちA−A’断面、B−B’断面を併記している。
【0090】
図7は、図1に対し、メモリセルを形成する島状半導体部の断面形状が円形でなく楕円であるときの一例として、楕円の長軸の向きがB−B’方向である場合の例を示す。
【0091】
図8は、図7に対し、楕円の長軸の向きがA−A’方向である場合を示している。
【0092】
この楕円の長軸の向きはA−A’方向及びB−B’方向に限らず、どの方向に向いていてもよい。なお、図7及び図8では、選択ゲート・トランジスタは複雑になるため省略している。
【0093】
次いで、電荷蓄積層として浮遊ゲート以外を用いるメモリセルアレイの平面図について説明する。
【0094】
図9は、図1に対し、例えばMONOS構造のように電荷蓄積層に積層絶縁膜を用いた場合の一例を示しており、電荷蓄積層が浮遊ゲートから積層絶縁膜に変わったこと以外は同様である。また、図9では、製造工程例に用いる断面、すなわちA−A’断面、B−B’断面を併記している。また、図9では、選択ゲート・トランジスタは複雑になるため省略している。
【0095】
以上、半導体記憶装置の平面図について説明したが、図1〜図9の配置及び構造は種々組み合わせて用いてもよい。
【0096】
メモリセルアレイの断面図における実施の形態
電荷蓄積層として浮遊ゲートを有する半導体記憶装置の断面図を、図10〜図23に示す。これらの図10〜図23の断面図において、偶数の図面は、図1におけるA−A’断面図であり、奇数の図面は図1におけるB−B’断面図である。
【0097】
この実施の形態では、p型シリコン基板100上に複数の、例えば少なくとも一つの窪みを有する柱状をなした島状半導体層110がマトリクス配列され、これら各島状半導体層110の上部と下部に選択ゲートとなる第二の電極若しくは第五の電極を有するトランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、図10〜図23では、例えば2個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造となっている。すなわち島状半導体層間の溝底部に所定厚みの第八の絶縁膜であるシリコン酸化膜460が配置され、島状半導体層110の周囲を取り囲むように、島状半導体層側壁にゲート絶縁膜厚を介して選択ゲートとなる第二の電極500が配置されて選択ゲート・トランジスタとし、該選択ゲート・トランジスタ上方に、島状半導体層110の周囲を取り囲むように形成される窪みの内部にトンネル酸化膜420を介して浮遊ゲート510が配置され、さらにその浮遊ゲート510の側壁に形成される窪みの内部に複層膜からなる層間絶縁膜610を介して制御ゲート520が少なくとも一部は配置されメモリ・トランジスタとした構造となっている。
【0098】
さらに、該メモリ・トランジスタを同様に複数個配置した上方に、選択ゲートとなる第五の電極500を有するトランジスタを配置する。また、選択ゲート500及び制御ゲート520は、図1及び図11に示すように、一方向の複数のトランジスタについて連続的に配設されて、第二の配線若しくは第五の配線である選択ゲート線及び第三の配線である制御ゲート線となっている。
【0099】
半導体基板面には、メモリセルのソース拡散層710が配置され、さらに、各々のメモリセル間及び選択ゲート・トランジスタとメモリセル間に拡散層720が配置され、各島状半導体層110の上面には各メモリセル毎のドレイン拡散層725が配置されている。なお、メモリセルのソース拡散層710を、メモリセルの活性領域が半導体基板に対してフローティング状態となるように配置する代わりに、半導体基板面の下方に絶縁性の膜を挿入するような構造、例えばSOI基板を用いてもよい。このように配置されたメモリセルの間にはドレイン拡散層725の上部が露出されるよう第八の絶縁膜である酸化膜460が配置され、制御ゲート線と交差する方向のメモリセルのドレイン拡散層725を共通接続するビット線となるAl配線840が配設されている。
【0100】
なお、拡散層720の不純物濃度分布は均一であるよりも、例えば、不純物を島状半導体層110に導入し熱拡散処理を行うことにより、島状半導体層110の表面から内側へ進む方向につれて徐々に濃度が薄くなるような分布であることが好ましい。これにより拡散層720と島状半導体層110との接合耐圧が向上し、かつ寄生容量も減少する。また、同様にソース拡散層710の不純物濃度分布についても半導体基板100の表面から半導体基板内部へ進む方向につれて徐々に濃度が薄くなるような分布であることが好ましい。これによりソース拡散層710と半導体基板100との接合耐圧が向上し、かつ第一の配線層における寄生容量も減少する。
【0101】
図10及び図11では、制御ゲート520の半導体基板面に対する高さが浮遊ゲート510の同高さより低い場合の一例を示している。
【0102】
図12及び図13では、各トランジスタの間には拡散層720が配置されない場合の一例を示している。
【0103】
図14及び図15では、拡散層720が配置されず、さらにメモリ・トランジスタ及び選択ゲート・トランジスタのゲート電極である500、510、520の間に配置する第三の電極である多結晶シリコン膜530を形成した場合の一例を示している。また、図1では第三の電極である多結晶シリコン膜530は複雑になるため省略している。
【0104】
図16及び図17では、層間絶縁膜610を単層膜で形成した場合の一例を示している。
【0105】
図18及び図19では、一つのゲートの材料が他のゲートの材料と異なる場合の一例として、メモリセルの制御ゲート520と浮遊ゲート510の材料が異なる場合を示している。
【0106】
図20及び図21では、図10及び図11に対し、制御ゲート520の半導体基板面に対する高さが浮遊ゲート510の同高さと等しい場合の一例を示している。
【0107】
図22及び図23では、図10及び図11に対し、制御ゲート520の半導体基板面に対する高さが浮遊ゲート510の同高さより大きい場合の一例を示している。
また、電荷蓄積層として積層絶縁膜を有する半導体記憶装置の断面図を図24〜図29に示す。これらの図24〜図29の断面図において、偶数の図面は、図9におけるA−A′断面図であり、奇数の図面は図1におけるB−B′断面図である。なお、図24〜図29の順に、図10〜図15に対して電荷蓄積層が浮遊ゲートから積層絶縁膜に変わったこと以外は同様である。
【0108】
メモリセルアレイの動作原理における実施の形態
上記の半導体記憶装置は、電荷蓄積層に蓄積される電荷の状態によってメモリ機能を有する。以下に、電荷蓄積層として浮遊ゲートを有するメモリセルを一例に、読み出し、書きこみ、消去の動作原理について説明する。
本発明の半導体記憶装置のアレイ構造は、ゲート電極として第2の電極を備えるトランジスタとゲート電極として第5の電極を備えるトランジスタを選択ゲート・トランジスタとして有する。この選択ゲート・トランジスタの間に電荷蓄積層を有し、制御ゲート電極として第3の電極を備えるメモリセルを複数個、例えばL個(Lは正の整数)、直列に接続した島状半導体層を有し、該島状半導体層を複数個、例えばM×N個(M、Nは正の整数)備える。さらに、このメモリセルアレイは、半導体基板に平行に配置される複数、例えばM本の第4の配線が該島状半導体層の各々の一方の端部に接続しており、他方の端部には第1の配線が接続している。また、半導体基板に平行で、かつ第4の配線と交差する方向に配置される複数個、例えばN×L個の第3の配線はメモリセルの第3の電極と接続しており、第1の配線が第3の配線と平行に配置している。
【0109】
図30に、上記メモリセルアレイ構造の等価回路を示す。なおメモリセルの書込みの定義を、例えばメモリセルの閾値を0.5V以上、消去の定義を、例えばメモリセルの閾値を−0.5V以下とした場合について述べる。
読出し方法の一例として、図37に、読出しにおける各電極に与える電位のタイミングの一例を示す。
最初に、第1の配線(1-1〜1-N)、第2の配線(2-1〜2-N)、第3の配線(3-1-1〜3-N-L)、第4の配線(4-1〜4-M)、第5の配線(5-1〜5-N)それぞれに、例えば0Vを与えた状態から、第4の配線(4-i)に、例えば3Vを与え、その後、第2の配線(2-j)に、例えば3Vを与え、第5の配線(5-j)に、例えば3Vを与え、第3の配線(3-j-h)以外である第3の配線(≠3-j-h)に、例えば3Vを与えることで、第4の配線(4-i)を流れる電流若しくは第1の配線(1-j)に流れる電流により“0”、“1”を判定する。
その後、第3の配線(3-j-h)以外である第3の配線(≠3-j-h)を、例えば0Vに戻し、第2の配線(≠2-j)及び第5の配線(≠5-j)を、例えば0Vに戻し、第4の配線(4-i)を、例えば0Vに戻す。この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。また、上述においては第3の配線(3-j-h)をゲート電極とするメモリセルを選択セルとした場合の読出し方法について述べたが、第3の配線(3-j-h)以外の第3の配線の1つをゲート電極とするメモリセルを選択セルとした場合の読出し方法についても同様に行う。
【0110】
また、第3の配線(3-j-L)から第3の配線(3-j-1)まで連続して読み出してもよいし、順番は逆でもよいし、ランダムでもよい。さらに第3の配線(3-j-h)に接続している複数若しくは全てのメモリセルの読出しを同時に行ってもよい。
このように複数のメモリセル部の上部と下部に選択ゲートを配置することで、メモリセルトランジスタが過剰消去の状態、すなわちしきい値が負の状態である場合に、非選択セルが、例えば読出しゲート電圧0Vでセル電流の流れる現象の防止を行う。
書込み方法の一例として、図38に書込みにおける各電極に与える電位のタイミングの一例を示す。
最初に、第1の配線(1-1〜1-N)、第2の配線(2-1〜2-N)、第3の配線(3-1-1〜3-N-L)、第4の配線(4-1〜4-M)、第5の配線(5-1〜5-N))それぞれに、例えば0Vを与えた状態から、第4の配線(4-i)以外である第4の配線(≠4-i)に、例えば3Vを与え、その後、第5の配線(5-j)に、例えば1Vを与え、第3の配線(3-j-h)以外である第3の配線(≠3-j-h)に、例えば3Vを与え、第3の配線(3-j-h)に、例えば20Vを与え、この状態を所望の時間保持することにより選択セルのチャネル部と制御ゲート間のみに高電位が印可される状態をつくり、Fowler-Nordheimトンネリング現象(以下F-Nトンネリング現象と称す)によりチャネル部より電荷蓄積層へ電子を注入する。なお第4の配線(4-i)を除く第4の配線(≠4-i)に、例えば3Vを与えることにより、選択セルを含まない島状半導体層内の第5の電極を備える選択ゲート・トランジスタはカットオフし、書込みは行われない。
その後、例えば第3の配線(3-j-h)を、例えば0Vに戻してから、第2の配線(2-j)及び第5の配線(5-j) を、例えば0Vに戻し、第3の配線(3-j-h)以外である第3の配線(≠3-j-h)を、例えば0Vに戻し、第4の配線(4-i)を、例えば0Vに戻す。この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。また、与える電位は所望のセルの電荷蓄積層に負の電荷を一定量以上蓄積するための条件を満たすならば、いかなる電位の組み合わせでもよい。
【0111】
上述においては、第3の配線(3-j-h)をゲート電極とするメモリセルを選択セルとした場合の書込み方法について述べたが、第3の配線(3-j-h)以外の第3の配線の1つをゲート電極とするメモリセルを選択セルとした場合の書込み方法についても同様に行う。
また、第3の配線(3-j-L)から第3の配線(3-j-1)まで連続して書き込みしてもよいし、順番は逆でもよいし、順番はランダムでもよい。さらに第3の配線(3-j-h)に接続している複数若しくは全てのメモリセルの書込みを同時に行ってもよい。
選択セルを含まない島状半導体層内の第5の電極を備える選択ゲート・トランジスタをカットオフさせずに書込みを行う場合として、図43に、各電極に与える電位のタイミングの一例を示す。
最初に、第1の配線(1-1〜1-N)、第2の配線(2-1〜2-N)、第3の配線(3-1-1〜3-N-L)、第4の配線(4-1〜4-M)、第5の配線(5-1〜5-N)それぞれに、例えば0Vを与えた状態から、第4の配線(4-i)以外である第4の配線(≠4-i)に、例えば7Vを与え、その後、第5の配線(5-j)に、例えば20Vを与え、第3の配線(3-j-h)以外である第3の配線(≠3-j-h)に、例えば3Vを与え、第3の配線(3-j-h)に、例えば20Vを与え、この状態を所望の時間保持することにより選択セルのチャネル部と制御ゲート間に20V程度の電位差を発生させ、F-Nトンネリング現象によりチャネル部より電荷蓄積層へ電子を注入し、書込みを行う。
なお、第3の配線(3-j-h)に接続する非選択セルのチャネル部と制御ゲート間には13V程度の電位差が発生するが、選択セルの書込み時間内にこのセルの閾値を変動させるほどの十分な電子の注入は行われず、よってこのセルの書込みは実現しない。
その後、例えば第3の配線(3-j-h)を、例えば0Vに戻してから、第5の配線(5-j) を、例えば0Vに戻し、その後、第3の配線(3-j-h)以外である第3の配線(≠3-j-h)を、例えば0Vに戻し、第4の配線(≠4-i)を、例えば0Vに戻す。この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。また与える電位は所望のセルの電荷蓄積層に負の電荷を一定量以上蓄積するための条件を満たすならば、いかなる電位の組み合わせでもよい。
上述においては、第3の配線(3-j-h)をゲート電極とするメモリセルを選択セルとした場合の書込み方法について述べたが、第3の配線(3-j-h)以外の第3の配線の1つをゲート電極とするメモリセルを選択セルとした場合の書込み方法についても同様に行う。
【0112】
また、第3の配線(3-j-L)から第3の配線(3-j-1)まで連続して書き込みしてもよいし、順番は逆でもよいし、順番はランダムでもよい。さらに第3の配線(3-j-h)に接続している複数若しくは全てのメモリセルの書込みを同時に行ってもよい。
続いて、消去方法の一例として、図39に消去における各電極に与える電位のタイミングの一例を示す。消去単位は図32に示す選択範囲のように1ブロックあるいはチップ一括で行う。
最初に、第1の配線(1-1〜1-N)、第2の配線(2-j)、第3の配線(3-1-1〜3-N-L)、第4の配線(4-1〜4-M)、第5の配線(5-j)それぞれに、例えば0Vを与えた状態から、第4の配線(4-1〜4-M)に、例えば20Vを与え、第1の配線(1-j)に、例えば20Vを与え、第2の配線(2-j)に、例えば20Vを与え、第5の配線(5-j)に、例えば20Vを与え、この状態を所望の時間保持することにより選択セルの電荷蓄積層内の電子をF-Nトンネリング現象により引き抜き消去を行う。
その後、第2の配線(2-j)及び第5の配線(5-j) を、例えば0Vに戻し、第4の配線(4-1〜4-M) を、例えば0Vに戻し、第1の配線(1-j) を、例えば0Vに戻す。この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。また与える電位は所望のセルの閾値を下げるための条件を満たすならば、いかなる電位の組み合わせでもよい。
上述においては第3の配線(3-j-1〜3-j-L)をゲート電極とするメモリセルを選択セルとした場合の消去方法について述べたが、第3の配線(3-j-1〜3-j-L)以外の第3の配線の1つをゲート電極とするメモリセルを選択セルとした場合の消去方法についても同様に行う。
また、第3の配線(3-j-1〜3-j-L)に接続している全てのメモリセルの消去を同時に行ってもよいし、第3の配線(3-1-1〜3-N-L)に接続している複数若しくは全てのメモリセルの消去を同時に行ってもよい。
【0113】
次に、本発明の半導体記憶装置のアレイ構造の一例として、電荷蓄積層を有し制御ゲート電極として第3の電極を備えるメモリセルを2個直列に接続した島状半導体層を有し、該島状半導体層を複数個、例えばM×N個(M,Nは正の整数)備え、半導体基板に平行に配置される複数、例えばM本の第4の配線が該島状半導体層の各々の一方の端部に接続し、他方の端部には第1の配線が接続し、また半導体基板に平行で、かつ第4の配線と交差する方向に配置される複数個、例えばN×2個の第3の配線はメモリセルの第3の電極と接続しており、第1の配線を第3の配線と平行に配置した場合の読出し方法、書込み方法、及び消去方法の一例についてそれぞれ述べる。
【0114】
図31に上記メモリセルアレイ構造の等価回路を示す。なおメモリセルの書込みの定義を、例えばメモリセルの閾値を4V以上、消去の定義を、例えばメモリセルの閾値を0.5V以上3V以下とした場合について述べる。
読出し方法の一例として、図40に読出しにおける各電極に与える電位のタイミングの一例を示す。
最初に、第1の配線(1-1〜1-N)、第3の配線(3-j-1、3-j-2)、第3の配線(≠3-j-1、≠3-j-2)、第4の配線(4-1〜4-M)それぞれに、例えば0Vを与えた状態から、第4の配線(4-i)に、例えば1Vを与え、その後、第3の配線(3-j‐2)に、例えば5Vを与えることにより、第4の配線(4-i)を流れる電流若しくは第1の配線(1-j) (jは1≦j≦Nの正の整数)に流れる電流により“0”、“1”を判定する。
その後、第3の配線(3-j‐2)を、例えば0Vに戻し、第4の配線(4-i)を、例えば0Vに戻す。この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。また、上述においては第3の配線(3-j-1)をゲート電極とするメモリセルを選択セルとした場合の読出し方法について述べたが、第3の配線(3-j-1)以外の第3の配線の1つをゲート電極とするメモリセルを選択セルとした場合の読出し方法についても同様に行う。
【0115】
第3の配線(3-j-2)から第3の配線(3-j-1)まで連続して読み出してもよいし、順番は逆でもよいし、ランダムでもよい。さらに第3の配線(3-j-1)に接続している複数若しくは全てのメモリセルの読出しを同時に行ってもよい。
続いて、書込み方法の一例として、図41に書込みにおける各電極に与える電位のタイミングの一例を示す。
最初に、第1の配線(1-1〜1-N)、第3の配線(3-1-1〜3-N-2)、第4の配線(4-1〜4-M)それぞれに、例えば0Vを与えた状態から、第4の配線(4-i)以外である第4の配線(≠4-i)を開放状態にし、第4の配線(4-i)に、例えば6Vを与え、第3の配線(3-j-2)に、例えば6Vを与え、第3の配線(3-j-1)に、例えば12Vを与え、この状態を所望の時間保持することにより選択セルの高電位側拡散層近傍にチャネルホットエレクトロンを発生させ、かつ、第3の配線(3-j-1)に印可される高電位により選択セルの電荷蓄積層へ発生した電子を注入させ書込みを行う。
その後、例えば第3の配線(3-j-1)を、例えば0Vに戻してから第3の配線(3-j-2)を、例えば0Vに戻し、第4の配線(4-i)を、例えば0Vに戻し、第4の配線(≠4-i)を、例えば0Vに戻す。この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。また与える電位は所望のセルの電荷蓄積層に負の電荷を一定量以上蓄積するための条件を満たすならば、いかなる電位の組み合わせでもよい。
【0116】
また、上述においては第3の配線(3-j-1)をゲート電極とするメモリセルを選択セルとした場合の書込み方法について述べたが、第3の配線(3-j-1)以外の第3の配線の1つをゲート電極とするメモリセルを選択セルとした場合の書込み方法についても同様に行う。
第3の配線(3-j-2)、第3の配線(3-j-1)の順序で書き込みしてもよいし、順番は逆でもよい。さらに第3の配線(3-j-1)に接続している複数若しくは全てのメモリセルの書込みを同時に行ってもよい。
続いて、消去方法の一例として、図42に消去における各電極に与える電位のタイミングの一例を示す。消去単位はブロック単位、1ワードラインあるいはブロック内の上段のみあるいは下段のみで行う。
最初に、第1の配線(1-1〜1-N)、第3の配線(3-1-1〜3-N-2)、第4の配線(4-1〜4-M)それぞれに、例えば0Vを与えた状態から、第4の配線(4-1〜4-M)を開放状態にし、その後第1の配線(1-j)に、例えば5Vを与え、その後、第3の配線(3-j-2)に、例えば5Vを与え、第3の配線(3-j-1)に、例えば−10Vを与え、この状態を所望の時間保持することにより選択セルの電荷蓄積層内の電子をF-Nトンネリング現象により引き抜き消去を行う。
その後、第3の配線(3-j-1)を、例えば0Vに戻してから第3の配線(3-j-2)を、例えば0Vに戻し、第1の配線(1-j)を、例えば0Vに戻し、第4の配線(4-1〜4-M)を0Vに戻す。この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。また与える電位は所望のセルの閾値を下げるための条件を満たすならば、いかなる電位の組み合わせでもよい。
【0117】
また、上述においては第3の配線(3-j-1)をゲート電極とするメモリセルを選択セルとした場合の消去方法について述べたが、第3の配線(3-j-1)以外の第3の配線の1つをゲート電極とするメモリセルを選択セルとした場合の消去方法についても同様に行う。
第3の配線(3-j-1〜3-j-2)に接続している複数若しくは全てのメモリセルの消去を同時に行ってもよいし、第3の配線(3-1-1〜3-N-2)に接続している複数若しくは全てのメモリセルの消去を同時に行ってもよい。
なお、上記の動作原理においては、例えばN型半導体で形成される島状半導体層の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。また上述の読出し、書込み及び消去の各動作例は、第1の配線を第3の配線と平行に配置した場合について述べたが、第1の配線を第4の配線と平行に配置した場合及び第1の配線をアレイ全体で共通にした場合においても、同様にそれぞれに対応する電位を与えることにより動作させることが可能である。第1の配線を第4の配線と平行に配置した場合はブロック単位でもビットライン単位でも消去が可能となる。
【0118】
さらに、上記で述べたような電荷蓄積層として浮遊ゲートを有するメモリセル以外のものについて説明する。
【0119】
図33及び図34は、図9及び図24〜図29で示されるMONOS構造をとるメモリセルアレイの一部分を示す等価回路図である。図33は、一つの島状半導体層110に配置されるMONOS構造をとるメモリセルアレイの等価回路図を示し、図34は、島状半導体層110が複数配置される場合の等価回路をそれぞれ示している。
【0120】
以下、図33に示す等価回路について説明する。
ゲート電極として第12の電極12を備えるトランジスタとゲート電極として第15の電極15を備えるトランジスタを選択ゲート・トランジスタとして有し、該選択ゲート・トランジスタの間に電荷蓄積層として積層絶縁膜を有し、制御ゲート電極として第13の電極(13-h)(hは1≦h≦Lの正の整数、Lは正の整数)を備えるメモリセルを複数個、例えばL個、直列に接続した島状半導体層110において、第14の電極14が該島状半導体層110の各々の一方の端部に接続し、他方の端部には第11の電極11が接続する。
【0121】
続いて、図34に示す等価回路について説明する。
以下、複数の島状半導体層110が配置されるメモリセルアレイにおいて、図33で示される各島状半導体層110に配置される各回路素子の電極と各配線の接続関係を示す。
該島状半導体層110を複数個、例えばM×N個(M,Nは正の整数、またiは1≦i≦Mの正の整数、jは1≦j≦Nの正の整数)、備える場合で、かつ、該メモリセルアレイにおいて、半導体基板に平行に配置される複数本、例えばM本の第14の配線が各々の島状半導体層110に備える上述の第14の電極14とそれぞれ接続する。また、半導体基板に平行で、かつ第14の配線14と交差する方向に配置される複数本、例えばN×L本の第13の配線は各々のメモリセルの上述の第13の電極(13-h)(hは1≦h≦Lの正の整数)と接続する。第14の配線と交差する方向に配置される複数本、例えばN本の第11の配線が各々の島状半導体層110に備える上述の第11の電極11と接続し、かつ、第11の配線を第13の配線と平行に配置する。半導体基板に平行で、かつ第14の配線14と交差する方向に配置される複数本、例えばN本の第12の配線は各々のメモリセルの上述の第12の電極12と接続し、かつ、同様に半導体基板に平行で、かつ第14の配線14と交差する方向に配置される複数本、例えばN本の第15の配線は各々のメモリセルの上述の第15の電極15と接続する。
【0122】
図35及び図36は、図14及び図15で示される一実施例で、各トランジスタ間に拡散層720が配置されず、さらにメモリ・トランジスタ及び選択ゲート・トランジスタのゲート電極である500、510、520の間に配置する第三の導電膜である多結晶シリコン膜530を形成した場合のメモリセルアレイの一部分を示す等価回路図である。
【0123】
図35は,一つの島状半導体層110に配置される構造として、各メモリ・トランジスタ及び選択ゲート・トランジスタのゲート電極の間に配置する第三の導電膜である多結晶シリコン膜530が形成される場合のメモリセルアレイの等価回路図を示す。
【0124】
図36は、島状半導体層110が複数配置される場合の等価回路を示している。
【0125】
以下、図35に示す等価回路について説明する。
ゲート電極として第32の電極32を備えるトランジスタとゲート電極として第35の電極35を備えるトランジスタを選択ゲート・トランジスタとして有し、該選択ゲート・トランジスタの間に電荷蓄積層を有し制御ゲート電極として第33の電極(33-h)(hは1≦h≦Lの正の整数、Lは正の整数)を備えるメモリセルを複数個、例えばL個、直列に配置し、かつ、各トランジスタの間にゲート電極として第36の電極を備えるトランジスタを配置した島状半導体層110において、第34の電極34が該島状半導体層110の各々の一方の端部に接続し、他方の端部には第31の電極31が接続し、かつ複数の36の電極が全て一つに接続し第36の電極36として島状半導体層110に備えられる。
【0126】
続いて、図36に示す等価回路について説明する。
以下、複数の島状半導体層110が配置されるメモリセルアレイにおいて、図35で示される各島状半導体層110に配置される各回路素子の電極と各配線の接続関係を示す。
該島状半導体層110を複数個、例えばM×N個(M,Nは正の整数、またiは1≦i≦Mの正の整数、jは1≦j≦Nの正の整数)備える場合で、かつ、該メモリセルアレイにおいて、半導体基板に平行に配置される複数本、例えばM本の第34の配線が各々の島状半導体層110に備える上述の第34の電極34とそれぞれ接続する。また、半導体基板に平行で、かつ第34の配線34と交差する方向に配置される複数本、例えばN×L本の第33の配線は各々のメモリセルの上述の第33の電極(33-h)と接続する。第34の配線と交差する方向に配置される複数本、例えばN本の第31の配線が各々の島状半導体層110に備える上述の第31の電極31と接続し、かつ、第31の配線を第33の配線と平行に配置する。半導体基板に平行で、かつ第34の配線34と交差する方向に配置される複数本、例えばN本の第32の配線は各々のメモリセルの上述の第32の電極32と接続し、かつ、同様に半導体基板に平行で、かつ第34の配線34と交差する方向に配置される複数本、例えばN本の第35の配線は各々のメモリセルの上述の第35の電極35と接続する。各々の島状半導体層110に備える上述の第36の電極36は第36の配線によって全て一つに接続する。
なお、各々の島状半導体層110に備える上述の第36の電極36は第36の配線によって全て一つに接続しなくてもよく、第36の配線によってメモリセルアレイを2つ以上に分割して接続してもよい。つまり各々の第36の電極を、例えばブロック毎に接続するような構造をとってもよい。
【0127】
さらに、選択ゲート・トランジスタと選択ゲート・トランジスタに隣接するメモリセル及び隣接するメモリセル同士が不純物拡散層を介して繋がっておらず、代わりに選択トランジスタとメモリセル及びメモリセル同士の間隔が約30nm以下と選択トランジスタとメモリセル及びメモリセル同士が不純物拡散層を介して接続されている場合に比べて非常に接近した構造のメモリセルアレイの動作原理について述べる。
【0128】
隣接する素子が十分接近していると、選択ゲート・トランジスタのゲートやメモリセルの制御ゲートに印加される閾値以上の電位により形成するチャネルは隣接する素子のチャネルと接続し、全ての素子のゲートに閾値以上の電位が与えられる場合、全ての素子をチャネルは繋がることになる。この状態は選択トランジスタとメモリセルやメモリセルが不純物拡散層を介して接続されている場合とほぼ等価なため、動作原理も選択トランジスタとメモリセルやメモリセルが不純物拡散層を介して接続されている場合と同様である。
また、選択ゲート・トランジスタやメモリセルが不純物拡散層を介して繋がっておらず、代わりに選択トランジスタとメモリセルやメモリセルのゲート電極の間に第三の導電膜が配置された構造のメモリセルアレイの動作原理について述べる。
第三の導電膜は各素子の間に位置し、絶縁膜、例えばシリコン酸化膜を介して島状半導体層と接続している。即ち、第三の導電膜と該絶縁膜と島状半導体層はMISキャパシタを形成している。第三の導電膜に島状半導体層と該絶縁膜との界面に反転層が形成するような電位を与えるとチャネルが形成する。形成したチャネルは隣接する素子にとっては各素子を接続する不純物拡散層と同じ働きをする。そのため、第三の導電膜にチャネルを形成し得る電位が与えられている場合、選択ゲート・トランジスタやメモリセルが不純物拡散層を介して接続している場合と同様な動作となる。
また、第三の導電膜にチャネルを形成し得る電位が与えられていなくても、例えば島状半導体層がP型半導体の場合、電荷蓄積層から電子を引き抜く場合には、選択ゲート・トランジスタやメモリセルが不純物拡散層を介して接続している場合と同様の動作となる。
【0129】
メモリセルアレイの製造方法における実施の形態
本発明の半導体記憶装置の製造方法及びこの方法により形成された半導体記憶装置の実施の形態を図面に基づいて説明する。
従来例に対し、少なくとも一つの窪みを有した柱状に加工された半導体基板若しくは半導体層を形成し、各々の窪みの内部にトンネル酸化膜、浮遊ゲート及び制御ゲートを形成する半導体記憶装置の実施の形態について説明する。
なお、以下の製造例で行われる各工程又は態様は、別の製造例で行われる各工程又は態様と種々組み合わせて適用することができる。
【0130】
製造例1
この実施の形態で形成する半導体記憶装置は、半導体基板が、例えば少なくとも一つの窪みを有した柱状の島状半導体層に加工され、該島状半導体層の側面を活性領域面とし、各々の窪みの内部にトンネル酸化膜、浮遊ゲート及び制御ゲートが形成され、島状半導体層の上部と下部に選択ゲート・トランジスタが配置され、選択ゲート・トランジスタに挟まれてメモリ・トランジスタが複数個、例えば2個配置され、各々トランジスタが該島状半導体層に沿って直列に接続され、選択ゲート・トランジスタのゲート絶縁膜厚はメモリ・トランジスタのゲート絶縁膜厚より大きい。各々のメモリ・トランジスタのトンネル酸化膜及び浮遊ゲートは一括で形成される。
【0131】
このような半導体記憶装置は以下の製造方法により形成することができる。
なお、図44〜図69及び図70〜図95は、それぞれ、EEPROMのメモリセルアレイを示す平面図である図1のA−A′線及びB−B′線断面図である。
【0132】
この製造例では、半導体基板となる、例えばp型シリコン基板100の表面にマスク層となる第一の絶縁膜として、例えばシリコン窒化膜310を200〜2000nm堆積し、公知のフォトリソグラフィ技術によりパターンニングされたレジスト R1をマスクとして用いる(図44及び70)。
【0133】
反応性イオンエッチングにより第一の絶縁膜であるシリコン窒化膜310をエッチングする。そして第一の絶縁膜であるシリコン窒化膜310をマスクに用いて、反応性イオンエッチングにより半導体基板であるp型シリコン基板100を2000〜20000nmエッチングして、格子縞状の第一の溝部210を形成する(図45及び図71)。これにより、半導体基板であるp型シリコン基板100は、柱状をなして複数の島状半導体層110に分離される。
【0134】
その後、必要に応じて島状半導体層110の表面を酸化することで、第二の絶縁膜となる、例えば熱酸化膜410を10nm〜100nm形成する。この時、島状半導体層110が最小加工寸法で形成されていた場合、熱酸化膜410の形成により島状半導体層110の大きさが小さくなる。つまり、最小加工寸法以下に形成される。
【0135】
次に、例えば等方性エッチングにより各島状半導体層110の周囲の第二の絶縁膜である熱酸化膜410をエッチング除去する。必要に応じて斜めイオン注入を利用して各島状半導体層110の側壁にチャネルイオン注入を行う。例えば、5〜45°程度傾斜した方向から5〜100 keVの注入エネルギー、硼素1×1011〜1×1013/cm2程度のドーズが挙げられる。チャネルイオン注入の際には、島状半導体層110の多方向から注入される方が表面不純物濃度を均一とできるため好ましい。あるいはチャネルイオン注入に代って、CVD法により硼素を含む酸化膜を堆積し、その酸化膜からの硼素拡散を利用してもよい。
【0136】
なお、島状半導体層110の表面からの不純物導入に関しては、島状半導体層110の表面を第二の絶縁膜である熱酸化膜410で被覆する前に行ってもよいし、島状半導体層110を形成する前に導入を完了しておいてもよいし、ゲート酸化膜を形成する直前に導入してもよいし、島状半導体層110の不純物濃度分布が同等であれば手段は限定されない。
【0137】
続いて、第五の絶縁膜として、例えばシリコン酸化膜431を10〜100nm堆積し、さらに第四の絶縁膜として、例えばシリコン窒化膜321を10〜100nm堆積する(図46及び図72)。
【0138】
その後、第六の絶縁膜として、例えばシリコン酸化膜441を50〜500nm堆積し、例えば等方性エッチングにより所望の高さまでエッチバックすることにより第六の絶縁膜であるシリコン酸化膜441を第一の溝部210に埋め込む(図47及び図73)。
【0139】
続いて、第六の絶縁膜であるシリコン酸化膜441をマスクにして、例えば等方性エッチングにより第四の絶縁膜であるシリコン窒化膜321の露出部を除去する(図48及び図74)。
【0140】
第十一の絶縁膜であるシリコン酸化膜471を50〜500nm堆積した後(図49及び75)、例えば等方性エッチングにより所望の高さまでエッチバックすることにより第十一の絶縁膜であるシリコン酸化膜471を第一の溝部210に埋め込む(図50及び図76)。
【0141】
続いて、第五の絶縁膜として、例えばシリコン酸化膜432を10〜100nm堆積し、さらに第四の絶縁膜として、例えばシリコン窒化膜322を10〜100nm堆積する。その後、例えば異方性エッチングにより第四の絶縁膜であるシリコン窒化膜322を島状半導体層110の側壁に第五の絶縁膜であるシリコン酸化膜432を介してサイドウォール状に配置する。
【0142】
その後、第六の絶縁膜として、例えばシリコン酸化膜442を50〜500nm堆積し、例えば等方性エッチングにより所望の高さまでエッチバックすることにより第六の絶縁膜であるシリコン酸化膜442を第一の溝部210に埋め込む。
【0143】
続いて、第六の絶縁膜であるシリコン酸化膜442をマスクにして、例えば等方性エッチングにより第四の絶縁膜であるシリコン窒化膜322の露出部を除去する。続いて、第十一の絶縁膜であるシリコン酸化膜472を50〜500nm堆積した後、例えば等方性エッチングにより所望の高さまでエッチバックすることにより第十一の絶縁膜であるシリコン酸化膜472を第一の溝部210に埋め込む(図51及び77)。
【0144】
次に、第五の絶縁膜として、例えばシリコン酸化膜433を10〜100nm堆積し、さらに第四の絶縁膜として、例えばシリコン窒化膜323を10〜100nm堆積する。その後、例えば異方性エッチングにより第四の絶縁膜であるシリコン窒化膜323を島状半導体層110の側壁に第五の絶縁膜であるシリコン酸化膜433を介してサイドウォール状に配置する(図52及び78)。
【0145】
その後、等方性エッチングによりシリコン酸化膜を選択的に除去し(図53及び79)、露出した島状半導体層110に対して、例えば熱酸化法を用いることにより第七の絶縁膜として、例えばシリコン酸化膜450を30nm〜300nm程度成長させる(図54及び図80)。
【0146】
続いて、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の順に等方性エッチングを行うことにより第五の絶縁膜であるシリコン酸化膜431〜433、第四の絶縁膜であるシリコン窒化膜321〜323、第七の絶縁膜であるシリコン酸化膜450を除去する(図55及び図81)。
【0147】
なお、図54における島状半導体層110の形状を得るために、熱酸化法により第七の絶縁膜であるシリコン酸化膜450を形成する代わりに、例えば等方性エッチングを行うことにより島状半導体層110の側壁に深さ30nm〜300nm程度の窪みを形成しても構わなく、また熱酸化法と等方性エッチングを併用してもよく、所望の形状が得られれば手段は限定されない。
【0148】
続いて、例えば熱酸化法を用いて各島状半導体層110の周囲に、例えば10nm程度のトンネル酸化膜となる第三の絶縁膜として、例えばシリコン酸化膜420を形成する。この際、トンネル酸化膜は熱酸化膜に限らず、CVD酸化膜若しくはオキシナイトライド膜でもよい。
【0149】
第一の導電膜となる、例えば多結晶シリコン膜510を50nm〜200nm程度堆積した(図56及び図82)後、例えば異方性エッチングを行うことにより、島状半導体層110の側壁に形成した窪み部に第一の導電膜である多結晶シリコン膜510を第三の絶縁膜であるシリコン酸化膜420を介して埋め込み、それぞれ第一の導電膜である多結晶シリコン膜512、513を分離形成する(図57及び図83)。なお、第一の導電膜である多結晶シリコン膜512、513の分離形成は異方性エッチングで行う代わりに、窪み部に達しないまでのエッチバックは等方性エッチングで行い、窪み部以下は異方性エッチングで行ってもよいし、全て等方性エッチングで行ってもよい。
【0150】
続いて、第六の絶縁膜として、例えばシリコン酸化膜440を50〜500nm堆積させ、所望の深さまでエッチバックし埋め込みを行った後(図58及び84)、第五の絶縁膜であるシリコン酸化膜431を10〜100nm堆積し、続いて第四の絶縁膜であるシリコン窒化膜321を10〜100nm堆積する。
【0151】
その後、第六の絶縁膜として、例えばシリコン酸化膜441を50〜500nm堆積し、例えば等方性エッチングにより所望の高さまでエッチバックすることにより第六の絶縁膜であるシリコン酸化膜441を第一の溝部210に埋め込み、その後第六の絶縁膜であるシリコン酸化膜441をマスクにして、例えば等方性エッチングにより第四の絶縁膜であるシリコン窒化膜321の露出部を除去する(図59及び図85)。
【0152】
上述の工程を繰り返すことで、島状半導体層110の側壁に第四の絶縁膜であるシリコン窒化膜321、322をそれぞれ第五の絶縁膜であるシリコン酸化膜431、432を介して配置させ(図60及び図86)、等方性エッチングによりシリコン酸化膜を選択的に除去した後、島状半導体層110及び半導体基板100に対し不純物導入を行い、N型不純物拡散層710〜724を形成する(図61及び図87)。例えば、0〜7°程度傾斜した方向から5〜100 keVの注入エネルギー、砒素あるいは燐を1×1012〜1×1015/cm2程度のドーズが挙げられる。ここで、N型不純物拡散層710〜724を形成するためのイオン注入は島状半導体層110の全周囲に対して行ってもよく、一方向あるいは数方向からの注入だけでもよい。すなわちN型不純物拡散層721〜724は島状半導体層110の周囲を取り囲むように形成しなくてもよい。また第一の配線層である不純物拡散層710の形成するタイミングはN型半導体層721〜724の形成と同時でなくてもよい。
【0153】
その後、第五の絶縁膜であるシリコン酸化膜431、432及び第四の絶縁膜であるシリコン窒化膜321、322を除去し、第八の絶縁膜として、例えばシリコン酸化膜461を50〜500nm堆積させ、所望の深さまでエッチバックし埋め込みを行った後、例えば熱酸化法を用いて島状半導体層110の周囲に、例えば10nm程度のゲート酸化膜となる第十三の絶縁膜として、例えばシリコン酸化膜481を形成する。この際、ゲート酸化膜は熱酸化膜に限らず、CVD酸化膜又はオキシナイトライド膜でもよく、またゲート酸化膜厚とトンネル酸化膜厚との大小関係は限定されないが、トンネル酸化膜厚よりゲート酸化膜厚の大きい方が望ましい。
【0154】
続いて、第二の導電膜となる、例えば多結晶シリコン膜521を15nm〜150nm堆積し、異方性エッチングによりサイドウォール状に形成し、選択ゲートとする。その際、島状半導体層110の間隔を、図1のA−A’方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する選択ゲート線となる第二の配線層として形成される。
【0155】
その後、図88のように、第二の導電膜である多結晶シリコン膜521と自己整合で半導体基板であるp型シリコン基板100に第二の溝部220を形成し、不純物拡散層710を分離する(図62及び88)。つまり第二の導電膜の分離部と自己整合的に第一の配線層の分離部を形成する。
【0156】
第八の絶縁膜であるシリコン酸化膜462を50nm〜500nm堆積し異方性エッチング及び等方性エッチングにより第二の導電膜である多結晶シリコン膜521の側部及び上部を埋設するように第八の絶縁膜であるシリコン酸化膜462を埋めこむ。
【0157】
続いて、島状半導体層110に対して埋込み形成した第一の導電膜である多結晶シリコン膜512、513の側壁に、例えば先に述べた技術を用いてさらに窪みを形成し、その窪みの内部に第二の導電膜である多結晶シリコン膜522、523を層間絶縁膜612、613を介して形成する(図63及び図89)。この層間絶縁膜612、613は、例えばONO膜とする。具体的には熱酸化法により多結晶シリコン膜表面に5〜10nmのシリコン酸化膜とCVD法により5〜10nmのシリコン窒化膜とさらに5〜10nmのシリコン酸化膜を順次堆積する。
【0158】
さらに、第二の導電膜となる多結晶シリコン膜522を15nm〜150nm堆積し、エッチバックする。このとき、図1のA−A’方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する制御ゲート線となる第三の配線層として形成される。
【0159】
その後、第八の絶縁膜であるシリコン酸化膜463を50nm〜500nm堆積し、異方性エッチング及び等方性エッチングにより第二の導電膜である多結晶シリコン膜522の側部及び上部を埋設するように第八の絶縁膜である酸化膜463を埋めこむ(図64及び90)。
【0160】
同様に繰り返すことで第二の導電膜である多結晶シリコン膜523を15nm〜150nm堆積し、異方性エッチングによりサイドウォール状に形成し、第二の導電膜である多結晶シリコン膜523の側部及び上部を埋設するように第八の絶縁膜であるシリコン酸化膜464を埋めこむ(図65及び図91)。
【0161】
続いて、第二の導電膜である多結晶シリコン膜524を15nm〜150nm堆積し、異方性エッチングによりサイドウォール状に形成する(図66及び図92)。
【0162】
第二の導電膜である多結晶シリコン膜524の上層に第十の絶縁膜となる、例えばシリコン酸化膜465を100nm〜500nm堆積し、エッチバック若しくはCMP法などにより不純物拡散層724を備える島状半導体層110の上部を露出させ(図67及び図93)、必要に応じて島状半導体層110の上部に対して、例えばイオン注入法により不純物濃度調整を行い、第四の配線層840を第二若しくは第三の配線層と方向が交差するよう島状半導体層110の上部と接続する。
【0163】
その後、公知の技術により層間絶縁膜を形成しコンタクトホール及びメタル配線を形成する。これにより、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する(図68及び図94)。
【0164】
このように浮遊ゲートを島状半導体層110の側壁に埋込み、かつ制御ゲートを該浮遊ゲートの側壁に埋込むことにより、カップリング比は小さくなるが、チャネル部が曲率をもつため、電界強度が増加し、結果的に書込み速度を向上させることができる。
【0165】
なお、第一の導電膜である多結晶シリコン膜512、513の側壁にそれぞれ設けられた窪み部に第二の導電膜である多結晶シリコン膜522、523の一部が配置されるような構造でもよく、また浮遊ゲートに層間絶縁膜を介して埋め込まれる第二の導電膜である多結晶シリコン膜522、523の形状は限定されない。
【0166】
また、本実施例の一例としてp型半導体基板上に格子島状の第一の溝部210を形成しているが、n型半導体基板内に形成されたp型不純物拡散層若しくはp型シリコン基板内に形成されたn型不純物拡散層内にさらに形成されたp型不純物拡散層に格子島状の第一の溝部210を形成してもよい。また、各不純物拡散層の導電型は各々逆導電型でもよい。
【0167】
本製造例は、以降の種々の製造例に適応できる。
【0168】
この製造例では、第一の絶縁膜であるシリコン窒化膜310のような半導体基板若しくは多結晶シリコン膜の表面に形成される膜はシリコン表面側からシリコン酸化膜/シリコン窒化膜の複層膜としてもよい。シリコン酸化膜の埋め込みに用いる際のシリコン酸化膜の形成手段はCVD法に限らず、例えばシリコン酸化膜を回転塗布により形成してもよい。
【0169】
第一の導電膜である多結晶シリコン膜512、513を埋込むための窪み及び第二の導電膜である多結晶シリコン膜522、523を埋込むための窪みは、本製造例では一括で形成しているが、各段ごとに形成してもよい。
【0170】
また、本製造例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二若しくは第三の配線層方向の島状半導体層との隣接間隔を、第四の配線層方向にそれより小さくすることにより、第四の配線層方向には分離され、第二若しくは第三の配線層方向に繋がる配線層がマスク無しで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合にはフォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
【0171】
さらに、複数のメモリセル部の上部と下部に選択ゲートを配置することでメモリセルトランジスタが過剰消去の状態すなわち、読み出し電圧が0Vであってしきい値が負の状態になり、非選択セルでもセル電流が流れる現象を防止することができる。
【0172】
図68及び図94では、第四の配線層840が島状半導体層110に対してアライメントずれが発生した場合の一例を示しているが、図69及び図95に示すように、アライメントずれなく形成することが好ましい。
【0173】
製造例2
この製造例で形成する半導体記憶装置は、半導体基板が、例えば少なくとも一つの窪みを有した柱状の島状半導体層に加工され、この島状半導体層の側面を活性領域面とし、各々の窪みの内部にトンネル酸化膜、浮遊ゲート及び制御ゲートが形成され、島状半導体層の上部と下部に選択ゲート・トランジスタが配置され、選択ゲート・トランジスタに挟まれてメモリ・トランジスタが複数個、例えば2個配置され、各々トランジスタが該島状半導体層に沿って直列に接続され、選択ゲート・トランジスタのゲート絶縁膜厚はメモリ・トランジスタのゲート絶縁膜厚より大きい。各々のメモリ・トランジスタのトンネル酸化膜及び浮遊ゲートは一括で形成される。
【0174】
このような半導体記憶装置は以下の製造方法により形成することができる。
【0175】
なお、図96及び図97、図98及び図99は、それぞれ、EEPROMのメモリセルアレイを示す平面図である図1のA−A′線及びB−B′線断面図である。
【0176】
この製造例では、図96及び図97に表されるように、島状半導体層110に形成される少なくとも一つの窪みの形状が単純な凹型ではない場合を示す。より具体的には、熱酸化法により第七の絶縁膜であるシリコン酸化膜450を形成する際に、第四の絶縁膜であるシリコン窒化膜322の端部から酸化剤が入り、第四の絶縁膜であるシリコン窒化膜322の内側の島状半導体層110の一部が酸化されることによってこのような窪みの形状が発生し得る。窪みの形状は、柱状に加工された島状半導体層110の側壁の一部の径が小さくなっていれば、特に限定されない。
【0177】
また、製造例1で説明される半導体記憶装置において、浮遊ゲートと制御ゲートとが同一の窪みに配置される場合、例えば図98及び図99に示されるような配置でもよく、窪みの内部における浮遊ゲートと制御ゲートの配置関係は限定されない。
【0178】
製造例3
この製造例で形成する半導体記憶装置は、半導体基板が、例えば少なくとも一つの窪みを有した柱状の島状半導体層に加工され、この島状半導体層の側面を活性領域面とし、各々の窪みの内部にトンネル酸化膜、浮遊ゲート及び制御ゲートが形成され、島状半導体層の上部と下部に選択ゲート・トランジスタが配置され、選択ゲート・トランジスタに挟まれてメモリ・トランジスタが複数個、例えば2個配置され、各々トランジスタが該島状半導体層に沿って直列に接続され、選択ゲート・トランジスタのゲート絶縁膜厚はメモリ・トランジスタのゲート絶縁膜厚より大きい。各々のメモリ・トランジスタのトンネル酸化膜及び浮遊ゲートは一括で形成される。
【0179】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図100及び図101は、EEPROMのメモリセルアレイを示す平面図である図1のA−A′線及びB−B′線断面図である。
【0180】
この製造例では、製造例1で説明される半導体記憶装置において、A−A′方向に連続する島状半導体層を、例えばパターニングされたマスクを用いて少なくとも不純物拡散層710を分離するまで異方性エッチングを行い、第十五の絶縁膜として、例えばシリコン酸化膜490を埋め込むことにより実現される(図100及び図101)。
【0181】
これにより製造例1と比較し、素子としての性能は劣ることが予想されるものの、同等の機能を有する半導体記憶装置が倍の素子容量で得られる。
【0182】
なお、第十五の絶縁膜はシリコン酸化膜の代わりにシリコン窒化膜でもよく、絶縁膜であれば限定されない。
【0183】
製造例4
この製造例で形成する半導体記憶装置は、半導体基板が、例えば少なくとも一つの窪みを有した柱状の島状半導体層に加工され、この島状半導体層の側面を活性領域面とし、各々の窪みの内部に電荷蓄積層として積層絶縁膜及び制御ゲートが形成され、島状半導体層の上部と下部に選択ゲート・トランジスタが配置され、選択ゲート・トランジスタに挟まれてメモリ・トランジスタが複数個、例えば2個配置され、各々トランジスタが該島状半導体層に沿って直列に接続されてなる。各々のメモリ・トランジスタの積層絶縁膜及び制御ゲートは一括で形成される。
【0184】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図102及び図103は、MNOS又はMONOSのメモリセルアレイを示す平面図である図9のA−A′及びB−B′断面図である。
【0185】
この製造例では、製造例1で説明される半導体記憶装置において、図102及び図103に示されるように第三の絶縁膜であるシリコン酸化膜420を形成する代わりに積層絶縁膜622及び623を形成し、かつ層間絶縁膜612、613を形成しないことによって実現される(図102及び図103)。
【0186】
なお、ここでいう積層絶縁膜は、例えばトンネル酸化膜とシリコン窒化膜の積層構造若しくはそのシリコン窒化膜表面にさらにシリコン酸化膜を形成した構造とし、電荷の蓄積を製造例1のような浮遊ゲートへの電子注入ではなく、積層絶縁膜へのトラップにより実現している。これにより製造例1と同様の効果が得られる。
【0187】
製造例5
この製造例で形成する半導体記憶装置は、酸化膜が挿入された半導体基板、例えばSOI基板の酸化膜上の半導体部が、例えば少なくとも一つの窪みを有した柱状の島状半導体層に加工され、この島状半導体層の側面を活性領域面とし、各々の窪みの内部にトンネル酸化膜、浮遊ゲート及び制御ゲートが形成され、島状半導体層の上部と下部に選択ゲート・トランジスタが配置され、選択ゲート・トランジスタに挟まれてメモリ・トランジスタが複数個、例えば2個配置され、各々トランジスタが島状半導体層に沿って直列に接続され、選択ゲート・トランジスタのゲート絶縁膜厚はメモリ・トランジスタのゲート絶縁膜厚より大きい。各々のメモリ・トランジスタのトンネル酸化膜及び浮遊ゲートは一括で形成される。
【0188】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図104及び図105、図106及び図107は、それぞれ、EEPROMのメモリセルアレイを示す平面図である図1のA−A′線及びB−B′線断面図である。
【0189】
この製造例によっても、製造例1と同様の効果が得られる。さらに、第一の配線層となる不純物拡散層710の接合容量が抑制若しくは除外される。
【0190】
また、基板としてSOI基板を用いることは、本発明における全ての実施例において適応できる。SOI基板を用いる際、第一の配線層である不純物拡散層710はSOI基板の酸化膜に達してもよいし(図104及び図105)、達しなくてもよい(図106及び図107)。なお、第一の配線層を分離形成するための溝は、SOI基板の酸化膜に達してもよいし、達していなくてもよいし、SOI基板の酸化膜を突き抜けるまで深く形成してもよいし、不純物拡散層710が分離されていれば限定されない。
【0191】
また、SOI基板に挿入された酸化膜は、絶縁膜であれば、シリコン窒化膜でもよい。
【0192】
製造例6
この製造例で形成する半導体記憶装置は、半導体基板が、例えば少なくとも一つの窪みを有した柱状の島状半導体層に加工され、この島状半導体層の側面を活性領域面とし、各々の窪みの内部にトンネル酸化膜、浮遊ゲート及び制御ゲートが形成され、島状半導体層にメモリ・トランジスタが複数個、例えば2個配置され、各々トランジスタが該島状半導体層に沿って直列に接続されてなる。各々のメモリ・トランジスタのトンネル酸化膜及び浮遊ゲートは一括で形成される。
【0193】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図108及び図109は、EEPROMのメモリセルアレイを示す平面図である図1のA−A′線及びB−B′線断面図である。
【0194】
この製造例では、製造例1で説明される半導体記憶装置において、島状半導体層110の側壁に形成した窪み部に第一の導電膜である多結晶シリコン膜510を第三の絶縁膜であるシリコン酸化膜420を介して埋め込み、それぞれ第一の導電膜である多結晶シリコン膜512、513を分離形成した後(図57及び図83)、そのまま島状半導体層110及び半導体基板100に対し不純物導入を行いN型不純物拡散層を形成し、以下、選択ゲート・トランジスタを形成する工程を省略すること以外は製造例1と同様に行うことにより実現される(図108及び図109)。
【0195】
この製造例では、電荷蓄積層として浮遊ゲートを用いたが、電荷蓄積層は別の形態をとってもよい。
【0196】
製造例7
この製造例で形成する半導体記憶装置は、半導体基板が、例えば少なくとも一つの窪みを有した柱状の島状半導体層に加工され、この島状半導体層の側面を活性領域面とし、各々の窪みの内部にトンネル酸化膜、浮遊ゲート及び制御ゲートが形成され、島状半導体層の上部と下部に選択ゲート・トランジスタが配置され、選択ゲート・トランジスタに挟まれてメモリ・トランジスタが複数個、例えば2個配置され、各々トランジスタが該島状半導体層に沿って直列に接続され、選択ゲート・トランジスタのゲート絶縁膜厚は、メモリ・トランジスタのゲート絶縁膜厚より大きい。各々のメモリ・トランジスタのトンネル酸化膜及び浮遊ゲートは一括で形成される。
【0197】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図110及び図111は、EEPROMのメモリセルアレイを示す平面図である図1のA−A′線及びB−B′線断面図である。
【0198】
この製造例では、製造例1で説明される半導体記憶装置において、島状半導体層110に配置される各メモリ・トランジスタ及び選択ゲート・トランジスタの素子間距離を20nm〜40nm程度に保ち、素子間拡散層721〜723を導入しないことにより実現される(図110及び図111)。
この製造例によって、製造例1と同様の効果が得られる。
【0199】
読み出しの際は、図110に示すように各々のゲート電極521、522、523、524にD1からD4に示す空乏層及び反転層が電気的に接続することにより、不純物拡散層710と725の間に電流が流れ得る経路が設定できる。この状態において、電荷蓄積層512、513の状態によりD2、D3に反転層が形成されるかどうかを選択できるようゲート521、522、523、524の印加電圧を設定しておけば、メモリセルの情報を読み出すことができる。
【0200】
また、D2、D3の分布は、図112に示すように完全空乏型になる方が望ましく、この場合メモリセルにおけるバックバイアス効果の抑制が期待され素子性能のばらつき低減等の効果が得られる。
【0201】
不純物導入量の調整若しくは熱処理の調整により不純物拡散層710〜724の拡散が抑制でき、島状半導体層110の高さ方向の距離を短く設定することができ、コストの削減及びプロセスのばらつき抑制に貢献する。
【0202】
製造例8
この製造例では、第一の配線層の方向と第四の配線層の方向が平行である構造を得るための具体的な製造例を説明する。なお、図113及び図114は、EEPROMのメモリセルアレイを示す平面図である図1のA−A′線及びB−B′線断面図である。
【0203】
この製造例では、製造例1で説明される半導体記憶装置において、A−A′線方向に連続する第一の配線を、例えばパターニングされたレジストを用いて異方性エッチングを行い、第八の絶縁膜として、例えばシリコン酸化膜460を埋め込むことで分離し、一方、B−B′線方向には第一の配線を分離しないよう、第二の導電膜である多結晶シリコン膜521をサイドウォール状に形成した後に行われる、自己整合による不純物拡散層710の分離工程を省略する。
【0204】
これにより、第一の配線層と第四の配線層が平行である第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する(図113及び図114)。
【0205】
製造例9
この製造例では、第一の配線層がメモリアレイに対し電気的に共通である構造を得るための具体的な製造例を説明する。なお、図115及び図116は、EEPROMのメモリセルアレイを示す平面図である図1のA−A′線及びB−B′線断面図である。
【0206】
この製造例では、製造例1の半導体記憶装置において、半導体基板100に第二の溝部220を形成せず、製造例1からこれに関わる工程を省略することにより、少なくともアレイ内の第一の配線層が分割されずに共通となる、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する(図115及び図116)。
【0207】
製造例10
この製造例では、メモリ・トランジスタ及び選択ゲート・トランジスタのゲートの垂直な方向の長さが異なる場合の具体的な製造例を説明する。なお、図117及び図118、図119及び図120は、それぞれ、EEPROMのメモリセルアレイを示す平面図である図1のA−A′線及びB−B′線断面図である。
【0208】
メモリセルのゲート若しくは選択ゲートとなる第一の導電膜である多結晶シリコン膜511〜514の半導体基板100に対して垂直な方向の長さは図117及び図118に示すように第一の導電膜である多結晶シリコン膜512、513のメモリセルのゲート長が異なっても、図119及び図120に示すように第二の導電膜である多結晶シリコン膜521、524の選択ゲート長が異なっても、第二の導電膜である多結晶シリコン膜521〜524の垂直な方向の長さが同じ長さでなくてもよい。むしろ、島状半導体層110において直列に接続されてなるメモリセルを読み出す際の、基板からのバックバイアス効果によるしきい値低下を考慮して、各々のトランジスタのゲート長を変化させることで対応する方が望ましい。この際、階層毎にゲート長である第一及び第二の導電膜の高さが制御できるため、各メモリセルの制御を容易に行うことができる。
【0209】
製造例11
この製造例では、島状半導体層110が不純物拡散層710により電気的にフローティング状態になる場合の具体的な製造例を説明する。なお、図121及び図122、図123及び図124は、それぞれ、EEPROMのメモリセルアレイを示す平面図である図1のA−A′線及びB−B′線断面図である。
【0210】
この製造例では、製造例1で説明される半導体記憶装置において、不純物拡散層710、721〜723の配置を変更することにより実現される。つまり、図121及び図122に示されるように、半導体基板100と島状半導体層110とが電気的に接続されないように不純物拡散層710を配置してもよいし、さらに、図123及び図124に示されるように、島状半導体層110に配置される各々のメモリセル及び選択ゲート・トランジスタの活性領域も電気的に絶縁されるよう、不純物拡散層721〜723を配置してもよい。読み出し時若しくは消去時、書込み時に与える電位により広がる空乏層で同等の効果が得られるよう不純物拡散層710、721〜723を配置してもよい。
【0211】
この製造例によって製造例1と同様の効果が得られ、さらに各メモリセルの活性領域を基板に対してフローティング状態となるように不純物拡散層を配置したことで基板からのバックバイアス効果がなくなり、読み出し時における各メモリセルのしきい値の低下によるメモリセルの特性のばらつきが抑制される。また、各メモリセル及び選択ゲート・トランジスタは完全空乏型になることが望ましい。
【0212】
製造例12
この製造例では、島状半導体層110の底部の形状が単純な円柱状でない場合の具体的な製造例を説明する。なお、図125及び図126、図127及び図128は、それぞれ、EEPROMのメモリセルアレイを示す平面図である図1のA−A′線及びB−B′線断面図である。
【0213】
格子縞状の第一の溝部210の底部形状は、図125及び図126に示すように、部分的若しくは全体が丸みを帯びた傾斜構造を呈してもよい。
【0214】
また、第二の導電膜となる多結晶シリコン膜521の下端部が第一の溝部210の底部の傾斜部に差しかかっても、差しかからなくてもよい。
【0215】
同様に、格子縞状の第一の溝部210の底部形状は、図127及び図128に示すような傾斜構造を呈してもよく、第二の導電膜となる多結晶シリコン膜521の下端部が第一の溝部210の底部の傾斜部に差しかかっても、差しかからなくてもよい。
【0216】
製造例13
この製造例では、島状半導体層110の形状が単純な円柱状でない場合の具体的な製造例を説明する。なお、図129及び図130、図131及び図132は、それぞれ、EEPROMのメモリセルアレイを示す平面図である図1のA−A′線及びB−B′線断面図である。
【0217】
反応性イオンエッチングにより第一の溝部210を形成する際、図129及び図130に示すように島状半導体層110の上端部と下端部の水平方向の位置がずれてもよく、図131及び図132に示すように島状半導体層110の上端部と下端部の外形が異なっていてもよい。例えば、上面からの図1のように島状半導体層110が円形を呈している場合は、図129及び図130では斜め円柱を呈しており、図131及び図132では円錐形を呈している。
【0218】
なお、半導体基板100に対して垂直な方向に直列にメモリセルを配置できる構造であれば、島状半導体層110の形状は特に限定されない。
【0219】
製造例14
この製造例で形成する半導体記憶装置は、柱状の島状半導体層の側面に少なくとも一つ形成された窪みの領域が、複層からなる積層膜によって事前に画定され、フォトレジストマスクにより開口されたホール状溝に選択エピタキシャルシリコン成長により柱状に形成されてなる。この島状半導体層の側面を活性領域面とし、各々の窪みの内部にトンネル酸化膜、浮遊ゲート及び制御ゲートが形成され、島状半導体層の上部と下部に選択ゲート・トランジスタが配置され、選択ゲート・トランジスタに挟まれてメモリ・トランジスタが複数個、例えば2個配置され、各々トランジスタを該島状半導体層に沿って直列に接続され、選択ゲート・トランジスタのゲート絶縁膜厚はメモリ・トランジスタのゲート絶縁膜厚より大きい。各々のメモリ・トランジスタのトンネル酸化膜及び浮遊ゲートは一括で形成される。
【0220】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図133〜図141及び図142〜図150は、それぞれ、EEPROMのメモリセルアレイを示す平面図である図1のA−A′線及びB−B′線断面図である。
【0221】
この製造例では、p型シリコン基板100の表面に、例えばCVD法により第五の絶縁膜として、例えばシリコン酸化膜431を50〜500nm堆積し、続いて第四の絶縁膜として、例えばシリコン窒化膜321を10nm〜100nm堆積、第五の絶縁膜として、例えばシリコン酸化膜432を50〜500nm堆積、第四の絶縁膜として、例えばシリコン窒化膜322を10nm〜100nm堆積、第五の絶縁膜として、例えばシリコン酸化膜433を50〜500nm堆積、第四の絶縁膜として、例えばシリコン窒化膜323を100nm〜5000nm堆積する。
【0222】
なお、第五の絶縁膜であるシリコン酸化膜432、433の堆積膜厚はメモリセルの浮遊ゲート高さになるよう設定する。
【0223】
続いて、公知のフォトリソグラフィ技術によりパターンニングされたレジストR2をマスクとして用いて(図133及び図142)、例えば反応性イオンエッチングにより第四の絶縁膜であるシリコン窒化膜323及び第五の絶縁膜であるシリコン酸化膜433、第四の絶縁膜であるシリコン窒化膜322、第五の絶縁膜であるシリコン酸化膜432、第四の絶縁膜であるシリコン窒化膜321、第五の絶縁膜であるシリコン酸化膜431を順次エッチングして第三の溝部230を形成し、レジストR2を除去する(図134及び図143)。
【0224】
次いで、第十五の絶縁膜として、例えばシリコン酸化膜491を20nm〜200nm堆積し、膜厚分程度の異方性エッチングを施すことにより、第三の溝部230の内壁に第十五の絶縁膜であるシリコン酸化膜491をサイドウォール状に配置する(図135及び図144)。
【0225】
その後、第三の溝部230に第十五の絶縁膜であるシリコン酸化膜491を介して島状半導体層110を埋め込む。例えば第三の溝部230の底部に位置するp型シリコン基板100より半導体層を選択的にエピタキシャル成長させる(図136及び図145)。また、島状半導体層110を第四の絶縁膜であるシリコン窒化膜323に対して平坦化を行う。この際、等方性エッチングを用いたエッチバックでもよいし、異方性エッチングを用いたエッチバックでもよいし、CMPを用いた平坦化埋めこみでもよく、種々組み合わせてもよいし手段は問わない。
【0226】
続いて、第一の絶縁膜として、例えばシリコン窒化膜310を100nm〜1000nm程度堆積し、公知のフォトリソグラフィ技術によりパターンニングされたレジスト R3をマスクとして用いて(図137及び図146)、例えば反応性イオンエッチングにより第一の絶縁膜であるシリコン窒化膜310、第四の絶縁膜であるシリコン窒化膜323、第五の絶縁膜であるシリコン酸化膜433、第四の絶縁膜であるシリコン窒化膜322、第五の絶縁膜であるシリコン酸化膜432を順次エッチングし、第五の絶縁膜であるシリコン酸化膜432を露出させる。この際、第四の絶縁膜であるシリコン窒化膜321が露出するまで第五の絶縁膜であるシリコン酸化膜432をエッチングしてもよい。
【0227】
次いで、レジストR3を除去し(図138及び図147)、等方性エッチングによりシリコン酸化膜を全面除去し(図139及び図148)、露出した島状半導体層110に対して、例えば熱酸化法を用いることにより第七の絶縁膜として、例えばシリコン酸化膜450を形成する(図140及び図149)。
【0228】
以降は、製造例1に準じることにより第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する(図141及び図150)。
【0229】
これにより、製造例1と同様の効果が得られ、さらに、柱状に加工した島状半導体層の側面に少なくとも一つ形成する窪みの領域を、複層からなる積層膜によって精度よく設定できるため、素子性能のばらつきを低減することができる。
【0230】
製造例15
この製造例で形成する半導体記憶装置は、半導体基板が、例えば少なくとも一つの窪みを有した柱状の島状半導体層に加工され、島状半導体層の側面を活性領域面とし、各々の窪みの内部にトンネル酸化膜、浮遊ゲート及び制御ゲートが形成され、島状半導体層の上部と下部に選択ゲート・トランジスタが配置され、選択ゲート・トランジスタに挟まれてメモリ・トランジスタが複数個、例えば2個配置され、各々トランジスタを該島状半導体層に沿って直列に接続され、選択ゲート・トランジスタのゲート絶縁膜厚は、メモリ・トランジスタのゲート絶縁膜厚より大きい。各々のメモリ・トランジスタのトンネル酸化膜及び浮遊ゲートは一括で形成され、各々のメモリ・トランジスタの活性領域に電位を伝達すべく各々のトランジスタの間に伝達ゲートが配置されてなる。
【0231】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図151及び図152は、EEPROMのメモリセルアレイを示す平面図である図1のA−A′線及びB−B′線断面図である。
【0232】
この製造例では、不純物拡散層721〜723を導入せず、第二の導電膜である多結晶シリコン膜521、522、523、524を形成させた後、第三の導電膜として、例えば多結晶シリコン膜530によるゲート電極の形成を行う工程が追加されたこと以外は製造例1と同様に行うことにより実現される(図151及び図152)。
【0233】
読み出しの際は、図151に示すように、各々のゲート電極521、522、523、524、530にD1からD7に示す空乏層及び反転層が電気的に接続することにより、不純物拡散層710と725の間に電流が流れ得る経路が設定できる。この状態において、電荷蓄積層512、513の状態によりD2、D3に反転層が形成されるかどうかを選択できるようゲート電極521、522、523、524、530の印加電圧を設定しておけば、メモリセルの情報を読み出すことができる。
【0234】
またD2、D3の分布は、図153に示すように、完全空乏型になる方が望ましく、この場合メモリセルにおけるバックバイアス効果の抑制が期待され素子性能のばらつき低減等の効果が得られる。
【0235】
この製造例によっても、製造例1と同様の効果が得られる。また製造工程が削減され、島状半導体層110の必要な高さを低くすることができ、プロセスばらつきを抑制することができる。
【0236】
なお、第三の導電膜である多結晶シリコン膜530の上端、下端の位置は図152に示されるような位置でもよく、上端は少なくとも第二の導電膜である多結晶シリコン膜524の下端より上に、上端は少なくとも第二の導電膜である多結晶シリコン膜521の上端より下に位置しておけばよい。
【0237】
製造例16
第八の絶縁膜であるシリコン酸化膜461〜465の埋め込みが完全でない場合の具体的な製造例を説明する。なお、図154及び図155、図156及び図157は、それぞれ、EEPROMのメモリセルアレイを示す平面図である図1のA−A′線及びB−B′線断面図である。
【0238】
製造例1で説明される半導体記憶装置においては、第二の溝部220の形成は第二の導電膜である多結晶シリコン膜521をマスクにし、反応性イオンエッチングにより自己整合で形成したが、マスクにする部位は第二の導電膜である多結晶シリコン膜522でも、第二の導電膜である多結晶シリコン膜523でも、第二の導電膜である多結晶シリコン膜524でもよい。また、公知のフォトリソグラフィ技術によりパターンニングされたレジストを用いて分離形成してもよい。
【0239】
なお、一例として、第二の溝部220の形成を第二の導電膜である多結晶シリコン膜524をマスクにし、自己整合で分離形成する場合、形成された第二の溝部220に第八の絶縁膜であるシリコン酸化膜465を埋め込む際に完全に埋め込むことができず、図154及び155に示されるように中空が形成されることになっても、中空がエアギャップとして各制御ゲート線、選択ゲート線間の絶縁が実現できるのであればよい。
【0240】
また、図156及び図157に示されるように第二の溝部220に第八の絶縁膜であるシリコン酸化膜465を埋め込む前にシリコン酸化膜を選択的に除去してもよい。
【0241】
以上のように中空を備えることで低誘電率化が実現され、寄生容量の抑制された高速なデバイス特性が期待される。
【0242】
製造例17
浮遊ゲートの外周が島状半導体層110の外周と異なる場合の具体的な製造例を説明する。なお、図158及び図159、図160及び図161は、それぞれ、EEPROMのメモリセルアレイを示す平面図である図1のA−A′線及びB−B′線断面図である。
【0243】
製造例1で説明される半導体記憶装置においては、浮遊ゲートの外周が島状半導体層110の外周と等しい場合を示しているが、浮遊ゲートの外周は島状半導体層110の外周と異なっていてもよく、また制御ゲートの外周も浮遊ゲートの外周や島状半導体層110の外周と異なっていてもよい。より具体的には製造例1において、島状半導体層110の側面に形成した窪みに第一の導電膜である多結晶シリコン膜512、513を埋設した後、第六の絶縁膜であるシリコン酸化膜440を埋め込む際、島状半導体層110の側面に形成された窪みに埋め込まれていない部分の第三の絶縁膜であるシリコン酸化膜420は除去され、図158及び図159に示すように、第三の絶縁膜であるシリコン酸化膜420の厚さ分だけ、第一の導電膜である多結晶シリコン膜512、513の外周は島状半導体層110の外周よりも大きくなる。浮遊ゲートの外周は、島状半導体層110の外周より大きくても、また小さくてもよく、大小関係は問わない。
【0244】
同様に、制御ゲートの外周も浮遊ゲートや島状半導体層110の各外周より大きくても、また小さくてもよく、大小関係は問わない。
【0245】
なお、図160及び図161に浮遊ゲートの外周が島状半導体層110の外周より大きく、かつ選択ゲートの外周が浮遊ゲートの外周より大きい場合の半導体記憶装置完成図を示す。
【0246】
製造例18
製造例1で説明される半導体記憶装置において、第六の絶縁膜であるシリコン酸化膜441〜442を用いる代わりにレジストを用いる場合の具体的な製造例を説明する。なお、図162〜図166及び図167〜図171は、それぞれ、EEPROMのメモリセルアレイを示す平面図である図1のA−A′線及びB−B′線断面図である。
【0247】
製造例1で説明される半導体記憶装置においては、島状半導体層110の側壁に第四の絶縁膜であるシリコン窒化膜321〜323を形成する際、第六の絶縁膜であるシリコン酸化膜441〜442を埋め込み、それをマスクとして用いることにより行われていたが、第六の絶縁膜であるシリコン酸化膜441〜442を用いる代わりにレジストを用いてもよい。
【0248】
以下、より具体的な一例を示す。
製造例1において第五の絶縁膜であるシリコン酸化膜321を堆積し、さらに第四の絶縁膜であるシリコン酸化膜441を堆積し、例えばレジストR4を500〜25000nm程度塗布し(図162及び図167)、所望の深さまで感光するよう、例えば光light1を照射して露光を行う(図163及び図168)。なお、所望の深さまで感光させる工程を露光時間によって制御してもよいし、露光量によって制御してもよいし、あるいは露光時間と露光量を併用して制御を行ってもよいし、露光後の現像工程を含めて制御方法は限定されない。
【0249】
続いて、公知の技術により現像を行い、レジストR4の感光した領域であるレジストR5を選択的に除去し、レジストR4の埋込みを行う(図164及び図169)。
【0250】
このような露光により、レジストエッチバックを制御よく行うことが可能となり、デバイスの性能のばらつきが抑制される効果が期待されるが、露光ではなく、例えばアッシングによりレジストR4のエッチバックを行ってもよい。あるいはエッチバックを行わず、レジスト塗布の時点で所望の深さになるような埋込みを行ってもよく、この場合レジストは粘性の低いものを用いることが望ましい。またこれらの手法を種々組み合わせて用いてもよい。
【0251】
また、レジストR4の塗布表面は親水性にすることが望ましく、例えばシリコン酸化膜上に塗布することが望ましい。
【0252】
その後、レジストR4をマスクにして、例えば等方性エッチングにより第四の絶縁膜であるシリコン窒化膜321の露出部を除去する(図165及び図170)。
【0253】
レジストR4を除去した後、製造例1と同様に行うことにより、半導体記憶装置が実現される(166及び図171)。
【0254】
このように、第六の絶縁膜であるシリコン酸化膜441〜442を用いる代わりにレジストを用いることで、トンネル酸化膜等に与える熱履歴は低減し、またリワークが容易に行えるようになる。
【0255】
製造例19
製造例1で説明される半導体記憶装置において、p型シリコン基板100を公知のフォトリソグラフィ技術によりパターンニングされたレジスト R1を用いて島状半導体層110を加工形成する際、レジストR1のパターンニング時に画定される島状半導体層110の径をさらに増加させて加工形成する場合の具体的な製造例を説明する。なお、図172〜図174及び図175〜図177は、それぞれ、EEPROMのメモリセルアレイを示す平面図である図1のA−A′線及びB−B′線断面図である。
【0256】
製造例1で説明される半導体記憶装置においては、メモリセルアレイにおける島状半導体層間のスペースはメモリセルが島状半導体層110の内部に備えられることにより余裕ができるため、島状半導体層110の配置間隔を変更することなく島状半導体層110の径を大きく形成してもよい。
【0257】
しかし、例えば最小加工寸法で島状半導体層110の径及び島状半導体層間のスペースを形成するような場合においては、島状半導体層間のスペースを最小加工寸法未満で形成することはできない。したがって島状半導体層110の径のみを増加させることになり、島状半導体層110の配置間隔は増加し、素子容量が減少する不具合が生じる。
【0258】
この製造例では、島状半導体層110の配置間隔を増加させることなく島状半導体層110の径を増加させる具体的な製造例を以下に示す。
【0259】
製造例1において、例えばp型シリコン基板100の表面にマスク層となる第一の絶縁膜として、例えばシリコン窒化膜310を200〜2000nm堆積し、公知のフォトリソグラフィ技術によりパターンニングされたレジストR1をマスクとして用いて、反応性イオンエッチングにより第一の絶縁膜であるシリコン窒化膜310をエッチングした後、第一の絶縁膜として、例えばシリコン窒化膜311を50〜500nm堆積し、膜厚分程度の異方性エッチングを施すことにより、第一の絶縁膜であるシリコン窒化膜310の側壁に第一の絶縁膜であるシリコン窒化膜311をサイドウォール状に配置する(図172及び図175)。
【0260】
そして、第一の絶縁膜であるシリコン窒化膜310及び第一の絶縁膜であるシリコン窒化膜311をマスクに用いて、反応性イオンエッチングにより半導体基板であるp型シリコン基板100を2000〜20000nmエッチングして、格子縞状の第一の溝部210を形成することで、レジストR1のパターンニング時に画定される島状半導体層110の径をさらに増加させて加工形成することが実現する(図173及び図176)。
【0261】
以降の工程は、製造例1に準じることにより第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する(図174及び図177)。
【0262】
これにより製造例1と同様の効果が得られ、さらに島状半導体層110の径が増加することで島状半導体層110の上端及び底部の抵抗、すなわちソース及びドレインの抵抗は低下し、ドライブ電流は増加しセル特性は向上する。また、ソース抵抗が低下することでバックバイアス低減も期待される。島状半導体層110の加工において開口率が減少するためトレンチエッチング時の加工が容易となり、さらにそのエッチング時に用いる反応ガスも少なくでき、製造コストを低減することが可能となる利点を有する。
【0263】
【発明の効果】
本発明の半導体記憶装置によれば、メモリ・トランジスタを島状半導体層に形成することにより、メモリ・トランジスタの大容量化が可能となり、ビット当りのセル面積が縮小し、チップの縮小化及び低コスト化が図れる。特に、メモリ・トランジスタを備える島状半導体層が、最小加工寸法の直径(長さ)となるように形成され、互いの半導体基板柱とのスペース幅の最短距離を最小加工寸法で構成した場合には、島状半導体層当りのメモリ・トランジスタの段数が2段であれば、従来の2倍の容量が得られる。よって、島状半導体層当りのメモリ・トランジスタ段数倍の大容量化が実現する。また、デバイス性能を決定する方向である垂直方向は最小加工寸法に依存せず、デバイスの性能を維持できる。
【0264】
また、本発明の半導体記憶装置によれば、メモリセルの特性ばらつきが抑制され、デバイスの性能のばらつきが抑制され、制御が容易となり、低コスト化が実現する。つまり、電荷蓄積層が島状半導体層内に内蔵されることにより、メモリセルアレイにおける島状半導体層間のスペースに余裕ができるため、半導体基板円柱を加工するためのハードマスクを、例えばサイドウォールとなる絶縁膜をマスクの側壁に形成しトレンチエッチングすることで、最小加工寸法においても柱状に加工された半導体基板円柱の各配置間隔を変更することなく半導体基板円柱の径を大きく形成することが可能となる。その際半導体基板円柱の上端及び底部の抵抗、すなわちソース及びドレインの抵抗は低下し、ドライブ電流は増加しセル特性は向上する。またソース抵抗が低下することでバックバイアス低減も期待される。
【0265】
また、半導体基板円柱の加工において開口率が減少するため、トレンチエッチング時の加工が容易となる。さらに、半導体基板円柱の径を大きくする代わりに、最小加工寸法において半導体基板円柱の配置間隔を低減することが可能であれば、さらなる大容量化が実現し、ビット当りのセル面積が縮小され、チップの縮小化及び低コスト化が図れる。
【0266】
さらに、電荷蓄積層を半導体基板円柱に内蔵する場合、周辺回路のトランジスタも同様の構造で内臓することができるとともに、そのトランジスタを、選択ゲート・トランジスタのゲート電極を形成する際に同時に形成することができ、整合性の取れた集積回路が実現される。また、メモリセル部は多結晶シリコンにより埋め込まれているため、選択ゲート・トランジスタのチャネル部のみにチャネルイオン注入を行うことが容易となる。
【0267】
また、各メモリセルの活性領域を基板に対してフローティング状態となるように不純物拡散層を形成することで基板からのバックバイアス効果が無くなり、読み出し時における各メモリセルの閾値の低下によるメモリセルの特性のばらつきが発生しなくなり、ビットラインとソースライン間に直列に接続するセルの数を多くでき大容量化が可能となる。
【0268】
さらに、半導体基板円柱の側面に形成する窪みの内部に電荷蓄積層をトンネル酸化膜を介して埋め込み、柱状に加工した側面に沿って、例えば異方性エッチングを行うことで、浮遊ゲートの加工が一括で行える。つまり、トンネル酸化膜及び電荷蓄積層は各々のメモリセルに対して同質のものが得られる。
【0269】
また、電荷蓄積層の側面に形成する窪みの内部に制御ゲート電極となる多結晶シリコン膜を層間絶縁膜を介して埋め込み、柱状に加工した島状半導体層側面に沿って、例えば異方性エッチングを行うことで、制御ゲートの加工が一括で行える。つまり、層間絶縁膜及び制御ゲートは各々のメモリセルに対して同質のものが得られる。
【0270】
しかも、半導体基板を少なくとも一つの窪みを有した柱状に加工するため、絶縁膜によるマスクを半導体基板円柱の側面に形成し、窪みを形成する箇所のみを開口させ、該開口部に対し熱酸化を行い、あるいは等方性エッチングと熱酸化と併用し、基板表面のダメージや欠陥及び凹凸を取り除くことで、良好な活性領域面として用いることができる。特に、円形のパターンを用いて窪みを囲う場合には、活性領域面に局所的な電界集中の発生が回避でき、電気的制御が容易に行える。さらに、柱状の半導体基板にトランジスタのゲート電極を取り囲むように配置することで駆動電流の向上及びS値の増大が実現する。これら駆動電流向上及びS値増大の効果は、窪みを形成する際の熱酸化膜厚あるいは等方性エッチング量と熱酸化膜厚とで制御される、メモリセルの活性領域部における柱直径低減による電界集中効果の増加及びメモリセルの活性領域が半導体基板円柱の高さ方向に湾曲することによる3次元的な電界集中効果によって一層増加し、書込み時においてより高速なデバイス特性が実現する。
【0271】
メモリセルの活性領域が湾曲することによってメモリセルを形成する単位高さ当りの活性領域が長く形成でき、その分、半導体基板円柱に沿ったゲート長さ、つまりゲート下端から上端までの高低差が小さく設定でき、半導体基板円柱の高さは低減する。これにより半導体基板円柱の異方性エッチングによる形成が容易になり、また、エッチングに用いる反応ガスが少なくなり、製造コストが低減する。さらに、メモリセルの活性領域が湾曲することによって不純物拡散層の端部がメモリセルの活性領域面よりゲート電極側に位置するため、パンチスルーによる電流の経路が活性領域表面に沿い、ゲート電極電圧による制御が容易となりパンチスルー耐圧が向上する。
【図面の簡単な説明】
【図1】 本発明の半導体記憶装置において電荷蓄積層として浮遊ゲートを有するEEPROMのメモリセルアレイを示す平面図である。
【図2】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図3】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図4】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図5】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図6】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図7】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図8】 電荷蓄積層として浮遊ゲートを有するEEPROMの別のメモリセルアレイを示す平面図である。
【図9】 電荷蓄積層として積層絶縁膜を有するMONOS構造のメモリセルアレイを示す平面図である。
【図10】 本発明の半導体記憶装置において電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図1におけるA−A′断面図に対応する断面図である。
【図11】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図1におけるB−B′断面図に対応する断面図である。
【図12】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図1におけるA−A′断面図に対応する断面図である。
【図13】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図1におけるB−B′断面図に対応する断面図である。
【図14】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図1におけるA−A′断面図に対応する断面図である。
【図15】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図1におけるB−B′断面図に対応する断面図である。
【図16】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図1におけるA−A′断面図に対応する断面図である。
【図17】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図1におけるB−B′断面図に対応する断面図である。
【図18】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図1におけるA−A′断面図に対応する断面図である。
【図19】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図1におけるB−B′断面図に対応する断面図である。
【図20】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図1におけるA−A′断面図に対応する断面図である。
【図21】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図1におけるB−B′断面図に対応する断面図である。
【図22】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図1におけるA−A′断面図に対応する断面図である。
【図23】 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図1におけるB−B′断面図に対応する断面図である。
【図24】 電荷蓄積層として積層絶縁膜を有する半導体記憶装置の図9におけるA−A′断面図に対応する断面図である。
【図25】 電荷蓄積層として積層絶縁膜を有する半導体記憶装置の図9におけるB−B′断面図に対応する断面図である。
【図26】 電荷蓄積層として積層絶縁膜を有する半導体記憶装置の図9におけるA−A′断面図に対応する断面図である。
【図27】 電荷蓄積層として積層絶縁膜を有する半導体記憶装置の図9におけるB−B′断面図に対応する断面図である。
【図28】 電荷蓄積層として積層絶縁膜を有する半導体記憶装置の図9におけるA−A′断面図に対応する断面図である。
【図29】 電荷蓄積層として積層絶縁膜を有する半導体記憶装置の図9におけるB−B′断面図に対応する断面図である。
【図30】 本発明の半導体記憶装置の等価回路図である。
【図31】 本発明の半導体記憶装置の等価回路図である。
【図32】 本発明の半導体記憶装置の等価回路図である。
【図33】 本発明の半導体記憶装置の等価回路図である。
【図34】 本発明の半導体記憶装置の等価回路図である。
【図35】 本発明の半導体記憶装置の等価回路図である。
【図36】 本発明の半導体記憶装置の等価回路図である。
【図37】 本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図38】 本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図39】 本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図40】 本発明の半導体記憶装置の別の読み出し時のタイミングチャートの一例を示す図である。
【図41】 本発明の半導体記憶装置の別の書き込み時のタイミングチャートの一例を示す図である。
【図42】 本発明の半導体記憶装置の別の消去時のタイミングチャートの一例を示す図である。
【図43】 本発明の半導体記憶装置のさらに別の書き込み時のタイミングチャートの一例を示す図である。
【図44】 本発明の半導体記憶装置の製造例1を示す断面(図1のA−A’線)工程図である。
【図45】 本発明の半導体記憶装置の製造例1を示す断面(図1のA−A’線)工程図である。
【図46】 本発明の半導体記憶装置の製造例1を示す断面(図1のA−A’線)工程図である。
【図47】 本発明の半導体記憶装置の製造例1を示す断面(図1のA−A’線)工程図である。
【図48】 本発明の半導体記憶装置の製造例1を示す断面(図1のA−A’線)工程図である。
【図49】 本発明の半導体記憶装置の製造例1を示す断面(図1のA−A’線)工程図である。
【図50】 本発明の半導体記憶装置の製造例1を示す断面(図1のA−A’線)工程図である。
【図51】 本発明の半導体記憶装置の製造例1を示す断面(図1のA−A’線)工程図である。
【図52】 本発明の半導体記憶装置の製造例1を示す断面(図1のA−A’線)工程図である。
【図53】 本発明の半導体記憶装置の製造例1を示す断面(図1のA−A’線)工程図である。
【図54】 本発明の半導体記憶装置の製造例1を示す断面(図1のA−A’線)工程図である。
【図55】 本発明の半導体記憶装置の製造例1を示す断面(図1のA−A’線)工程図である。
【図56】 本発明の半導体記憶装置の製造例1を示す断面(図1のA−A’線)工程図である。
【図57】 本発明の半導体記憶装置の製造例1を示す断面(図1のA−A’線)工程図である。
【図58】 本発明の半導体記憶装置の製造例1を示す断面(図1のA−A’線)工程図である。
【図59】 本発明の半導体記憶装置の製造例1を示す断面(図1のA−A’線)工程図である。
【図60】 本発明の半導体記憶装置の製造例1を示す断面(図1のA−A’線)工程図である。
【図61】 本発明の半導体記憶装置の製造例1を示す断面(図1のA−A’線)工程図である。
【図62】 本発明の半導体記憶装置の製造例1を示す断面(図1のA−A’線)工程図である。
【図63】 本発明の半導体記憶装置の製造例1を示す断面(図1のA−A’線)工程図である。
【図64】 本発明の半導体記憶装置の製造例1を示す断面(図1のA−A’線)工程図である。
【図65】 本発明の半導体記憶装置の製造例1を示す断面(図1のA−A’線)工程図である。
【図66】 本発明の半導体記憶装置の製造例1を示す断面(図1のA−A’線)工程図である。
【図67】 本発明の半導体記憶装置の製造例1を示す断面(図1のA−A’線)工程図である。
【図68】 本発明の半導体記憶装置の製造例1を示す断面(図1のA−A’線)工程図である。
【図69】 本発明の半導体記憶装置の製造例1を示す断面(図1のA−A’線)工程図である。
【図70】 本発明の半導体記憶装置の製造例1を示す断面(図1のB−B’線)工程図である。
【図71】 本発明の半導体記憶装置の製造例1を示す断面(図1のB−B’線)工程図である。
【図72】 本発明の半導体記憶装置の製造例1を示す断面(図1のB−B’線)工程図である。
【図73】 本発明の半導体記憶装置の製造例1を示す断面(図1のB−B’線)工程図である。
【図74】 本発明の半導体記憶装置の製造例1を示す断面(図1のB−B’線)工程図である。
【図75】 本発明の半導体記憶装置の製造例1を示す断面(図1のB−B’線)工程図である。
【図76】 本発明の半導体記憶装置の製造例1を示す断面(図1のB−B’線)工程図である。
【図77】 本発明の半導体記憶装置の製造例1を示す断面(図1のB−B’線)工程図である。
【図78】 本発明の半導体記憶装置の製造例1を示す断面(図1のB−B’線)工程図である。
【図79】 本発明の半導体記憶装置の製造例1を示す断面(図1のB−B’線)工程図である。
【図80】 本発明の半導体記憶装置の製造例1を示す断面(図1のB−B’線)工程図である。
【図81】 本発明の半導体記憶装置の製造例1を示す断面(図1のB−B’線)工程図である。
【図82】 本発明の半導体記憶装置の製造例1を示す断面(図1のB−B’線)工程図である。
【図83】 本発明の半導体記憶装置の製造例1を示す断面(図1のB−B’線)工程図である。
【図84】 本発明の半導体記憶装置の製造例1を示す断面(図1のB−B’線)工程図である。
【図85】 本発明の半導体記憶装置の製造例1を示す断面(図1のB−B’線)工程図である。
【図86】 本発明の半導体記憶装置の製造例1を示す断面(図1のB−B’線)工程図である。
【図87】 本発明の半導体記憶装置の製造例1を示す断面(図1のB−B’線)工程図である。
【図88】 本発明の半導体記憶装置の製造例1を示す断面(図1のB−B’線)工程図である。
【図89】 本発明の半導体記憶装置の製造例1を示す断面(図1のB−B’線)工程図である。
【図90】 本発明の半導体記憶装置の製造例1を示す断面(図1のB−B’線)工程図である。
【図91】 本発明の半導体記憶装置の製造例1を示す断面(図1のB−B’線)工程図である。
【図92】 本発明の半導体記憶装置の製造例1を示す断面(図1のB−B’線)工程図である。
【図93】 本発明の半導体記憶装置の製造例1を示す断面(図1のB−B’線)工程図である。
【図94】 本発明の半導体記憶装置の製造例1を示す断面(図1のB−B’線)工程図である。
【図95】 本発明の半導体記憶装置の製造例1を示す断面(図1のB−B’線)工程図である。
【図96】 本発明の半導体記憶装置の製造例2を示す断面(図1のA−A’線)工程図である。
【図97】 本発明の半導体記憶装置の製造例2を示す断面(図1のB−B’線)工程図である。
【図98】 本発明の半導体記憶装置の製造例2を示す断面(図1のA−A’線)工程図である。
【図99】 本発明の半導体記憶装置の製造例2を示す断面(図1のB−B’線)工程図である。
【図100】 本発明の半導体記憶装置の製造例3を示す断面(図1のA−A’線)工程図である。
【図101】 本発明の半導体記憶装置の製造例3を示す断面(図1のB−B’線)工程図である。
【図102】 本発明の半導体記憶装置の製造例4を示す断面(図9のA−A’線)工程図である。
【図103】 本発明の半導体記憶装置の製造例4を示す断面(図9のB−B’線)工程図である。
【図104】 本発明の半導体記憶装置の製造例5を示す断面(図1のA−A’線)工程図である。
【図105】 本発明の半導体記憶装置の製造例5を示す断面(図1のB−B’線)工程図である。
【図106】 本発明の半導体記憶装置の製造例5を示す断面(図1のA−A’線)工程図である。
【図107】 本発明の半導体記憶装置の製造例5を示す断面(図1のB−B’線)工程図である。
【図108】 本発明の半導体記憶装置の製造例6を示す断面(図1のA−A’線)工程図である。
【図109】 本発明の半導体記憶装置の製造例6を示す断面(図1のB−B’線)工程図である。
【図110】 本発明の半導体記憶装置の製造例7を示す断面(図1のA−A’線)工程図である。
【図111】 本発明の半導体記憶装置の製造例7を示す断面(図1のB−B’線)工程図である。
【図112】 図110において、空乏層の位置を説明するための図である。
【図113】 本発明の半導体記憶装置の製造例8を示す断面(図1のA−A’線)工程図である。
【図114】 本発明の半導体記憶装置の製造例8を示す断面(図1のB−B’線)工程図である。
【図115】 本発明の半導体記憶装置の製造例9を示す断面(図1のA−A’線)工程図である。
【図116】 本発明の半導体記憶装置の製造例9を示す断面(図1のB−B’線)工程図である。
【図117】 本発明の半導体記憶装置の製造例10を示す断面(図1のA−A’線)工程図である。
【図118】 本発明の半導体記憶装置の製造例10を示す断面(図1のB−B’線)工程図である。
【図119】 本発明の半導体記憶装置の製造例10を示す断面(図1のA−A’線)工程図である。
【図120】 本発明の半導体記憶装置の製造例10を示す断面(図1のB−B’線)工程図である。
【図121】 本発明の半導体記憶装置の製造例11を示す断面(図1のA−A’線)工程図である。
【図122】 本発明の半導体記憶装置の製造例11を示す断面(図1のB−B’線)工程図である。
【図123】 本発明の半導体記憶装置の製造例11を示す断面(図1のA−A’線)工程図である。
【図124】 本発明の半導体記憶装置の製造例11を示す断面(図1のB−B’線)工程図である。
【図125】 本発明の半導体記憶装置の製造例12を示す断面(図1のA−A’線)工程図である。
【図126】 本発明の半導体記憶装置の製造例12を示す断面(図1のB−B’線)工程図である。
【図127】 本発明の半導体記憶装置の製造例12を示す断面(図1のA−A’線)工程図である。
【図128】 本発明の半導体記憶装置の製造例12を示す断面(図1のB−B’線)工程図である。
【図129】 本発明の半導体記憶装置の製造例13を示す断面(図1のA−A’線)工程図である。
【図130】 本発明の半導体記憶装置の製造例13を示す断面(図1のB−B’線)工程図である。
【図131】 本発明の半導体記憶装置の製造例13を示す断面(図1のA−A’線)工程図である。
【図132】 本発明の半導体記憶装置の製造例13を示す断面(図1のB−B’線)工程図である。
【図133】 本発明の半導体記憶装置の製造例14を示す断面(図1のA−A’線)工程図である。
【図134】 本発明の半導体記憶装置の製造例14を示す断面(図1のA−A’線)工程図である。
【図135】 本発明の半導体記憶装置の製造例14を示す断面(図1のA−A’線)工程図である。
【図136】 本発明の半導体記憶装置の製造例14を示す断面(図1のA−A’線)工程図である。
【図137】 本発明の半導体記憶装置の製造例14を示す断面(図1のA−A’線)工程図である。
【図138】 本発明の半導体記憶装置の製造例14を示す断面(図1のA−A’線)工程図である。
【図139】 本発明の半導体記憶装置の製造例14を示す断面(図1のA−A’線)工程図である。
【図140】 本発明の半導体記憶装置の製造例14を示す断面(図1のA−A’線)工程図である。
【図141】 本発明の半導体記憶装置の製造例14を示す断面(図1のA−A’線)工程図である。
【図142】 本発明の半導体記憶装置の製造例14を示す断面(図1のB−B’線)工程図である。
【図143】 本発明の半導体記憶装置の製造例14を示す断面(図1のB−B’線)工程図である。
【図144】 本発明の半導体記憶装置の製造例14を示す断面(図1のB−B’線)工程図である。
【図145】 本発明の半導体記憶装置の製造例14を示す断面(図1のB−B’線)工程図である。
【図146】 本発明の半導体記憶装置の製造例14を示す断面(図1のB−B’線)工程図である。
【図147】 本発明の半導体記憶装置の製造例14を示す断面(図1のB−B’線)工程図である。
【図148】 本発明の半導体記憶装置の製造例14を示す断面(図1のB−B’線)工程図である。
【図149】 本発明の半導体記憶装置の製造例14を示す断面(図1のB−B’線)工程図である。
【図150】 本発明の半導体記憶装置の製造例14を示す断面(図1のB−B’線)工程図である。
【図151】 本発明の半導体記憶装置の製造例15を示す断面(図1のA−A’線)工程図である。
【図152】 本発明の半導体記憶装置の製造例15を示す断面(図1のB−B’線)工程図である。
【図153】 図151における空乏層を説明するための図である。
【図154】 本発明の半導体記憶装置の製造例16を示す断面(図1のA−A’線)工程図である。
【図155】 本発明の半導体記憶装置の製造例16を示す断面(図1のB−B’線)工程図である。
【図156】 本発明の半導体記憶装置の製造例16を示す断面(図1のA−A’線)工程図である。
【図157】 本発明の半導体記憶装置の製造例16を示す断面(図1のB−B’線)工程図である。
【図158】 本発明の半導体記憶装置の製造例17を示す断面(図1のA−A’線)工程図である。
【図159】 本発明の半導体記憶装置の製造例17を示す断面(図1のB−B’線)工程図である。
【図160】 本発明の半導体記憶装置の製造例17を示す断面(図1のA−A’線)工程図である。
【図161】 本発明の半導体記憶装置の製造例17を示す断面(図1のB−B’線)工程図である。
【図162】 本発明の半導体記憶装置の製造例18を示す断面(図1のA−A’線)工程図である。
【図163】 本発明の半導体記憶装置の製造例18を示す断面(図1のA−A’線)工程図である。
【図164】 本発明の半導体記憶装置の製造例18を示す断面(図1のA−A’線)工程図である。
【図165】 本発明の半導体記憶装置の製造例18を示す断面(図1のA−A’線)工程図である。
【図166】 本発明の半導体記憶装置の製造例18を示す断面(図1のA−A’線)工程図である。
【図167】 本発明の半導体記憶装置の製造例18を示す断面(図1のB−B’線)工程図である。
【図168】 本発明の半導体記憶装置の製造例18を示す断面(図1のB−B’線)工程図である。
【図169】 本発明の半導体記憶装置の製造例18を示す断面(図1のB−B’線)工程図である。
【図170】 本発明の半導体記憶装置の製造例18を示す断面(図1のB−B’線)工程図である。
【図171】 本発明の半導体記憶装置の製造例18を示す断面(図1のB−B’線)工程図である。
【図172】 本発明の半導体記憶装置の製造例19を示す断面(図1のA−A’線)工程図である。
【図173】 本発明の半導体記憶装置の製造例19を示す断面(図1のA−A’線)工程図である。
【図174】 本発明の半導体記憶装置の製造例19を示す断面(図1のA−A’線)工程図である。
【図175】 本発明の半導体記憶装置の製造例19を示す断面(図1のB−B’線)工程図である。
【図176】 本発明の半導体記憶装置の製造例19を示す断面(図1のB−B’線)工程図である。
【図177】 本発明の半導体記憶装置の製造例19を示す断面(図1のB−B’線)工程図である。
【図178】 従来のEEPROMを示す平面図である。
【図179】 図800のA−A’及びB−B’断面図である。
【図180】 従来のEEPROMの製造方法を示す工程断面図である。
【図181】 従来のEEPROMの製造方法を示す工程断面図である。
【図182】 従来のEEPROMの製造方法を示す工程断面図である。
【図183】 従来のEEPROMの製造方法を示す工程断面図である。
【図184】 従来のEEPROMの平面図及び対応する等価回路図である。
【図185】 従来のMNOS構造のメモリセルの断面図である
【図186】 従来の別のMNOS構造のメモリセルの断面図である
【図187】 一つの柱状シリコン層に複数のメモリセルを形成した半導体装置の断面図である。
【符号の説明】
100 P型半導体基板
101 P型SOI半導体基板層
110 島状半導体層
210、220、250 溝部
400、410、420、431、432、433、440、441、442、450、460、461、462、463、464、465、471、472、481、484、490 シリコン酸化膜
310、311、321、322、323 シリコン窒化膜
500、510、512、513、520、521、522、523、524、530 多結晶シリコン膜
612、613 層間絶縁膜
622、623 積層絶縁膜
710、720、721、722、723、724 不純物拡散層
810、821、824、832、833、840 配線層
910、921、932、933、924 コンタクト部
R1、R2、R3、R4、R5 レジスト
light1 光
Claims (20)
- 半導体基板と、前記半導体基板上に位置し、前記半導体基板と同じ導電型の少なくとも1つの島状半導体層と、前記島状半導体層の側壁の周囲の全部又は一部に形成された電荷蓄積層と、前記電荷蓄積層の上に形成された制御ゲートとから構成される少なくとも1つのメモリセルが形成される半導体記憶装置であって、前記電荷蓄積層の少なくとも1つが、前記島状半導体層の側壁に形成された窪みの内部に配置され、前記制御ゲートの少なくとも1つが、前記窪みの内部に配置された電荷蓄積層の側壁に形成された窪みの内部にその下部が配置されてなり、
前記メモリセルが、前記島状半導体層と前記半導体基板の境界部分又は前記島状半導体層内に形成された前記半導体基板と逆導電型の不純物拡散層により、あるいは前記島状半導体層と前記半導体基板の境界部分又は前記島状半導体層内に形成された前記半導体基板と逆導電型の不純物拡散層と前記逆導電型の不純物拡散層内に形成された前記半導体基板と同じ導電型の不純物拡散層とにより、前記半導体基板から電気的に絶縁されてなることを特徴とする半導体記憶装置。 - さらに、前記メモリセルの少なくとも一方の端部に形成され、前記メモリセルに対して直列に配置されてなる前記メモリセルを選択するためのゲート電極を有する請求項1に記載の半導体記憶装置。
- 前記制御ゲートが前記電荷蓄積層の側壁の周囲の全部又は一部に形成されるとともに、前記ゲート電極が前記島状半導体層の側壁の一部またはその周囲を取り囲むように形成されてなる請求項2に記載の半導体装置。
- 前記メモリセルが1つの前記島状半導体層に対して複数個形成され、前記複数のメモリセルの少なくとも1つが他のメモリセルから、前記島状半導体層内に形成された前記半導体基板と逆導電型の不純物拡散層により、あるいは前記島状半導体層内に形成された前記半導体基板と逆導電型の不純物拡散層と前記不純物拡散層内に形成された前記半導体基板と同じ導電型の不純物拡散層とにより、電気的に絶縁されてなる請求項1〜3のいずれか1つに記載の半導体記憶装置。
- 前記メモリセルが、前記逆導電型の不純物拡散層と、前記逆導電型の不純物拡散層と前記半導体基板又は前記島状半導体層との接合部に形成される空乏層とにより前記半導体基板から電気的に絶縁されてなる請求項1〜4のいずれか1つに記載の半導体記憶装置。
- 前記メモリセルが1つの前記島状半導体層に対して複数個形成され、前記複数のメモリセルの少なくとも1つが他のメモリセルから、前記島状半導体層内に形成された前記逆導電型の不純物拡散層と、前記逆導電型の不純物拡散層と前記島状半導体層との接合部に形成される空乏層とにより、電気的に絶縁されてなる請求項4に記載の半導体記憶装置。
- 前記島状半導体層と前記半導体基板の境界部分に形成された前記逆導電型の不純物拡散層が少なくとも1つの前記メモリセルに対する共通配線である請求項1〜6のいずれか1つに記載の半導体記憶装置。
- 前記メモリセルが1つの前記島状半導体層に対して複数個形成され、かつこれらメモリセルが直列に配列されてなる請求項1〜7のいずれか1つに記載の半導体記憶装置。
- 前記島状半導体層がマトリクス状に複数個配列され、前記島状半導体層に、前記メモリセルの電荷蓄積状態を読み出すための配線が形成され、かつ複数の前記制御ゲートが、一方向に連続的に配置されて制御ゲート線を構成し、前記制御ゲート線と交差する方向の複数の前記配線が接続されてビット線を構成する請求項1〜8のいずれか1つに記載の半導体記憶装置。
- 前記ゲート電極に対向する前記島状半導体層が、前記半導体基板又は前記メモリセルから、前記島状半導体層と前記半導体基板の境界部分又は前記島状半導体層に形成された前記半導体基板と逆導電型の不純物拡散層により電気的に絶縁されてなる請求項2〜9のいずれか1つに記載の半導体記憶装置。
- 前記メモリセルが1つの前記島状半導体層に対して複数個形成され、前記メモリセル同士のチャネル層が電気的に接続するように、前記電荷蓄積層に対し自己整合で前記島状半導体層の側壁の周囲の一部又は全部に、前記半導体基板と逆導電型の不純物拡散層が、あるいは前記半導体基板と逆導電型の不純物拡散層と前記不純物拡散層内に形成された前記半導体基板と同じ導電型の不純物拡散層が形成されてなる請求項1〜9のいずれか1つに記載の半導体記憶装置。
- 前記ゲート電極に対向する前記島状半導体層に配置するチャネル層と前記メモリセルのチャネル層とが電気的に接続するように、前記電荷蓄積層及び前記ゲート電極に対し自己整合で前記島状半導体層の側壁の周囲の一部又は全部に、前記半導体基板と逆導電型の不純物拡散層が、あるいは前記半導体基板と逆導電型の不純物拡散層と前記不純物拡散層内に形成された前記半導体基板と同じ導電型の不純物拡散層とが形成されてなる請求項2〜11のいずれか1つに記載の半導体記憶装置。
- 前記メモリセルが1つの前記島状半導体層に対して複数個形成され、前記メモリセル同士のチャネル層が電気的に接続するように、前記制御ゲート同士が近接して配置されてなる請求項1〜9のいずれか1つに記載の半導体記憶装置。
- 前記ゲート電極に対向する前記島状半導体層に配置するチャネル層と前記メモリセルのチャネル層とが電気的に接続するように、前記制御ゲートと前記ゲート電極とが近接して配置されてなる請求項2〜9のいずれか1つに記載の半導体記憶装置。
- 前記メモリセルが1つの前記島状半導体層に対して複数個形成され、前記制御ゲート間に、さらに、前記メモリセル同士のチャネル層を電気的に接続するための電位を前記島状半導体層に対して印加する電極を有する請求項1〜9のいずれか1つに記載の半導体記憶装置。
- 前記制御ゲートと前記ゲート電極との間に、さらに、前記ゲート電極に対向する前記島状半導体層内に配置するチャネル層と前記メモリセルのチャネル層とを電気的に接続するための電位を前記島状半導体層に対して印加する電極を有する請求項2〜9のいずれか1つに記載の半導体記憶装置。
- 前記制御ゲートと前記ゲート電極とが同じ材料を含む請求項2〜9のいずれか1つに記載の半導体記憶装置。
- 前記電荷蓄積層と前記ゲート電極とが同じ材料を含む請求項2〜9のいずれか1つに記載の半導体記憶装置。
- 前記島状半導体層が、マトリクス状に複数個配列され、前記島状半導体層の一方向の幅が、同方向に隣接する前記島状半導体層間の距離よりも大きい請求項1〜18のいずれか1つに記載の半導体記憶装置。
- 前記島状半導体層が、マトリクス状に複数個配列され、一方向における前記島状半導体層間の距離が、異なる方向における前記島状半導体層間の距離よりも小さい請求項1〜19のいずれか1つに記載の半導体記憶装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001190416A JP3957482B2 (ja) | 2001-06-22 | 2001-06-22 | 半導体記憶装置 |
US10/174,903 US6933556B2 (en) | 2001-06-22 | 2002-06-20 | Semiconductor memory with gate at least partially located in recess defined in vertically oriented semiconductor layer |
EP02254308A EP1271652A3 (en) | 2001-06-22 | 2002-06-20 | A semiconductor memory and its production process |
TW91113561A TW575958B (en) | 2001-06-22 | 2002-06-21 | A semiconductor memory and its production process |
KR10-2002-0035083A KR100482258B1 (ko) | 2001-06-22 | 2002-06-21 | 반도체기억장치 및 그 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001190416A JP3957482B2 (ja) | 2001-06-22 | 2001-06-22 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003068886A JP2003068886A (ja) | 2003-03-07 |
JP3957482B2 true JP3957482B2 (ja) | 2007-08-15 |
Family
ID=19029187
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001190416A Expired - Fee Related JP3957482B2 (ja) | 2001-06-22 | 2001-06-22 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3957482B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9287288B2 (en) | 2014-02-06 | 2016-03-15 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3566944B2 (ja) * | 2001-06-23 | 2004-09-15 | 富士雄 舛岡 | 半導体記憶装置及びその製造方法 |
KR100715228B1 (ko) * | 2005-06-18 | 2007-05-04 | 삼성전자주식회사 | 곡면 구조를 갖는 소노스 메모리 소자 및 그 제조방법 |
US7851848B2 (en) * | 2006-11-01 | 2010-12-14 | Macronix International Co., Ltd. | Cylindrical channel charge trapping devices with effectively high coupling ratios |
JP2009094236A (ja) | 2007-10-05 | 2009-04-30 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2009094237A (ja) * | 2007-10-05 | 2009-04-30 | Toshiba Corp | 不揮発性半導体記憶装置 |
US7906818B2 (en) * | 2008-03-13 | 2011-03-15 | Micron Technology, Inc. | Memory array with a pair of memory-cell strings to a single conductive pillar |
JP2010080561A (ja) | 2008-09-25 | 2010-04-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP5085688B2 (ja) | 2010-06-10 | 2012-11-28 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 不揮発性半導体メモリトランジスタ、不揮発性半導体メモリ、および、不揮発性半導体メモリの製造方法 |
JP5209674B2 (ja) * | 2010-07-27 | 2013-06-12 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 不揮発性半導体メモリトランジスタ、および、不揮発性半導体メモリの製造方法 |
JP5209677B2 (ja) | 2010-07-29 | 2013-06-12 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 不揮発性半導体メモリトランジスタ、および、不揮発性半導体メモリの製造方法 |
JP5715036B2 (ja) * | 2011-12-09 | 2015-05-07 | 猛英 白土 | 半導体装置及びその製造方法 |
-
2001
- 2001-06-22 JP JP2001190416A patent/JP3957482B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9287288B2 (en) | 2014-02-06 | 2016-03-15 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
Also Published As
Publication number | Publication date |
---|---|
JP2003068886A (ja) | 2003-03-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100482258B1 (ko) | 반도체기억장치 및 그 제조방법 | |
JP3963664B2 (ja) | 半導体記憶装置及びその製造方法 | |
US7135726B2 (en) | Semiconductor memory and its production process | |
US6727544B2 (en) | Semiconductor memory including cell(s) with both charge storage layer(s) and control gate laterally surrounding island-like semiconductor layer | |
JP3566944B2 (ja) | 半導体記憶装置及びその製造方法 | |
US10622443B2 (en) | Semiconductor device with different material layers in element separation portion trench and method for manufacturing semiconductor device | |
JPH0479369A (ja) | 不揮発性半導体記憶装置 | |
JP3459240B2 (ja) | 半導体記憶装置 | |
US7061038B2 (en) | Semiconductor memory device and its production process | |
JP3957482B2 (ja) | 半導体記憶装置 | |
US8710573B2 (en) | Nonvolatile semiconductor memory device and method for manufacturing the same | |
JP4053232B2 (ja) | 半導体集積回路装置およびその製造方法 | |
JP2005085938A (ja) | メモリセルユニット、不揮発性半導体装置およびそれを備えてなる液晶表示装置 | |
JP3957481B2 (ja) | 半導体記憶装置 | |
JP3963678B2 (ja) | 半導体記憶装置の製造方法 | |
JP3963677B2 (ja) | 半導体記憶装置の製造方法 | |
JP3933424B2 (ja) | 半導体記憶装置 | |
JP3933412B2 (ja) | 半導体記憶装置及びその製造方法 | |
JP2003078051A (ja) | 不揮発性半導体記憶装置 | |
JP2009099997A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061205 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070201 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070306 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070329 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070424 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070508 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3957482 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110518 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110518 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120518 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120518 Year of fee payment: 5 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120518 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120518 Year of fee payment: 5 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120518 Year of fee payment: 5 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120518 Year of fee payment: 5 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120518 Year of fee payment: 5 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120518 Year of fee payment: 5 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120518 Year of fee payment: 5 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120518 Year of fee payment: 5 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120518 Year of fee payment: 5 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120518 Year of fee payment: 5 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120518 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130518 Year of fee payment: 6 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |