JP3459240B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置及
びその製造方法に関し、より詳細には、電荷蓄積層と制
御ゲートを備えるメモリトランジスタを用いた半導体記
憶装置に関する。

【０００２】

【従来技術】ＥＥＰＲＯＭのメモリセルとして、ゲート
部に電荷蓄積層と制御ゲートをもち、トンネル電流を利
用して電荷蓄積層への電荷の注入、電荷蓄積層からの電
荷の放出を行うＭＯＳトランジスタ構造のものが知られ
ている。このメモリセルでは、電荷蓄積層の電荷蓄積状
態の相違によるしきい値電圧の相違をデータ“０”、
“１”として記憶する。

【０００３】例えば、電荷蓄積層として浮遊ゲートを用
いたｎチャネルのメモリセルの場合、浮遊ゲートに電子
の注入するには、ソース、ドレイン拡散層と基板を接地
して制御ゲートに正の高電圧を印加する。このとき基板
側からトンネル電流によって浮遊ゲートに電子が注入さ
れる。この電子注入により、メモリセルのしきい値電圧
は正方向に移動する。浮遊ゲートの電子を放出させるに
は、制御ゲートを接地してソース、ドレイン拡散層又は
基板のいずれかに正の高電圧を印加する。このとき浮遊
ゲートからトンネル電流によって基板側の電子が放出さ
れる。この電子放出により、メモリセルのしきい値電圧
は負方向に移動する。

【０００４】以上の動作において、電子注入と放出、す
なわち書き込みと消去を効率よく行うためには、浮遊ゲ
ートと制御ゲート及び基板との間の容量結合の関係が重
要である。いいかえると、浮遊ゲート−制御ゲート間の
容量が大きいほど、制御ゲートの電位を効果的に浮遊ゲ
ートに伝達することができ、書き込み、消去が容易にな
る。

【０００５】しかし、近年の半導体技術の進歩、特に微
細加工技術の進歩により、ＥＥＰＲＯＭのメモリセルの
小型化と大容量化が急速に進んでいる。

【０００６】したがってメモリセル面積が小さくて、し
かも浮遊ゲート−制御ゲート間の容量をいかに大きく確
保するかが重要な問題となっている。

【０００７】浮遊ゲートと制御ゲートとの間の容量を大
きくするためには、これらの間のゲート絶縁膜を薄くす
るか、その誘電率を大きくするか又は浮遊ゲートと制御
ゲートとの対向面積を大きくすることが必要である。

【０００８】しかし、ゲート絶縁膜を薄くすることは、
信頼性上限界がある。

【０００９】ゲート絶縁膜の誘電率を大きくすること
は、例えば、シリコン酸化膜に代えてシリコン窒素膜等
を用いることが考えられるが、これも主として信頼性上
問題があって実用的でない。

【００１０】したがって十分な容量を確保するために
は、浮遊ゲートと制御ゲートとのオーバラップ面積を一
定値以上確保することが必要となるが、これは、メモリ
セルの面積を小さくしてＥＥＰＲＯＭの大容量化を図る
上で障害となる。

【００１１】これに対し、特許第２８７７４６２号公報
に記載されているＥＥＰＲＯＭは、半導体基板に格子縞
状の溝により分離されてマトリクス配列された複数の柱
状半導体層の側壁を利用してメモリ・トランジスタが構
成される。すなわちメモリ・トランジスタは、各柱状半
導体層の上面に形成されたドレイン拡散層、溝底部に形
成された共通ソース拡散層及び各柱状半導体層の側壁部
の周囲全体を取り囲む電荷蓄積層と制御ゲートとをもっ
て構成され、制御ゲートが一方向の複数の柱状半導体層
について連続的に配設されて制御ゲート線となる。ま
た、制御ゲート線と交差する方向の複数のメモリ・トラ
ンジスタのドレイン拡散層に接続されたビット線が設け
られる。上述したメモリ・トランジスタの電荷蓄積層と
制御ゲートが柱状半導体層の下部に形成される。また、
１トランジスタ／１セル構成では、メモリ・トランジス
タが過消去の状態、すなわち、読出し電位が０Ｖであっ
て、しきい値が負の状態になると、非選択でもセル電流
が流れることになり不都合である。これを確実に防止す
るために、メモリ・トランジスタに直列に重ねて、柱状
半導体層の上部にその周囲の少くとも一部を取り囲むよ
うにゲート電極が形成された選択ゲート・トランジスタ
が設けられている。

【００１２】これにより、従来例であるＥＥＰＲＯＭの
メモリセルは、柱状半導体層の側壁を利用して、柱状半
導体層を取り囲んで形成された電荷蓄積層及び制御ゲー
トを有するから、小さい占有面積で電荷蓄積層と制御ゲ
ートの間の容量を十分大きく確保することができる。ま
た各メモリセルのビット線に繋がるドレイン拡散層は、
それぞれ柱状半導体層の上面に形成され、溝によって電
気的に完全に分離されている。さらに素子分離領域が小
さくでき、メモリセルサイズが小さくなる。したがっ
て、優れた書き込み、消去効率をもつメモリセルを集積
した大容量化ＥＥＰＲＯＭを得ることができる。

【００１３】円柱状の柱状シリコン層２を有する従来の
ＥＥＰＲＯＭを、図１８３に示す。また、図１８４
（ａ）及び（ｂ）は、それぞれ図１８３のＥＥＰＲＯＭ
のＡ−Ａ′及びＢ−Ｂ′断面図である。なお、図１８３
では、選択ゲート・トランジスタのゲート電極が連続し
て形成される選択ゲート線は、複雑になるので示してい
ない。

【００１４】このＥＥＰＲＯＭでは、ｐ型シリコン基板
１を用い、この上に格子縞状の溝３により分離された複
数の柱状ｐ^-型シリコン層２がマトリクス配列され、こ
れら各柱状シリコン層２がそれぞれメモリセル領域とな
っている。各シリコン層２の上面にドレイン拡散層１０
が形成され、溝３の底部に共通ソース拡散層９が形成さ
れ、溝３の底部に所定厚みの酸化膜４が埋込み形成され
ている。また、柱状シリコン層２の周囲を取り囲むよう
に、柱状シリコン層２の下部に、トンネル酸化膜５を介
して浮遊ゲート６が形成され、さらにその外側に層間絶
縁膜７を介して制御ゲート８が形成されて、メモリ・ト
ランジスタが構成される。

【００１５】ここで、制御ゲート８は、図１８３及び図
１８４（ｂ）に示すように、一方向の複数のメモリセル
について連続的に配設されて、制御ゲート線すなわちワ
ード線ＷＬ（WL1,WL2,…）となっている。そして柱状シ
リコン層２の上部には、メモリ・トランジスタと同様に
その周囲を取り囲むように、ゲート酸化膜３１を介して
ゲート電極３２が配設されて選択ゲート・トランジスタ
が構成されている。このトランジスタのゲート電極３２
は、メモリセルの制御ゲート８と同様に、制御ゲート線
と同じ方向には連続して配設されて選択ゲート線とな
る。

【００１６】このように、メモリ・トランジスタ及び選
択ゲート・トランジスタが、溝の内部に重ねられた状態
で埋込み形成される。制御ゲート線は、その一端部をシ
リコン層表面にコンタクト部１４として残し、選択ゲー
ト線も制御ゲートと逆の端部のシリコン層にコンタクト
部１５を残して、これらにそれぞれワード線ＷＬ及び制
御ゲート線ＣＧとなるＡｌ配線１３、１６をコンタクト
させている。

【００１７】溝３の底部には、メモリセルの共通ソース
拡散層９が形成され、各柱状シリコン層２の上面には各
メモリセル毎のドレイン拡散層１０が形成されている。
このように形成されたメモリセルの基板上はＣＶＤ酸化
膜１１により覆われ、これにコンタクト孔が開けられ
て、ワード線ＷＬと交差する方向のメモリセルのドレイ
ン拡散層１０を共通接続するビット線ＢＬ（BL1,BL2,
…）となるＡｌ配線１２が配設されている。

【００１８】制御ゲート線のパターニングの際に、セル
アレイの端部の柱状シリコン層位置にＰＥＰによるマス
クを形成し、その表面に制御ゲート線と連続する多結晶
シリコン膜からなるコンタクト部１４を残し、ここにビ
ット線ＢＬと同時に形成されるＡｌ膜によってワード線
となるＡｌ配線１３をコンタクトさせている。

【００１９】上記のＥＥＰＲＯＭは、以下のように製造
することができる。

【００２０】まず、高不純物濃度のｐ型シリコン基板１
に低不純物濃度のｐ^-型シリコン層２をエピタキシャル
成長させたウェハを用い、その表面にマスク層２１を堆
積し、公知のＰＥＰ工程によりフォトレジスト・パター
ン２２を形成して、これを用いてマスク層２１をエッチ
ングする（図１８５（ａ））。

【００２１】次いで、マスク層２１を用いて、反応性イ
オンエッチング法によりシリコン層２をエッチングし
て、基板１に達する深さの格子縞状の溝３を形成する。
これにより、シリコン層２は、柱状をなして複数の島に
分離される。その後、ＣＶＤ法によりシリコン酸化膜２
３を堆積し、これを異方性エッチングにより各柱状シリ
コン層２の側壁に残す。そしてｎ型不純物をイオン注入
によって、各柱状シリコン層２の上面にそれぞれドレイ
ン拡散層１０を形成し、溝底部には共通ソース拡散層９
を形成する（図１８５（ｂ））。

【００２２】その後、等方性エッチングにより各柱状シ
リコン層２の周囲のに酸化膜２３をエッチング除去した
後、必要に応じて斜めイオン注入を利用して各シリコン
層２の側壁にチャネルイオン注入を行う。チャネルイオ
ン注入に代えて、ＣＶＤ法によりボロンを含む酸化膜を
堆積し、その酸化膜からのボロン拡散を利用してもよ
い。

【００２３】そして、ＣＶＤシリコン酸化膜４を堆積
し、これを等方性エッチングによりエッチングして、溝
３の底部に所定厚み埋め込む。その後、熱酸化によって
各シリコン層２の周囲に例えば１０ｎｍ程度のトンネル
酸化膜５を形成した後、第１層多結晶シリコン膜を堆積
する。この第１層多結晶シリコン膜を異方性エッチング
によりエッチングして、柱状シリコン層２の下部側壁に
残して、シリコン層２を取り囲む形の浮遊ゲート５を形
成する（図１８６（ｃ））。

【００２４】次に、各柱状シリコン層２の周囲に形成さ
れた浮遊ゲート６の表面に層間絶縁膜７を形成する。こ
の層間絶縁膜７は、例えば、ＯＮＯ膜とする。そして、
第２層多結晶シリコン膜を堆積して異方性エッチングに
よりエッチングすることにより、やはり柱状シリコン層
２の下部に制御ゲート８を形成する（図１８６
（ｄ））。このとき、制御ゲート８は、柱状シリコン層
２の間隔を、図１８３の縦方向について予め所定の値以
下に設定しておくことによって、マスク工程を用いるこ
となく、その方向に連続する制御ゲート線として形成さ
れる。そして不要な層間絶縁膜７及びその下のトンネル
酸化膜２をエッチング除去した後、ＣＶＤシリコン酸化
膜１１１を堆積し、これをエッチングして溝３の途中ま
で、すなわちメモリセルの浮遊ゲート７及び制御ゲート
８が隠れるまで埋め込む（図１８７（ｅ））。

【００２５】その後、露出した柱状シリコン層２の上部
に熱酸化により２０ｎｍ程度のゲート酸化膜３１を形成
し、第３層多結晶シリコン膜を堆積し、これを異方性エ
ッチングによりエッチングしてＭＯＳトランジスタのゲ
ート電極３２を形成する（図１８７（ｆ））。このゲー
ト電極３２も制御ゲート線と同じ方向に連続的にパター
ン形成されて選択ゲート線となる。選択ゲート線もセル
フアラインで連続的に形成することができるが、メモリ
セルの制御ゲート８の場合に比べて難しい。なぜなら、
メモリ・トランジスタ部は２層ゲートであるのに対し、
選択ゲート・トランジスタが単層ゲートであるため、隣
接セル間のゲート電極間隔が制御ゲート間隔より広いか
らである。したがって確実にゲート電極３２を連続させ
るためには、これを二層多結晶シリコン構造として、最
初の多結晶シリコン膜についてはマスク工程でゲート電
極を繋げる部分にのみ残し、次の多結晶シリコン膜に対
して側壁残しの技術を利用すればよい。

【００２６】なお、制御ゲート線及び選択ゲート線はそ
れぞれ異なる端部において、柱状シリコン層上面にコン
タクト部１４、１５が形成されるように、多結晶シリコ
ン膜エッチングに際してマスクを形成しておく。

【００２７】最後に、ＣＶＤシリコン酸化膜１１２を堆
積して、必要なら平坦化処理を行った後、コンタクト孔
を開けて、Ａｌの蒸着、パターニングにより、ビット線
ＢＬとなるＡｌ配線１２、制御ゲート線ＣＧとなるＡｌ
配線１３及びワード線ＷＬとなるＡｌ配線１６を同時に
形成する（図１８８）。

【００２８】この従来例のＥＥＰＲＯＭの１メモリセル
の要部断面構造を平面構造に置き換えたものを図１８９
（ａ）に示し、図１８９（ｂ）に、等価回路を示す。

【００２９】図１８９（ａ）及び（ｂ）を用いて、この
ＥＥＰＲＯＭの動作を説明すれば、次の通りである。

【００３０】まず、書込みにホットキャリア注入を利用
する場合の書込みは、選択ワード線ＷＬに十分高い正電
位を与え、選択制御ゲート線ＣＧ及び選択ビット線ＢＬ
に所定の正電位を与える。これにより選択ゲート・トラ
ンジスタＱｓを介して正電位をメモリ・トランジスタＱ
ｃのドレインに伝達して、メモリ・トランジスタＱｃで
チャネル電流を流して、ホットキャリア注入が行われ、
そのメモリセルのしきい値が正方向に移動する。

【００３１】消去は、選択制御ゲートＣＧを０Ｖとし、
ワード線ＷＬ及びビット線ＢＬに高い正電位を与えて、
ドレイン側に浮遊ゲートの電子を放出させる。一括消去
の場合には、共通ソースに高い正電位を与えてソース側
に電子を放出させることもできる。これにより、メモリ
セルのしきい値は負方向に移動する。

【００３２】読出し動作は、ワード線ＷＬにより選択ゲ
ート・トランジスタＱｓを開き、制御ゲート線ＣＧの読
出し電位を与えて、電流の有無により“０”、“１”判
別を行う。電子注入にＦＮトンネリングを利用する場合
には、選択制御ゲート線ＣＧ及び選択ワード線ＷＬに高
い正電位を与え、選択ビット線ＢＬを０Ｖとして、基板
から浮遊ゲートに電子を注入する。

【００３３】また、このＥＥＰＲＯＭでは、選択ゲート
・トランジスタがあるため、過消去状態になっても誤動
作しない。

【００３４】ところで、この従来例のＥＥＰＲＯＭで
は、図１８９（ａ）に示したように、選択ゲート・トラ
ンジスタＱｓとメモリ・トランジスタＱｃの間には拡散
層がない。これは、柱状シリコン層の側面に選択的に拡
散層を形成することが困難だからである。したがって、
図１８４（ａ）及び（ｂ）の構造において、メモリ・ト
ランジスタのゲート部と選択ゲート・トランジスタのゲ
ート部の間の分離酸化膜はできるだけ薄いことが望まし
い。特に、ホットエレクトロン注入を利用する場合に
は、メモリ・トランジスタのドレイン部に十分な“Ｈ”
レベル電位を伝達するために、この分離酸化膜厚が３０
〜４０ｎｍ程度であることが必要になる。

【００３５】このような、微小間隔は、先の製造工程で
説明したＣＶＤ法による酸化膜埋込みのみでは実際上は
困難である。したがってＣＶＤ酸化膜埋込みは浮遊ゲー
ト６及び制御ゲート８が露出する状態とし、選択ゲート
・トランジスタ用のゲート酸化の工程で同時に浮遊ゲー
ト６及び制御ゲート８の露出部に薄い酸化膜を形成する
方法が望ましい。

【００３６】また、この従来例によれば、格子縞状の溝
底部を分離領域として、柱状シリコン層が配列され、こ
の柱状シリコン層の周囲を取り囲むように形成された浮
遊ゲートをもつメモリセルが構成されるから、メモリセ
ルの占有面積が小さい、高集積化ＥＥＰＲＯＭが得られ
る。しかも、メモリセル占有面積が小さいにも拘らず、
浮遊ゲート−制御ゲート間の容量は十分大きく確保する
ことができる。

【００３７】なお従来例では、マスクを用いることなく
各メモリセルの制御ゲートを一方向について連続するよ
うに形成した。これは、柱状シリコン層の配置が対称的
でない場合に初めて可能である。すなわち、ワード線方
向の柱状シリコン層の隣接間隔を、ビット線方向にそれ
より小さくすることにより、ビット線方向には分離さ
れ、ワード線方向に繋がる制御ゲート線がマスクなしで
自動的に得られる。これに対して例えば、柱状シリコン
層の配置を対称的にした場合には、ＰＥＰ工程を必要と
する。

【００３８】具体的に説明すれば、第２層多結晶シリコ
ン膜を厚く堆積して、ＰＥＰ工程を経て、制御ゲート線
として連続させるべき部分にこれを残すように選択エッ
チングする。ついで第３層多結晶シリコン膜を堆積し
て、上記で説明したと同様に側壁残しのエッチングを行
う。

【００３９】柱状シリコン層の配置が対称的でない場合
にも、その配置の間隔によっては、従来例のように自動
的に連続する制御ゲート線が形成できないこともある。

【００４０】このような場合にも、上述のようなマスク
工程を用いることにより、一方向に連続する制御ゲート
線を形成すればよい。

【００４１】また、従来例では、浮遊ゲート構造のメモ
リセルを用いたが、電荷蓄積層は必ずしも浮遊ゲート構
造である必要はなく、電荷蓄積層を多層絶縁膜へのトラ
ップにより実現している、例えばＭＮＯＳ構造の場合に
も有効である。

【００４２】このようなＭＮＯＳ構造のメモリセルを図
１９０に示す。なお、図１９０のＭＮＯＳ構造のメモリ
セルは、図１８４（ａ）のメモリセルに対応するもので
ある。

【００４３】電荷蓄積層となる積層絶縁膜２４は、トン
ネル酸化膜とシリコン窒化膜の積層構造又はその窒化膜
表面にさらに酸化膜を形成した構造とする。

【００４４】上記ＭＮＯＳにおいて、メモリ・トランジ
スタと選択ゲート・トランジスタを逆にした従来例、す
なわち、柱状シリコン層２の下部に選択ゲート・トラン
ジスタを形成し、上部にメモリ・トランジスタを形成し
たメモリセルを図１９１に示す。

【００４５】共通ソース側に選択ゲート・トランジスタ
を設けるこの構造は、書き込み方式としてホットエレク
トロン注入方式が用いる場合に採用することができる。

【００４６】図１９２は、一つの柱状シリコン層に複数
のメモリセルを構成した従来例である。先の従来例と対
応する部分には先の従来例と同一符号を付して詳細な説
明は省略する。この従来例では、柱状シリコン層２の最
下部に選択ゲート・トランジスタＱｓ１を形成し、その
上に３個のメモリ・トランジスタＱｃ１、Ｑｃ２、Ｑｃ
３を重ね、さらにその上に選択ゲート・トランジスタＱ
ｓ２を形成している。この構造は基本的に先に説明した
製造工程を繰り返すことにより得られる。

【００４７】図１９１及び図１９２に示した従来例にお
いても、メモリ・トランジスタとして浮遊ゲート構造に
代え、ＭＮＯＳ構造を用いることができる。

【００４８】このように、上記従来技術によれば、格子
縞状溝によって分離された柱状半導体層の側壁を利用し
て、電荷蓄積層と制御ゲートとをもつメモリ・トランジ
スタを用いたメモリセルを構成することにより、制御ゲ
ートと電荷蓄積層間の容量を十分大きく確保して、しか
もメモリセル占有面積を小さくして高集積化を図ったＥ
ＥＰＲＯＭを得ることができる。

【００４９】

【発明が解決しようとする課題】従来例では、柱状半導
体層に対して自己整合に電荷蓄積層及び制御ゲートが形
成されるが、セルアレイの大容量化を考えた場合、柱状半
導体層は最小加工寸法にて形成することが望ましい。こ
こで電荷蓄積層として浮遊ゲートを用いた場合、浮遊ゲ
ートと制御ゲート及び浮遊ゲートと基板との間の容量結
合の関係は、柱状半導体層外周の面積と浮遊ゲート外周
の面積、柱状半導体層と浮遊ゲートを絶縁するトンネル
酸化膜厚、浮遊ゲートと制御ゲートを絶縁する層間絶縁
膜厚で決まる。

【００５０】従来例では柱状半導体層の側壁を利用し
て、柱状半導体層を取り囲んで形成された電荷蓄積層及
び制御ゲートを有し、小さい占有面積で電荷蓄積層と制
御ゲートの間の容量を十分大きく確保することを目的と
しているが、柱状半導体層を最小加工寸法にて形成した
場合でかつ、トンネル酸化膜厚と層間絶縁膜厚を固定し
た場合、電荷蓄積層と制御ゲートの間の容量は単純に浮
遊ゲート外周の面積つまり浮遊ゲートの膜厚で決まる。

【００５１】したがって、これ以上、メモリセルの占有面
積を増加させずに電荷蓄積層と制御ゲートの間の容量を
増大させることは困難である。言換えれば、メモリセル
の占有面積を増加させずに浮遊ゲートと島状半導体層と
の容量に対する浮遊ゲートと制御ゲートとの容量の比を
増大させることは困難である。

【００５２】また、従来例では１つの柱状半導体層に含
まれるメモリセルとメモリセルの間に不純物拡散層を形
成していないが、不純物拡散層を形成することが好まし
い。

【００５３】さらに、従来例では一つの柱状半導体層に
複数のメモリセルを直列に接続して構成し、各メモリセ
ルの閾値が同じであると考えた場合、制御ゲート線ＣＧ
に読出し電位を与えて、電流の有無により“０”、
“１”判別を行う読み出し動作の際、直列に接続された
両端に位置するメモリセルにおいては、基板からのバッ
クバイアス効果により閾値の変動が顕著となる。これに
より直列に接続するメモリセルの個数がデバイス上制約
されるため、大容量化を行った際に問題となる。

【００５４】また、基板に対して垂直方向にトランジス
タを形成していく際、段数が増加するにつれて柱状半導
体層の高さは増加し、柱状半導体層を加工形成する上
で、より高度なトレンチエッチング加工技術が要求され
る。

【００５５】柱状半導体層をトレンチエッチング加工に
より形成する上で、例えば柱状半導体層の形状を円柱と
し、その直径と各柱状半導体層間との距離が等しい場合
の開口率は約８０．４％にもなり、半導体基板に対し、
より垂直に近い形状で柱状半導体層を加工形成すること
が非常に困難となる。トレンチエッチングを行う際の開
口率は低い方が望ましいが、従来例では制御ゲート線や
選択ゲート線を自動的に連続するよう配置するためや、
電荷蓄積層と制御ゲートの間の容量を確保するために、
メモリセルの占有面積を増加させずに柱状半導体層の径
に対する各柱状半導体層間の距離を低減するには限界が
あり、開口率を低下させることは困難である。

【００５６】また、基板に対して垂直方向にトランジス
タを形成していく際、各段毎にトランジスタを形成して
いけば、各段毎の熱履歴の違いによるトンネル膜質の違
いや拡散層のプロファイルの違いによるセル特性のばら
つきが発生する。

【００５７】本発明はこれらの課題に鑑みなされたもの
であり、電荷蓄積層と制御ゲートとの間の容量を増大さ
せる代わりに、制御ゲートからメモリセルの活性領域に
伝達する電界を増加させる構造にし、高速なデバイス特
性を獲得し、電荷蓄積層及び制御ゲートを有する半導体
記憶装置のバックバイアス効果による影響を少なくする
ことにより集積度の向上を図り、メモリセルの占有面積
を増加させずに電荷蓄積層と制御ゲートとの間の容量を
増大させ、各メモリセルトランジスタのゲート長の加工
ばらつきを最小限に抑えることでメモリセルの特性のば
らつきを抑え、柱状半導体層の高さを低減することによ
り、柱状半導体層のトレンチエッチング時における加工
を容易にし、メモリセルの占有面積を増加させずに柱状
半導体層のトレンチエッチング時における開口率を減少
させることで、半導体基板に対しより垂直に近い形状で
柱状半導体層を加工形成し、各メモリセルトランジスタ
の熱履歴の遍歴を最小限に抑えることでメモリセルの特
性のばらつきを抑えることができる半導体記憶装置を提
供することを目的とする。

【００５８】

【課題を解決するための手段】本発明によれば、半導体
基板と、少なくとも１つの島状半導体層と、該島状半導
体層の側壁の周囲の全部又は一部に形成された電荷畜積
層と、該電荷蓄積層の上に形成された制御ゲートとから
構成される少なくとも1つのメモリセル及び該メモリセ
ルの少なくとも一方の端部に形成され、該メモリセルに
対して直列に配置されてなる前記メモリセルを選択する
ためのゲート電極からなる半導体記憶装置であって、前
記電荷蓄積層の少なくとも１つが、前記島状半導体層の
側壁に形成された窪みの内部にその一部を配置し、前記
制御ゲートの少なくとも１つが、前記電荷蓄積層の側壁
に形成された窪みの内部にその一部を配置し、前記ゲー
ト電極の少なくとも１つが、前記島状半導体層の側壁に
形成された窪みの内部にその一部を配置してなる半導体
記憶装置が提供される。

【００５９】

【発明の実施の形態】本発明の半導体記憶装置は、半導
体基板面の垂線方向に電荷蓄積層及び制御ゲートとなる
第三の電極を有する複数のメモリセルが直列に接続さ
れ、このメモリセルは半導体基板と該半導体基板上に格
子縞状に分離されてなるマトリクス状に配列された複数
の島状半導体層の側壁部に形成され、かつ該電荷蓄積層
の少なくとも一部は該島状半導体層の側壁部に形成され
た窪みの内部に配置し、さらに該制御ゲートの少なくと
も一部は該電荷蓄積層の側壁部に形成された窪みの内部
に配置し、かつ直列に接続する複数のメモリセルの両端
部に選択ゲートとなる第十三の電極を有する選択ゲート
・トランジスタを接続し、該選択ゲートの少なくとも一
部は該島状半導体層の側壁部に形成された窪みの内部に
備えられ、該島状半導体層に配置された不純物拡散層が
メモリセルのソース若しくはドレインとされ、前記制御
ゲートが一方向の複数の島状半導体層について連続的
に、かつ、半導体基板面に対し水平方向に配置されてなる
第三の配線である制御ゲート線を有し、該制御ゲート線
と交差する方向に不純物拡散層と電気的に接続され、か
つ、半導体基板面に対し水平方向に配置されてなる第四
の配線であるビット線を有する。本発明の半導体記憶装
置においては、電荷蓄積層と制御ゲートとは、島状半導
体層の側壁の全周囲にわたって形成されていてもよい
し、周囲の一部の領域を除く領域に形成されていてもよ
い。

【００６０】さらに、１つの島状半導体層には、メモリ
セルが１個のみ形成されていてもよいし、２個以上形成
されていてもよい。メモリセルが３個以上形成されてい
る場合には、メモリセルの下部及び／又は上部に選択ゲ
ートが形成され、この選択ゲートと島状半導体層とによ
り構成される選択トランジスタが形成されていることが
好ましい。なお、本発明の半導体装置において、メモリ
セルの少なくとも１つが半導体基板から「電気的に絶
縁」されているとは、半導体基板と島状半導体層との間
が電気的に絶縁されているものでもよく、メモリセルが
２個以上形成されている場合には、メモリセル間が電気
的に絶縁されることにより、この絶縁された個所よりも
上方に位置するメモリセルが半導体基板と電気的に絶縁
されているものでもよく、また、後述するように、任意
に、メモリセルの下部に選択ゲート（ゲート電極）が形
成されている場合には、選択ゲートによって構成される
選択トランジスタと半導体基板との間が電気的に絶縁さ
れているものでもよく、選択トランジスタとメモリセル
との間が電気的に絶縁されることにより、この絶縁され
た領域よりも上方に位置するメモリセルが半導体基板と
電気的に絶縁されているものでもよい。なかでも、半導
体基板と島状半導体層との間、あるいはメモリセルの下
部に選択トランジスタが形成されている場合であって、
選択トランジスタと半導体基板との間が電気的に絶縁さ
れているものが好ましい。電気的な絶縁は、例えば、半
導体基板と異なる導電型の不純物拡散層を、絶縁しよう
とする領域の全部にわたって形成することにより行って
もよいし、絶縁しようとする領域の一部に不純物拡散層
を形成し、その接合部における空乏層を利用して行って
もよいし、さらには、電気的に導電しない程度に間隔を
あけることにより、結果的に電気的に絶縁されるように
してもよい。

【００６１】また、半導体基板とセル又は選択トランジ
スタは、例えばＳｉＯ₂等の絶縁膜で電気的に絶縁され
ていてもよい。なお、メモリセルが複数個形成されてい
る場合、任意に、メモリセルの上下部に選択トランジス
タが形成されている場合には、任意のメモリセル間及び
／又は選択トランジスタとメモリセルとの間が、電気的
に絶縁されていてもよい。

【００６２】メモリセルアレイの平面図における実施の
形態 以下の本発明の半導体記憶装置のメモリセルアレイにお
いては、半導体基板面の垂線方向に電荷蓄積層及び制御
ゲートとなる第三の電極を有する複数のメモリセルが直
列に接続され、このメモリセルは半導体基板と該半導体
基板上に格子縞状に分離されてなるマトリクス状に配列
された複数の島状半導体層の側壁部に複数個、例えば２
個形成され、かつ該電荷蓄積層の少なくとも一部は該島
状半導体層の側壁部に形成された窪みの内部に備えら
れ、さらに該制御ゲートの少なくとも一部は該電荷蓄積
層の側壁部に形成された窪みの内部に備えられ、かつ直
列に接続する複数のメモリセルの両端部に選択ゲートと
なる第十三の電極を有する選択ゲート・トランジスタを
接続し、該選択ゲートの少なくとも一部が該島状半導体
層の側壁部に形成された窪みの内部に備えられ、島状半
導体層に配置された不純物拡散層であるメモリセルのソ
ース若しくはドレインを有し、一方向の複数の島状半導
体層について連続的に、かつ、半導体基板面に対し水平方
向に配置されてなる第三の配線である制御ゲート線を有
し、該制御ゲート線と交差する方向に不純物拡散層と電
気的に接続し、かつ、半導体基板面に対し水平方向に配置
されてなる第四の配線であるビット線を有し、さらに、
第二の配線若しくは第五の配線である選択ゲート線及び
第一の配線であるソース線を有する。なお、本発明にお
いては、制御ゲート線及びこれに直交するビット線は、
三次元的にいずれの方向に形成されていてもよい。

【００６３】上記メモリセルアレイの平面図を図１〜図
８にまとめて説明する。

【００６４】図１〜図７は、電荷蓄積層として浮遊ゲー
トを有するＥＥＰＲＯＭのメモリセルアレイを示す平面
図である。図８は電荷蓄積層として積層絶縁膜を有する
ＭＯＮＯＳ構造であるメモリセルアレイを示す平面図で
ある。なお、図１〜図８では、メモリセルを形成する島
状半導体層１１０の径が小さい、すなわち窪みの部分で
の断面を示している。

【００６５】まず、電荷蓄積層として浮遊ゲートを有す
るＥＥＰＲＯＭのメモリセルアレイを示す平面図につい
て説明する。

【００６６】図１は、メモリセルを形成する円柱状の島
状半導体部が、例えば二種の平行線が直交する交点へそ
れぞれ配置するような配列をなし、各々のメモリセルを
選択、制御するための第一の配線層及び第二の配線層及
び第三の配線層及び第四の配線層は基板面に対し平行に
配置されているメモリセルアレイを示す。

【００６７】また、第四の配線層840と交差する方向であ
るＡ−Ａ’方向と第四の配線層840方向であるＢ−Ｂ’
方向で島状半導体部の配置間隔を変えることにより、各
々のメモリセルの制御ゲートである第二の導電膜が一方
向に、図１ではＡ−Ａ’方向に、連続して形成され第三の
配線層となる。同様に選択ゲート・トランジスタのゲー
トである第二の導電膜が一方向に連続して形成され第二
の配線層となる。

【００６８】さらに、島状半導体部の基板側に配置され
てなる第一の配線層と電気的に接続するための端子を、
例えば図１のＡ−Ａ’方向に接続するメモリセルのＡ'
側の端部に設け、第二の配線層及び第三の配線層と電気
的に接続するための端子を、例えば図１のＡ−Ａ’方向
に接続するメモリセルのＡ側の端部に設け、島状半導体
部の基板とは反対側に配置されてなる第四の配線層840
とはメモリセルを形成する円柱状の島状半導体部のそれ
ぞれに電気的に接続しており、例えば図１においては、
第二の配線層及び第三の配線層と交差する方向に第四の
配線層840が形成されている。

【００６９】また、第一の配線層と電気的に接続するた
めの端子は島状半導体部で形成されており、第二の配線
層及び第三の配線層と電気的に接続するための端子は、
島状半導体部に被覆されてなる第二の導電膜で形成され
ている。また、第一の配線層、第二の配線層及び第三の配
線層と電気的に接続するための端子は、それぞれ第一の
コンタクト部910、第二のコンタクト部921、924、第三のコ
ンタクト部932、933と接続している。図１では、第一のコ
ンタクト部910を介して第一の配線層810が半導体記憶装
置上面に引き出されている。

【００７０】なお、メモリセルを形成する円柱状の島状
半導体部の配列は、図１のような配列でなくてもよく、
上述のような配線層の位置関係や電気的な接続関係があ
れば、メモリセルを形成する円柱状の島状半導体部の配
列は限定しない。

【００７１】第一のコンタクト部910に接続されてなる
島状半導体部は、図１ではＡ−Ａ’方向に接続するメモ
リセルのＡ'側の全ての端部に配置されているが、Ａ側の
端部の一部若しくは全てに配置してもよいし、第四の配
線層840と交差する方向であるＡ−Ａ’方向に接続する
メモリセルを形成している島状半導体部のいずれかに配
置してもよい。また、第二のコンタクト部921や924、第三
のコンタクト部932や933に接続されてなる第二の導電膜
で被覆される島状半導体部は第一のコンタクト部910が
配置されない側の端部に配置してもよいし、第一のコン
タクト部910が配置される側の端部に連続して配置して
もよいし、第四の配線層840と交差する方向であるＡ−
Ａ’方向に接続するメモリセルを形成している島状半導
体部のいずれかに配置してもよいし、第二のコンタクト
部921や924、第三のコンタクト部932などを分割して配置
してもよい。

【００７２】第一の配線層810や第四の配線層840は所望
の配線が得られれば幅や形状は問わない。また、島状半導
体部の基板側に配置されてなる第一の配線層が第二の導
電膜で形成されてなる第二の配線層及び第三の配線層と
自己整合で形成される場合、第一の配線層と電気的に接
続するための端子となる島状半導体部が、第二の導電膜
で形成されてなる第二の配線層及び第三の配線層と電気
的には絶縁されているが、絶縁膜を介して接する状態で
あることを有する。

【００７３】例えば図１では、第一のコンタクト部910
が接続している島状半導体部側面の一部に絶縁膜を介し
て第一の導電膜が形成されており、該第一の導電膜はメ
モリセルを形成している島状半導体部との間に配置され
ており、該第一の導電膜の側面に絶縁膜を介して第二の
導電膜が形成されており、該第二の導電膜が第四の配線
層840と交差する方向であるＡ−Ａ’方向に、連続して形
成されてなる第二の配線層及び第三の配線層と接続され
ている。このとき該島状半導体部側面に形成される第一
及び第二の導電膜の形状は問わない。また、第一の配線層
と電気的に接続するための端子となる島状半導体部とメ
モリセルが形成されている島状半導体部にある第一の導
電膜との距離を、例えば第二の導電膜の膜厚の２倍以下
とすることにより第一の配線層と電気的に接続するため
の端子となる該島状半導体部の側面の第一の導電膜を全
て取り除いてもよい。

【００７４】また、図１では、第二及び第三のコンタク
ト部は、島状半導体部頂上部を覆うように形成した第二
の配線層821や824、第三の配線層832などの上に形成して
いるが、各々接続できるのであれば、第二及び第三の配
線層の形状は問わない。

【００７５】図１では、選択ゲート・トランジスタは複
雑になるため省略しており、製造例に用いる断面、すな
わちＡ−Ａ’断面、Ｂ−Ｂ’断面、Ｃ−Ｃ’断面、Ｄ−
Ｄ’断面、Ｅ−Ｅ’断面、Ｆ−Ｆ’断面を併記してい
る。

【００７６】図２は、図１に対し、Ａ−Ａ’方向に連続
するメモリセルを、２分割した場合の一例を示してい
る。図２に示すようにＡ−Ａ’方向に連続するメモリセ
ルのすべてを分割してもよいし、Ａ−Ａ’方向に連続す
るメモリセルの少なくとも一つを分割してもよい。な
お、第一のコンタクト９１０及び第二のコンタクト９２
１〜９２４を配置する位置は所望の配線を引き出すこと
ができるのであれば限定されない。また、図２では、製造
例に用いる断面、すなわちＡ−Ａ’断面, Ｂ−Ｂ’断面
を併記している。

【００７７】図３は、メモリセルを形成する円柱状の島
状半導体部が、例えば二種の平行線が直交せずに交差し
た点へそれぞれ配置するような配列をなし、各々のメモ
リセルを選択、制御するための第一の配線層及び第二の
配線層及び第三の配線層及び第四の配線層は基板面に対
し、平行に配置されているメモリセルアレイを示す。ま
た、第四の配線層840と交差する方向であるＡ−Ａ’方向
と図中のＢ−Ｂ’方向で島状半導体部の配置間隔を変え
ることにより、各々のメモリセルの制御ゲートである第
二の導電膜が一方向に、図３ではＡ−Ａ’方向に、連続し
て形成され第三の配線層となる。同様に選択ゲート・ト
ランジスタのゲートである第二の導電膜が一方向に連続
して形成され第二の配線層となる。

【００７８】さらに、島状半導体部の基板側に配置され
てなる第一の配線層と電気的に接続するための端子を、
例えば図３のＡ−Ａ’方向に接続するメモリセルのＡ'
側の端部に設け、第二の配線層及び第三の配線層と電気
的に接続するための端子を、例えば図３のＡ−Ａ’方向
に接続するメモリセルのＡ側の端部に設け、島状半導体
部の基板とは反対側に配置されてなる第四の配線層840
とはメモリセルを形成する円柱状の島状半導体部のそれ
ぞれに電気的に接続しており、例えば図３においては、
第二の配線層及び第三の配線層と交差する方向に第四の
配線層840が形成されている。

【００７９】また、第一の配線層と電気的に接続するた
めの端子は，島状半導体部で形成されており、第二の配
線層及び第三の配線層と電気的に接続するための端子は
島状半導体部に被覆されてなる第二の導電膜で形成され
ている。また、第一の配線層、第二の配線層及び第三の配
線層と電気的に接続するための端子は、それぞれ第一の
コンタクト部910、第二のコンタクト部921、924、第三のコ
ンタクト部932、933と接続している。図３では、第一のコ
ンタクト部910を介して第一の配線層810が半導体記憶装
置上面に引き出されている。

【００８０】なお、メモリセルを形成する円柱状の島状
半導体部の配列は、図３のような配列でなくてもよく、
上述のような配線層の位置関係や電気的な接続関係があ
れば、メモリセルを形成する円柱状の島状半導体部の配
列は限定されない。また、第一のコンタクト部910に接続
されてなる島状半導体部は、図３ではＡ−Ａ’方向に接
続するメモリセルのＡ'側の全ての端部に配置されてい
るが、Ａ側の端部の一部若しくは全てに配置してもよい
し、第四の配線層840と交差する方向であるＡ−Ａ’方向
に接続するメモリセルを形成している島状半導体部のい
ずれかに配置してもよい。

【００８１】また、第二のコンタクト部921や924、第三
のコンタクト部932や933に接続されてなる第二の導電膜
で被覆される島状半導体部は、第一のコンタクト部910
が配置されてない側の端部に配置してもよいし、第一の
コンタクト部910が配置される側の端部に連続して配置
してもよいし、第四の配線層840と交差する方向であるＡ
−Ａ’方向に接続するメモリセルを形成している島状半
導体部のいずれかに配置してもよいし、第二のコンタク
ト部921や924、第三のコンタクト部932などを分割して配
置してもよい。

【００８２】第一の配線層810や第四の配線層840は所望
の配線が得られれば幅や形状は問わない。また、島状半導
体部の基板側に配置されてなる第一の配線層が第二の導
電膜で形成されてなる第二の配線層及び第三の配線層と
自己整合で形成される場合、第一の配線層と電気的に接
続するための端子となる島状半導体部が第二の導電膜で
形成されてなる第二の配線層及び第三の配線層と電気的
には絶縁されているが、絶縁膜を介して接する状態であ
ることを有する。

【００８３】例えば、図３では、第一のコンタクト部91
0が接続している島状半導体部側面の一部に絶縁膜を介
して第一の導電膜が形成されており、該第一の導電膜は
メモリセルを形成している島状半導体部との間に配置さ
れており、該第一の導電膜の側面に絶縁膜を介して第二
の導電膜が形成されており、該第二の導電膜は第四の配
線層840と交差する方向であるＡ−Ａ’方向に、連続して
形成されてなる第二の配線層及び第三の配線層と接続さ
れている。このとき該島状半導体部側面に形成される第
一及び第二の導電膜の形状は問わない。

【００８４】また、第一の配線層と電気的に接続するた
めの端子となる島状半導体部とメモリセルが形成されて
いる島状半導体部にある第一の導電膜との距離を、例え
ば第二の導電膜の膜厚の２倍以下とすることにより、第
一の配線層と電気的に接続するための端子となる該島状
半導体部の側面の第一の導電膜を全て取り除いてもよ
い。

【００８５】図３では、第二及び第三のコンタクト部
は、島状半導体部頂上部を覆うように形成した第二の配
線層821や824、第三の配線層832などの上に形成している
が、各々接続できるのならば第二及び第三の配線層の形
状は問わない。図３では選択ゲート・トランジスタは複
雑になるため省略しており、製造例に用いる断面、すな
わちＡ−Ａ’断面, Ｂ−Ｂ’断面を併記している。

【００８６】図４及び図５は、図１及び図３に対し、メ
モリセルを形成する島状半導体部の断面形状が四角形で
あり、配置している向きがそれぞれ異なっている場合の
例をそれぞれ示している。島状半導体部の断面形状は円
形や四角形に限らない。例えば楕円形や六角形あるいは
八角形などでもよい。ただし、島状半導体部の大きさが加
工限界近くである場合には、設計時に四角形や六角形や
八角形など角をもつものであっても、フォト工程やエッ
チング工程などにより角が丸みを帯び、該島状半導体部
の断面形状は円形や楕円形に近づく。なお、図４及び図
５では、選択ゲート・トランジスタは複雑になるため省
略している。

【００８７】図６は、図１に対し、メモリセルを形成す
る島状半導体部の断面形状が円形でなく、楕円であると
きの一例として、楕円の長軸の向きがＢ−Ｂ’方向であ
る場合の例を示す。

【００８８】図７は、図６に対し、楕円の長軸の向きが
Ａ−Ａ’方向である場合を示している。

【００８９】この楕円の長軸の向きはＡ−Ａ’方向及び
Ｂ−Ｂ’方向に限らず、どの方向に向いていてもよい。ま
た、図６及び図７では、選択ゲート・トランジスタは複
雑になるため省略している。

【００９０】なお、上記半導体記憶装置は、図１〜図７
の配置及び構造を種々組み合わせて用いることができ
る。

【００９１】電荷蓄積層として浮遊ゲート以外を用いる
メモリセルアレイも平面図について説明する。

【００９２】図８は、図１に対し、例えばＭＯＮＯＳ構
造のように電荷蓄積層に積層絶縁膜を用いた場合の一例
を示しており、電荷蓄積層が浮遊ゲートから積層絶縁膜
に変わったこと以外は同様である。また、図８では、選択
ゲート・トランジスタは複雑になるため省略しており、
製造例に用いる断面、すなわちＡ−Ａ’断面、Ｂ−Ｂ’
断面を併記している。

【００９３】メモリセルアレイの断面図における実施の
形態 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の
断面図を、図９〜図２２に示す。これらの図９〜図２２
の断面図において、奇数の図面は、図１におけるＡ−
Ａ′断面図であり、偶数の図面は図１におけるＢ−Ｂ′
断面図である。

【００９４】この実施の形態では、ｐ型シリコン基板１
００上に複数の、例えば少なくとも一つの窪みを有する
柱状をなした島状半導体層１１０がマトリクス配列さ
れ、これら各島状半導体層１１０の上部と下部に選択ゲ
ートとなる第二の電極若しくは第五の電極を有するトラ
ンジスタを配置し、選択ゲート・トランジスタに挟まれ
てメモリ・トランジスタを複数個、図９〜図２２では、
例えば２個配置し、各々トランジスタを該島状半導体層
に沿って直列に接続した構造となっている。すなわち島
状半導体層間の溝底部に所定厚みの第八の絶縁膜である
シリコン酸化膜４６０が配置され、島状半導体層１１０
の周囲を取り囲むように形成される窪みの内部にゲート
絶縁膜厚を介して選択ゲートとなる第二の電極５００が
配置され選択ゲート・トランジスタとし、該選択ゲート
・トランジスタ上方に、島状半導体層１１０の周囲を取
り囲むように形成される窪みの内部にトンネル酸化膜４
２０を介して浮遊ゲート５１０が配置され、さらにその
浮遊ゲート５１０の側壁に形成される窪みの内部に複層
膜からなる層間絶縁膜６１０を介して制御ゲート５２０
が少なくとも一部は配置されメモリ・トランジスタとし
た構造となっている。さらに、該メモリ・トランジスタを
同様に複数個配置した上方に、先ほどと同様に選択ゲー
トとなる第五の電極５００を有するトランジスタを島状
半導体層１１０の周囲を取り囲むように形成される窪み
の内部にゲート絶縁膜厚を介して配置する。

【００９５】また、選択ゲート５００及び制御ゲート５
２０は、図１及び図１０に示すように、一方向の複数のト
ランジスタについて連続的に配設されて、第二の配線若
しくは第五の配線である選択ゲート線及び第三の配線で
ある制御ゲート線となっている。

【００９６】半導体基板面には、メモリセルのソース拡
散層７１０が配置され、さらに、各々のメモリセル間、及
び選択ゲート・トランジスタとメモリセル間に拡散層７
２０が配置され、各島状半導体層１１０の上面には各メ
モリセル毎のドレイン拡散層７２５が配置されている。
なお、メモリセルのソース拡散層７１０を、メモリセル
の活性領域が半導体基板に対してフローティング状態と
なるように配置する代わりに、半導体基板面の下方に絶
縁性の膜を挿入するような構造、例えばＳＯＩ基板を用
いてもよい。

【００９７】このように配置されたメモリセルの間には
ドレイン拡散層７２５の上部が露出されるよう第八の絶
縁膜である酸化膜４６０が配置され、制御ゲート線と交
差する方向のメモリセルのドレイン拡散層７２５を共通
接続するビット線となるＡｌ配線８４０が配設されてい
る。なお、拡散層７２０の不純物濃度分布は均一であるよ
りも、例えば、不純物を島状半導体層１１０に導入し熱拡
散処理を行うことにより、島状半導体層１１０の表面か
ら内側へ進む方向につれて徐々に濃度が薄くなるような
分布であることが好ましい。これにより拡散層７２０と
島状半導体層１１０との接合耐圧が向上し、かつ寄生容
量も減少する。

【００９８】また、同様にソース拡散層７１０の不純物
濃度分布についても半導体基板１００の表面から半導体
基板内部へ進む方向につれて徐々に濃度が薄くなるよう
な分布であることが好ましい。これによりソース拡散層
７１０と半導体基板１００との接合耐圧が向上し、かつ
第一の配線層における寄生容量も減少する。

【００９９】また、図９及び図１０においては、制御ゲ
ート５２０の半導体基板面に対する高さが浮遊ゲート５
１０の同高さより低い場合の一例を示している。

【０１００】図１１及び図１２では、各トランジスタの
間には拡散層７２０が配置されない場合の一例を示して
いる。

【０１０１】図１３及び図１４では、拡散層７２０が配
置されず、さらにメモリ・トランジスタ及び選択ゲート
・トランジスタのゲート電極である５００、５１０、５２
０の間に配置する第三の電極である多結晶シリコン膜５
３０を形成した場合の一例を示している。また、図１では
第三の電極である多結晶シリコン膜５３０は複雑になる
ため省略している。

【０１０２】図１５及び図１６は、層間絶縁膜６１０を
単層膜で形成した場合の一例を示している。

【０１０３】図１７及び図１８は、一つのゲートの材料
が他のゲートの材料と異なる場合の一例として、メモリ
セルの制御ゲート５２０と浮遊ゲート５１０の材料が異
なる場合を示している。

【０１０４】図１９及び図２０は、図９及び図１０に対
し、制御ゲート５２０の半導体基板面に対する高さが浮
遊ゲート５１０の同高さと等しい場合の一例を示してい
る。

【０１０５】図２１及び図２２は、図９及び図１０に対
し、制御ゲート５２０の半導体基板面に対する高さが浮
遊ゲート５１０の同高さより大きい場合の一例を示して
いる。

【０１０６】また、電荷蓄積層として積層絶縁膜を有す
る半導体記憶装置の断面図を図２３〜図２７に示す。こ
れらの図２３〜図２７の断面図において、奇数の図面
は、図８におけるＡ−Ａ′断面図であり、偶数の図面は
図８におけるＢ−Ｂ′断面図である。なお、図２３〜図
２８の順に、図９〜図１４に対して電荷蓄積層が浮遊ゲ
ートから積層絶縁膜に変わったこと以外は同様である。

【０１０７】メモリセルアレイの動作原理における実施
の形態 上記の半導体記憶装置は、電荷蓄積層に蓄積される電荷
の状態によってメモリ機能を有する。以下、電荷蓄積層と
して浮遊ゲートを有するメモリセルを一例に読み出し、
書きこみ、消去について動作原理について説明する。 本発明の半導体記憶装置のアレイ構造の一例として、ゲ
ート電極として第2の電極を備えるトランジスタとゲー
ト電極として第5の電極を備えるトランジスタを選択ゲ
ート・トランジスタとして有し、該選択ゲート・トラン
ジスタの間に電荷蓄積層を有し制御ゲート電極として第
3の電極を備えるメモリセルを複数個、例えばL個(Lは正
の整数)、直列に接続した島状半導体層を有し、該島状半
導体層を複数個、例えばM×N個(M、Nは正の整数)備え、か
つ、該メモリセルアレイにおいて、半導体基板に平行に
配置される複数、例えばM本の第4の配線が該島状半導体
層の各々の一方の端部に接続し、他方の端部には第１の
配線が接続しており、また半導体基板に平行で、かつ第4
の配線と交差する方向に配置される複数個、例えばN×L
個の第3の配線はメモリセルの第3の電極と接続してお
り、第1の配線を第3の配線と平行に配置したときの読出
し方法、書込み方法、及び消去方法の一例についてそれぞ
れ述べる。 図２９に上記メモリセルアレイ構造の等価回路を示す。 なお、メモリセルの書込みの定義を、例えばメモリセル
の閾値を0.5V以上、消去の定義を、例えばメモリセルの閾
値を−0.5V以下とした場合について述べる。読出し方法
の一例として、図３６に、読出しにおける各電極に与え
る電位のタイミングの一例を示す。 最初に、第1の配線(1-1〜1-N)、第2の配線(2-1〜2-N)、第
3の配線(3-1-1〜3-N-L)、第4の配線(4-1〜4-M)、第5の配
線(5-1〜5-N)それぞれに、例えば0Vを与えた状態から、
第4の配線(4-i）に、例えば3Vを与え、その後、第2の配
線（2-j）に、例えば3Vを与え、第5の配線（5-j）に、例
えば3Vを与え、第3の配線（3-j-h）以外である第3の配
線（≠3-j-h）に、例えば3Vを与えることで、第4の配線
（4-i）を流れる電流若しくは第1の配線（1-j）に流れ
る電流により“0”、“1”を判定する。

【０１０８】その後、第3の配線(3-j-h)以外である第3の
配線(≠3-j-h)を、例えば0Vに戻し、第2の配線(≠2-j)及
び第5の配線(≠5-j)を、例えば0Vに戻し、第4の配線(4-
i)を、例えば0Vに戻す。この際、それぞれの配線に電位を
与えるタイミングは前後しても同時でもよい。

【０１０９】また、上述においては第3の配線(3-j-h)を
ゲート電極とするメモリセルを選択セルとした場合の読
出し方法について述べたが、第3の配線(3-j-h)以外の第3
の配線の1つをゲート電極とするメモリセルを選択セル
とした場合の読出し方法についても同様に行う。

【０１１０】第3の配線(3-j-L)から第3の配線(3-j-1)ま
で連続して読み出してもよいし、順番は逆でもよいし、ラ
ンダムでもよい。さらに第3の配線(3-j-h)に接続してい
る複数若しくは全てのメモリセルの読出しを同時に行っ
てもよい。 このように複数のメモリセル部の上部と下部に選択ゲー
トを配置することで、メモリセルトランジスタが過剰消
去の状態、すなわちしきい値が負の状態である場合に、
非選択セルが、例えば読出しゲート電圧0Vでセル電流の
流れる現象を防止することができる。 次に、書込み方法の一例として、図３７に、書込みにお
ける各電極に与える電位のタイミングの一例を示す。 最初に、第1の配線(1-1〜1-N)、第2の配線(2-1〜2-N)、第
3の配線(3-1-1〜3-N-L)、第4の配線(4-1〜4-M)、第5の配
線(5-1〜5-N))それぞれに、例えば0Vを与えた状態か
ら、第4の配線(4-i)以外である第4の配線(≠4-i)に、例
えば3Vを与え、その後、第5の配線(5-j)に、例えば1Vを
与え、第3の配線(3-j-h)以外である第3の配線(≠3-j-h)
に、例えば3Vを与え、第3の配線(3-j-h)に、例えば20Vを
与え、この状態を所望の時間保持することにより選択セ
ルのチャネル部と制御ゲート間のみに高電位が印可され
る状態をつくり、Fowler-Nordheimトンネリング現象(以
下F-Nトンネリング現象と称す)によりチャネル部より電
荷蓄積層へ電子を注入する。

【０１１１】なお、第4の配線(4-i)を除く第4の配線(≠
4-i)に、例えば3Vを与えることにより選択セルを含まな
い島状半導体層内の第5の電極を備える選択ゲート・ト
ランジスタはカットオフし、書込みは行われない。 その後、例えば第3の配線(3-j-h)を、例えば0Vに戻して
から、第2の配線(2-j)及び第5の配線(5-j) を、例えば0V
に戻し、第3の配線(3-j-h)以外である第3の配線(≠3-j-
h)を、例えば0Vに戻し、第4の配線(4-i)を、例えば0Vに
戻す。この際、それぞれの配線に電位を与えるタイミン
グは前後しても同時でもよい。また、与える電位は所望
のセルの電荷蓄積層に負の電荷を一定量以上蓄積するた
めの条件を満たすならばいかなる電位の組み合わせでも
よい。 上述においては第3の配線(3-j-h)をゲート電極とするメ
モリセルを選択セルとした場合の書込み方法について述
べたが、第3の配線(3-j-h)以外の第3の配線の1つをゲー
ト電極とするメモリセルを選択セルとした場合の書込み
方法についても同様に行う。

【０１１２】また、第3の配線(3-j-L)から第3の配線(3-j
-1)まで連続して書き込みしても良いし、順番は逆でも良
いし、順番はランダムでもよい。さらに、第3の配線(3-j-
h)に接続している複数若しくは全てのメモリセルの書込
みを同時に行ってもよい。選択セルを含まない島状半導
体層内の第5の電極を備える選択ゲート・トランジスタ
をカットオフさせずに書込みを行う場合として、図４２
に、各電極に与える電位のタイミングの一例を示す。 最初に、第1の配線(1-1〜1-N)、第2の配線(2-1〜2-N)、第
3の配線(3-1-1〜3-N-L)、第4の配線(4-1〜4-M)、第5の配
線(5-1〜5-N)それぞれに、例えば0Vを与えた状態から、
第4の配線(4-i)以外である第4の配線(≠4-i)に、例えば
7Vを与え、その後、第5の配線(5-j)に、例えば20Vを与
え、第3の配線(3-j-h)以外である第3の配線(≠3-j-h)
に、例えば3Vを与え、第3の配線(3-j-h)に、例えば20Vを
与え、この状態を所望の時間保持することにより選択セ
ルのチャネル部と制御ゲート間に20V程度の電位差を発
生させ、F-Nトンネリング現象によりチャネル部より電荷
蓄積層へ電子を注入し書込みを行う。 なお、第3の配線(3-j-h)に接続する非選択セルのチャネ
ル部と制御ゲート間には13V程度の電位差が発生するが、
選択セルの書込み時間内にこのセルの閾値を変動させる
ほどの十分な電子の注入は行われなれず、よってこのセ
ルの書込みは実現しない。 その後、例えば第3の配線(3-j-h)を、例えば0Vに戻して
から、第5の配線(5-j)を、例えば0Vに戻し、第3の配線(3-
j-h)以外である第3の配線(≠3-j-h)を、例えば0Vに戻
し、第4の配線(≠4-i)を、例えば0Vに戻す。この際、それ
ぞれの配線に電位を与えるタイミングは前後しても同時
でもよい。また与える電位は所望のセルの電荷蓄積層に
負の電荷を一定量以上蓄積するための条件を満たすなら
ば、いかなる電位の組み合わせでもよい。

【０１１３】また、上述においては第3の配線(3-j-h)を
ゲート電極とするメモリセルを選択セルとした場合の書
込み方法について述べてきたが、第3の配線(3-j-h)以外
の第3の配線の1つをゲート電極とするメモリセルを選択
セルとした場合の書込み方法についても同様に行う。 第3の配線(3-j-L)から第3の配線(3-j-1)まで連続して書
き込みしてもよいし、順番は逆でもよいし、順番はランダ
ムでも良い。 さらに、第3の配線(3-j-h)に接続している複数若しくは
全てのメモリセルの書込みを同時に行っても良い。消去
方法の一例として、図３８に、消去における各電極に与
える電位のタイミングの一例を示す。消去単位は、図３
１に示す選択範囲のように1ブロックあるいはチップ一
括で行う。 最初に、第1の配線(1-1〜1-N)、第2の配線(2-j)、第3の配
線(3-1-1〜3-N-L)、第4の配線(4-1〜4-M)、第5の配線(5-
j)それぞれに、例えば0Vを与えた状態から、第4の配線
(4-1〜4-M)に、例えば20Vを与え、第1の配線(1-ｊ)に、
例えば20Vを与え、その後、第2の配線(2-j)に、例えば20
Vを与え、第5の配線(5-j)に、例えば20Vを与え、この状態
を所望の時間保持することにより選択セルの電荷蓄積層
内の電子をF-Nトンネリング現象により引き抜き消去を
行う。その後、第2の配線(2-j)及び第5の配線(5-j) を、
例えば0Vに戻し、第4の配線(4-1〜4-M) を、例えば0Vに
戻し、第1の配線(1-ｊ) を、例えば0Vに戻す。この際、そ
れぞれの配線に電位を与えるタイミングは前後しても同
時でもよい。また与える電位は所望のセルの閾値を下げ
るための条件を満たすならば、いかなる電位の組み合わ
せでもよい。

【０１１４】また、上述においては第3の配線(3-j-1〜3-
j-L)をゲート電極とするメモリセルを選択セルとした場
合の消去方法について述べたが、第3の配線(3-j-1〜3-j-
L)以外の第3の配線の1つをゲート電極とするメモリセル
を選択セルとした場合の消去方法についても同様に行
う。 第3の配線(3-j-1〜3-j-L)に接続している全てのメモリ
セルの消去を同時に行ってもよいし、第3の配線(3-1-1〜
3-N-L)に接続している複数若しくは全てのメモリセルの
消去を同時に行ってもよい。

【０１１５】本発明の半導体記憶装置のアレイ構造の一
例として、電荷蓄積層を有し制御ゲート電極として第3の
電極を備えるメモリセルを２個直列に接続した島状半導
体層を有し、該島状半導体層を複数個、例えばM×N個(M、
Nは正の整数)備え、かつ、該メモリセルアレイにおいて、
半導体基板に平行に配置される複数、例えばM本の第4の
配線が該島状半導体層の各々の一方の端部に接続し、他
方の端部には第1の配線が接続しており、また半導体基板
に平行で、かつ第4の配線と交差する方向に配置される
複数個、例えばN×2個の第3の配線はメモリセルの第3の
電極と接続し、第1の配線を第3の配線と平行に配置した
ときの読出し方法、書込み方法、及び消去方法の一例につ
いてそれぞれ述べる。 図３０に、上記メモリセルアレイ構造の等価回路を示
す。

【０１１６】なお、メモリセルの書込みの定義を、例え
ばメモリセルの閾値を4V以上、消去の定義を、例えばメモ
リセルの閾値を0.5V以上3V以下とした場合について述べ
る。読出し方法の一例として、図３９に、読出しにおける
各電極に与える電位のタイミングの一例を示す。 最初に、第1の配線(1-1〜1-N)、第3の配線(3-ｊ-1、3-ｊ-
2)、第3の配線(≠3-ｊ-1、≠3-ｊ-2)、第4の配線(4-1〜4-
M)それぞれに、例えば0Vを与えた状態から、第4の配線(4
-i)に、例えば1Vを与え、その後、第3の配線(3-j‐2)
に、例えば５Vを与えることにより、第4の配線（4-i）を
流れる電流若しくは第1の配線（1-j） (jは1≦j≦Nの正
の整数)に流れる電流により“0”、“1”を判定する。
その後、第3の配線(3-j‐2)を、例えば0Vに戻し、第4の配
線(4-i)を、例えば0Vに戻す。この際、それぞれの配線に
電位を与えるタイミングは前後しても同時でもよい。

【０１１７】また、上述においては第3の配線(3-j-1)を
ゲート電極とするメモリセルを選択セルとした場合の読
出し方法について述べたが、第3の配線(3-j-1)以外の第3
の配線の１つをゲート電極とするメモリセルを選択セル
とした場合の読出し方法についても同様に行う。 第3の配線(3-j-2)から第3の配線(3-j-1)まで連続して読
み出しても良いし、順番は逆でも良いし、ランダムでも良
い。 さらに、第3の配線(3-j-1)に接続している複数若しくは
全てのメモリセルの読出しを同時に行ってもよい。 書込み方法の一例として、図４０に、書込みにおける各
電極に与える電位のタイミングの一例を示す。 最初に、第1の配線(1-1〜1-N)、第3の配線(3-1-1〜3-N-
2)、第4の配線(4-1〜4-M)それぞれに、例えば0Vを与えた
状態から、第4の配線(4-i)以外である第4の配線(≠4-i)
を開放状態にし、その後第4の配線(4-i)に、例えば6Vを
与え、第3の配線(3-j-2)に、例えば6Vを与え、第3の配線
(3-j-1)に、例えば12Vを与え、この状態を所望の時間保
持することにより選択セルの高電位側拡散層近傍にチャ
ネルホットエレクトロンを発生させ、かつ、第3の配線
(3-j-1)に印可される高電位により選択セルの電荷蓄積
層へ発生した電子を注入させ書込みを行う。 その後、例えば第3の配線(3-j-1)を、例えば0Vに戻して
から第3の配線(3-j-2)を、例えば0Vに戻し、第4の配線(4
-i)を、例えば0Vに戻し、第4の配線(≠4-i)を、例えば0V
に戻す。この際、それぞれの配線に電位を与えるタイミン
グは前後しても同時でもよい。また与える電位は所望の
セルの電荷蓄積層に負の電荷を一定量以上蓄積するため
の条件を満たすならば、いかなる電位の組み合わせでも
よい。

【０１１８】また、上述においては第3の配線(3-j-1)を
ゲート電極とするメモリセルを選択セルとした場合の書
込み方法について述べたが、第3の配線(3-j-1)以外の第3
の配線の1つをゲート電極とするメモリセルを選択セル
とした場合の書込み方法についても同様に行う。 第3の配線(3-j-2)、第3の配線(3-j-1)の順序で書き込み
しても良いし、順番は逆でも良い。さらに第3の配線(3-j-
1)に接続している複数若しくは全てのメモリセルの書込
みを同時に行っても良い。 消去方法の一例として、図４１に、消去における各電極
に与える電位のタイミングの一例を示す。消去単位はブ
ロック単位、1ワードラインあるいはブロック内の上段の
みあるいは下段のみで行う。 最初に、第1の配線(1-1〜1-N)、第3の配線(3-1-1〜3-N-
2)、第4の配線(4-1〜4-M)それぞれに、例えば0Vを与えた
状態から、第4の配線(4-1〜4-M)を開放状態にし、その
後、第1の配線(1-j)に、例えば5Vを与え、第3の配線(3-
j-2)に、例えば５Vを与え、第3の配線(3-j-1)に、例え
ば−10Vを与え、この状態を所望の時間保持することに
より選択セルの電荷蓄積層内の電子をF-Nトンネリング
現象により引き抜き消去を行う。その後、第3の配線(3-j
-1)を、例えば0Vに戻してから第3の配線(3-j-2)を、例
えば0Vに戻し、第1の配線(1-j)を、例えば0Vに戻し、第4
の配線(4-1〜4-M)を0Vに戻す。この際、それぞれの配線に
電位を与えるタイミングは前後しても同時でもよい。ま
た与える電位は所望のセルの閾値を下げるための条件を
満たすならば、いかなる電位の組み合わせでもよい。

【０１１９】また、上述においては第3の配線(3-j-1)を
ゲート電極とするメモリセルを選択セルとした場合の消
去方法について述べたが、第3の配線(3-j-1)以外の第3の
配線の1つをゲート電極とするメモリセルを選択セルと
した場合の消去方法についても同様に行う。 また、第3の配線(3-j-1〜3-j-2)に接続している複数若し
くは全てのメモリセルの消去を同時に行っても良いし、
第3の配線(3-1-1〜3-N-2)に接続している複数若しくは
全てのメモリセルの消去を同時に行っても良い。 上記の動作原理は、例えばN型半導体で形成される島状
半導体層の場合のように全ての電極の極性が入れ代わっ
てもよい。このとき電位の大小関係は上述したものに対
して反対になる。また上述の読出し、書込み及び消去の各
動作例は第1の配線を第3の配線と平行に配置した場合に
ついて述べたが、第1の配線を第4の配線と平行に配置し
た場合及び第1の配線をアレイ全体で共通にした場合に
おいても、同様にそれぞれに対応する電位を与えること
により動作させることが可能である。第1の配線を第4の
配線と平行に配置した場合はブロック単位でもビットラ
イン単位でも消去が可能となる。 次に、電荷蓄積層として浮遊ゲートを有するメモリセル
以外のものについて説明する。

【０１２０】図３２及び図３３は、図８及び図２３〜図
２８で示されるＭＯＮＯＳ構造のメモリセルアレイの一
部分を示す等価回路図である。なお、図３２は、一つの
島状半導体層１１０に配置されるＭＯＮＯＳ構造のメモ
リセルアレイの等価回路図を示し、図３３は、島状半導体
層１１０が複数配置される場合の等価回路をそれぞれ示
している。

【０１２１】以下、図３２に示す等価回路について説明
する。 ゲート電極として第12の電極12を備えるトランジスタと
ゲート電極として第15の電極15を備えるトランジスタを
選択ゲート・トランジスタとして有し、該選択ゲート・
トランジスタの間に電荷蓄積層として積層絶縁膜を有し
制御ゲート電極として第13の電極(13-h)(hは1≦h≦Lの
正の整数、Lは正の整数)を備えるメモリセルを複数個、例
えばL個、直列に接続した島状半導体層１１０において、
第14の電極14が該島状半導体層１１０の各々の一方の端
部に接続し、他方の端部には第11の電極11が接続する。

【０１２２】続いて、図３３に示す等価回路について説
明する。

【０１２３】以下、複数の島状半導体層１１０が配置さ
れるメモリセルアレイにおいて、図３２で示される各島
状半導体層１１０に配置される各回路素子の電極と各配
線の接続関係を示す。 島状半導体層１１０を複数個、例えばM×N個(M,Nは正の
整数、またiは1≦i≦Mの正の整数、jは1≦j≦Nの正の整
数)備える場合で、かつ、該メモリセルアレイにおいて、半
導体基板に平行に配置される複数本、例えばM本の第14の
配線が各々の島状半導体層１１０に備える上述の第14の
電極14とそれぞれ接続する。

【０１２４】また、半導体基板に平行で、かつ第14の配線
14と交差する方向に配置される複数本、例えばN×L本の
第13の配線は各々のメモリセルの上述の第13の電極(13-
h)(hは1≦h≦Lの正の整数)と接続する。第14の配線と交
差する方向に配置される複数本、例えばN本の第11の配線
が各々の島状半導体層１１０に備える上述の第11の電極
11と接続し、かつ、第11の配線を第13の配線と平行に配置
する。

【０１２５】半導体基板に平行で、かつ第14の配線14と
交差する方向に配置される複数本、例えばN本の第12の配
線は各々のメモリセルの上述の第12の電極12と接続し、
かつ、同様に半導体基板に平行で、かつ第14の配線14と交
差する方向に配置される複数本、例えばN本の第15の配線
は各々のメモリセルの上述の第15の電極15と接続する。

【０１２６】図３４及び図３５は図１３及び図１４で示
される一実施例で、各トランジスタ間に拡散層720が配置
されず、さらにメモリ・トランジスタ及び選択ゲート・
トランジスタのゲート電極である500、510、520の間に配
置する第三の導電膜である多結晶シリコン膜530を形成
した場合のメモリセルアレイの一部分を示す等価回路図
である。

【０１２７】図３４は、一つの島状半導体層１１０に配
置される構造として、各メモリ・トランジスタ及び選択
ゲート・トランジスタのゲート電極の間に配置する第三
の導電膜である多結晶シリコン膜530が形成される場合
のメモリセルアレイの等価回路図を示し、図３５は、島状
半導体層１１０が複数配置される場合の等価回路をそれ
ぞれ示している。

【０１２８】以下、図３４に示す等価回路について説明
する。 ゲート電極として第32の電極32を備えるトランジスタと
ゲート電極として第35の電極35を備えるトランジスタを
選択ゲート・トランジスタとして有し、該選択ゲート・
トランジスタの間に電荷蓄積層を有し制御ゲート電極と
して第33の電極(33-h)(hは1≦h≦Lの正の整数、Lは正の
整数)を備えるメモリセルを複数個、例えばL個、直列に
配置し、かつ、各トランジスタの間にゲート電極として
第36の電極を備えるトランジスタを配置した島状半導体
層１１０において、第34の電極34が該島状半導体層１１
０の各々の一方の端部に接続し、他方の端部には第31の
電極31が接続し、かつ複数の36の電極が全て一つに接続
し第36の電極36として島状半導体層１１０に備えられ
る。

【０１２９】続いて、図３５に示す等価回路について説
明する。

【０１３０】以下、複数の島状半導体層１１０が配置さ
れるメモリセルアレイにおいて、図３４で示される各島
状半導体層１１０に配置される各回路素子の電極と各配
線の接続関係を示す。 該島状半導体層１１０を複数個、例えばM×N個(M,Nは正
の整数、またiは1≦i≦Mの正の整数、jは1≦j≦Nの正の整
数)備える場合で、かつ、該メモリセルアレイにおいて、半
導体基板に平行に配置される複数本、例えばM本の第34の
配線が各々の島状半導体層１１０に備える上述の第34の
電極34とそれぞれ接続する。

【０１３１】また、半導体基板に平行で、かつ第34の配線
34と交差する方向に配置される複数本、例えばN×L本の
第33の配線は各々のメモリセルの上述の第33の電極(33-
h)と接続する。第34の配線と交差する方向に配置される
複数本、例えばN本の第31の配線が各々の島状半導体層１
１０に備える上述の第31の電極31と接続し、かつ、第31の
配線を第33の配線と平行に配置する。 半導体基板に平行で、かつ第34の配線34と交差する方向
に配置される複数本、例えばN本の第32の配線は各々のメ
モリセルの上述の第32の電極32と接続し、かつ、同様に半
導体基板に平行で、かつ第34の配線34と交差する方向に
配置される複数本、例えばN本の第35の配線は各々のメモ
リセルの上述の第35の電極35と接続する。 各々の島状半導体層１１０に備える上述の第36の電極3
6は第36の配線によって全て一つに接続する。 なお、各々の島状半導体層１１０に備える上述の第36の
電極36は、第36の配線によって全て一つに接続しなくて
もよく、第36の配線によってメモリセルアレイを２つ以
上に分割して接続してもよい。つまり各々の第36の電極
を、例えばブロック毎に接続するような構造をとっても
よい。

【０１３２】以下に、選択ゲート・トランジスタと選択
ゲート・トランジスタに隣接するメモリセル及び隣接す
るメモリセル同士が不純物拡散層を介して繋がっておら
ず、代わりに選択トランジスタとメモリセル及びメモリ
セル同士の間隔が約30nm以下と選択トランジスタとメモ
リセル及びメモリセル同士が不純物拡散層を介して接続
されている場合に比べて非常に接近した構造を有する場
合の動作原理について述べる。

【０１３３】隣接する素子が十分接近していると、選択
ゲート・トランジスタのゲートやメモリセルの制御ゲー
トに印加される閾値以上の電位により形成するチャネル
は隣接する素子のチャネルと接続し、全ての素子のゲー
トに閾値以上の電位が与えられる場合、全ての素子をチ
ャネルは繋がることになる。この状態は選択トランジス
タとメモリセルやメモリセルが不純物拡散層を介して接
続されている場合とほぼ等価なため、動作原理も選択ト
ランジスタとメモリセルやメモリセルが不純物拡散層を
介して接続されている場合と同様である。 選択ゲート・トランジスタやメモリセルが不純物拡散層
を介して繋がっておらず、代わりに選択トランジスタと
メモリセルやメモリセルのゲート電極の間に第三の導電
膜が配置された構造を有する場合の動作原理について述
べる。 第三の導電膜は各素子の間に位置し、絶縁膜例えばシリ
コン酸化膜を介して島状半導体層と接続している。即ち、
第三の導電膜と該絶縁膜と島状半導体層はＭＩＳキャパ
シタを形成している。第三の導電膜に島状半導体層と該
絶縁膜との界面に反転層が形成するような電位を与える
とチャネルが形成する。形成したチャネルは隣接する素
子にとっては、各素子を接続する不純物拡散層と同じ働
きをする。そのため、第三の導電膜にチャネルを形成し得
る電位が与えられている場合、選択ゲート・トランジス
タやメモリセルが不純物拡散層を介して接続している場
合と同様な動作となる。

【０１３４】また、第三の導電膜にチャネルを形成し得
る電位が与えられていなくても、例えば島状半導体層がP
型半導体の場合、電荷蓄積層から電子を引き抜く場合に
は、選択ゲート・トランジスタやメモリセルが不純物拡
散層を介して接続している場合と同様な動作となる。メモリセルアレイの製造方法における実施の形態 本発明の半導体記憶装置の製造方法及びこの方法により
形成された半導体記憶装置の実施の形態を図面に基づい
て説明する。

【０１３５】従来例に対し、少なくとも一つの窪みを有
した柱状に加工された半導体基板若しくは半導体層を形
成し、各々の窪みの内部にトンネル酸化膜、浮遊ゲート
及び制御ゲートを形成する半導体記憶装置の実施の形態
について説明する。なお、以下の製造例で行われる各工
程又は態様は、別の製造例で行われる各工程又は態様と
種々組み合わせて適用することができる。

【０１３６】製造例１ この製造例で形成する半導体記憶装置は、半導体基板
が、例えば少なくとも一つの窪みを有した柱状の島状半
導体層に加工され、該島状半導体層の側面を活性領域面
とし、各々の窪みの内部にトンネル酸化膜、浮遊ゲート及
び制御ゲートが形成され、島状半導体層の上部と下部に
さらに窪みを設け、その窪みの内部にゲート酸化膜と選
択ゲートとを形成した選択ゲート・トランジスタが配置
され、選択ゲート・トランジスタに挟まれてメモリ・ト
ランジスタが複数個、例えば２個配置され、各々トランジ
スタが該島状半導体層に沿って直列に接続され、選択ゲ
ート・トランジスタのゲート絶縁膜厚がメモリ・トラン
ジスタのゲート絶縁膜厚より大きい。各々のメモリ・ト
ランジスタのトンネル酸化膜及び浮遊ゲートは一括で形
成されてなる。

【０１３７】このような半導体記憶装置は以下の製造方
法により形成することができる。なお、図４３〜図７０
及び図７１〜図９８は、それぞれ、ＥＥＰＲＯＭのメモ
リセルアレイを示す平面図である図１のＡ−Ａ′線及び
Ｂ−Ｂ′線断面図である。

【０１３８】まず、半導体基板となる、例えばp型シリ
コン基板１００の表面にマスク層となる第一の絶縁膜と
して、例えばシリコン窒化膜３１０を200〜2000nm堆積
し、公知のフォトリソグラフィ技術によりパターンニン
グされたレジストＲ１をマスクとして用いて(図４３及
び図７１)、反応性イオンエッチングにより第一の絶縁膜
であるシリコン窒化膜３１０をエッチングする。そして
第一の絶縁膜であるシリコン窒化膜３１０をマスクに用
いて、反応性イオンエッチングにより半導体基板であるp
型シリコン基板１００を2000〜20000nmエッチングして、
格子縞状の第一の溝部２１０を形成する(図４４及び図
７２)。これにより、半導体基板であるｐ型シリコン基板
１００は、柱状をなして複数の島状半導体層１１０に分
離される。

【０１３９】その後、必要に応じて島状半導体層１１０
の表面を酸化することで第二の絶縁膜となる、例えば熱
酸化膜４１０を10nm〜100nm形成する。この時、島状半導
体層１１０が最小加工寸法で形成されていた場合、熱酸
化膜４１０の形成により島状半導体層１１０の大きさが
小さくなる。つまり、最小加工寸法以下に形成される。

【０１４０】次に、例えば等方性エッチングにより各島
状半導体層１１０の周囲の第二の絶縁膜である熱酸化膜
４１０をエッチング除去した後、必要に応じて斜めイオ
ン注入を利用して各島状半導体層１１０の側壁にチャネ
ルイオン注入を行う。例えば、5〜45°程度傾斜した方向
から5〜100 keVの注入エネルギー、硼素１×１０¹¹〜１
×１０¹³/cm²程度のドーズが挙げられる。チャネルイオ
ン注入の際には、島状半導体層１１０の多方向から注入
される方が表面不純物濃度を均一とできるため好まし
い。あるいはチャネルイオン注入に代って、ＣＶＤ法によ
り硼素を含む酸化膜を堆積し、その酸化膜からの硼素拡
散を利用してもよい。

【０１４１】なお、島状半導体層１１０の表面からの不
純物導入に関しては島状半導体層１１０の表面を第二の
絶縁膜である熱酸化膜４１０で被覆する前に行ってもよ
いし、島状半導体層１１０を形成する前に導入を完了し
ておいてもよいし、ゲート酸化膜を形成する直前に導入
してもよいし、島状半導体層１１０の不純物濃度分布が
同等であればその手段は限定されない。

【０１４２】続いて、第五の絶縁膜として、例えばシリ
コン酸化膜４３１を10〜100nm堆積し、さらに第四の絶縁
膜として、例えばシリコン窒化膜３２１を10〜100nm堆
積する(図４５及び図７３)。

【０１４３】その後、第六の絶縁膜として、例えばシリ
コン酸化膜４４１を50〜500nm堆積し、例えば等方性エッ
チングにより所望の高さまでエッチバックすることによ
り第六の絶縁膜であるシリコン酸化膜４４１を第一の溝
部２１０に埋め込む(図４６及び図７４)。

【０１４４】第六の絶縁膜であるシリコン酸化膜４４１
をマスクにして、例えば等方性エッチングにより第四の
絶縁膜であるシリコン窒化膜３２１の露出部を除去する
(図４７及び図７５)。

【０１４５】続いて、第十一の絶縁膜であるシリコン酸
化膜４７１を50〜500nm堆積し(図４８及び図７６)、例え
ば等方性エッチングにより所望の高さまでエッチバック
することにより第十一の絶縁膜であるシリコン酸化膜４
７１を第一の溝部２１０に埋め込む(図４９及び図７
７)。

【０１４６】第五の絶縁膜として、例えばシリコン酸化
膜４３２を10〜100nm堆積し、さらに第四の絶縁膜とし
て、例えばシリコン窒化膜３２２を10〜100nm堆積する。
その後、例えば異方性エッチングにより第四の絶縁膜で
あるシリコン窒化膜３２２を島状半導体層１１０の側壁
に第五の絶縁膜であるシリコン酸化膜４３２を介してサ
イドウォール状に配置する。

【０１４７】第六の絶縁膜として、例えばシリコン酸化
膜４４２を50〜500nm堆積し、例えば等方性エッチングに
より所望の高さまでエッチバックすることにより第六の
絶縁膜であるシリコン酸化膜４４２を第一の溝部２１０
に埋め込む。

【０１４８】続いて、第六の絶縁膜であるシリコン酸化
膜４４２をマスクにして、例えば等方性エッチングによ
り第四の絶縁膜であるシリコン窒化膜３２２の露出部を
除去する。

【０１４９】第十一の絶縁膜であるシリコン酸化膜４７
２を50〜500nm堆積し、例えば等方性エッチングにより所
望の高さまでエッチバックすることにより第十一の絶縁
膜であるシリコン酸化膜４７２を第一の溝部２１０に埋
め込む(図５０及び図７８)。

【０１５０】続いて、第五の絶縁膜として、例えばシリ
コン酸化膜４３３を10〜100nm堆積し、さらに第四の絶縁
膜として、例えばシリコン窒化膜３２３を10〜100nm堆
積する。その後、例えば異方性エッチングにより第四の
絶縁膜であるシリコン窒化膜３２３を島状半導体層１１
０の側壁に第五の絶縁膜であるシリコン酸化膜４３３を
介してサイドウォール状に配置する(図５１及び図７
９)。

【０１５１】等方性エッチングによりシリコン酸化膜を
選択的に除去し(図５２及び図８０)、露出した島状半導
体層１１０に対して、例えば熱酸化法を用いることによ
り、第七の絶縁膜として、例えばシリコン酸化膜４５０
を30nm〜300nm程度成長させる(図５３及び図８１)。

【０１５２】続いて、シリコン酸化膜、シリコン窒化膜、
シリコン酸化膜の順に等方性エッチングを行うことによ
り第五の絶縁膜であるシリコン酸化膜４３１〜４３３、
第四の絶縁膜であるシリコン窒化膜３２１〜３２３、第
七の絶縁膜であるシリコン酸化膜４５０を除去する(図
５４及び図８２)。なお、図５４における島状半導体層１
１０の形状を得るために、熱酸化法により第七の絶縁膜
であるシリコン酸化膜４５０を形成する代わりに、例え
ば等方性エッチングを行うことにより島状半導体層１１
０の側壁に深さ30nm〜300nm程度の窪みを形成してもよ
く、また熱酸化法と等方性エッチングを併用してもよく、
所望の形状が得られれば手段は限定されない。

【０１５３】例えば熱酸化法を用いて各島状半導体層１
１０の周囲に、例えば10nm程度のトンネル酸化膜となる
第三の絶縁膜として、例えばシリコン酸化膜４２０を形
成する。この際、トンネル酸化膜は熱酸化膜に限らず、Ｃ
ＶＤ酸化膜又はオキシナイトライド膜でもよい。

【０１５４】第一の導電膜となる、例えば多結晶シリコ
ン膜５１０を50nm〜200nm程度堆積し(図５５及び図８
３)、例えば異方性エッチングを行うことにより、島状半
導体層１１０の側壁に形成した窪み部に第一の導電膜で
ある多結晶シリコン膜５１０を第三の絶縁膜であるシリ
コン酸化膜４２０を介して埋め込み、それぞれ第一の導
電膜である多結晶シリコン膜５１２、５１３を分離形成
する(図５６及び図８４)。なお、第一の導電膜である多
結晶シリコン膜５１２、５１３の分離形成は異方性エッ
チングで行う代わりに、窪み部に達しないまでのエッチ
バックは等方性エッチングで行い、窪み部以下は異方性
エッチングで行ってもよいし、全て等方性エッチングで
行ってもよい。

【０１５５】必要に応じて島状半導体層１１０の側壁及
び底部に形成された第三の絶縁膜であるシリコン酸化膜
４２０を除去し(図５７及び図８５)、例えば先に述べた
技術を用いることにより選択ゲート・トランジスタが形
成される領域以外に第四の絶縁膜であるシリコン窒化膜
３２１〜３２３を第五の絶縁膜であるシリコン酸化膜４
３１〜４３３を介して形成することでマスクし(図５８
及び図８６、図５９及び図８７)、島状半導体層１１０の
側壁に対して窪み部を形成する(図６０及び図８８)。

【０１５６】続いて、例えば熱酸化法を用いて島状半導
体層１１０の側部に、例えば10nm程度のゲート酸化膜と
なる第十三の絶縁膜として、例えばシリコン酸化膜４８
０を形成する。この際、ゲート酸化膜は熱酸化膜に限ら
ず、ＣＶＤ酸化膜若しくは、オキシナイトライド膜でもよ
く、またゲート酸化膜厚とトンネル酸化膜厚との大小関
係は限定されないが、トンネル酸化膜厚よりゲート酸化
膜厚の大きい方が望ましい。

【０１５７】第二の導電膜として、例えば多結晶シリコ
ン膜を15nm〜150nm堆積し、島状半導体層１１０の側壁に
対して自己整合でエッチバックすることにより、島状半
導体層１１０の側壁に形成した窪み部に第一の導電膜で
ある多結晶シリコン膜を第十三の絶縁膜であるシリコン
酸化膜４８０を介して埋め込み、それぞれ第二の導電膜
である多結晶シリコン膜５２１、５２４を分離形成する
(図６１及び図８９)。その後、島状半導体層１１０及び半
導体基板１００に対し不純物導入を行い、N型不純物拡散
層７１０〜７２４を制御ゲート及び選択ゲートに対し自
己整合で形成する(図６２及び図９０)。例えば、0〜7°程
度傾斜した方向から5〜100 keVの注入エネルギー、砒素
あるいは燐を１×１０¹²〜１×１０¹⁵/cm²程度のドーズ
が挙げられる。ここで、N型不純物拡散層７１０〜７２４
を形成するためのイオン注入は島状半導体層１１０の全
周囲に対して行ってもよく、一方向あるいは数方向から
の注入だけでもよい。すなわちN型不純物拡散層７２１〜
７２４は島状半導体層１１０の周囲を取り囲むように形
成しなくてもよい。また、第一の配線層である不純物拡
散層７１０の形成するタイミングはN型半導体層７２１
〜７２４の形成と同時でなくても良い。

【０１５８】第八の絶縁膜として、例えばシリコン酸化
膜４６１を50〜500nm堆積し、所望の深さまでエッチバッ
クし埋め込みを行った後、第二の導電膜となる、例えば
多結晶シリコン膜５２１を15nm〜150nm堆積し、異方性エ
ッチングによりサイドウォール状に形成し選択ゲートと
する。その際、島状半導体層１１０の間隔を、図１のＡ−
Ａ’方向について予め所定の値以下に設定しておくこと
によって、マスク工程を用いることなく、その方向に連続
する選択ゲート線となる第二の配線層として形成され
る。

【０１５９】その後、図９１のように第二の導電膜であ
る多結晶シリコン膜５２１と自己整合で半導体基板であ
るp型シリコン基板１００に第二の溝部２２０を形成し、
不純物拡散層７１０を分離する(図６３及び図９１)。つ
まり、第二の導電膜の分離部と自己整合的に第一の配線
層の分離部を形成する。 第八の絶縁膜であるシリコン酸化膜４６２を50nm〜500n
m堆積し、異方性エッチング及び等方性エッチングによ
り第二の導電膜である多結晶シリコン膜５２１の側部及
び上部を埋設するように第八の絶縁膜であるシリコン酸
化膜４６２を埋めこむ。 続いて、島状半導体層１１０に対して埋込み形成した第
一の導電膜である多結晶シリコン膜５１２、５１３の側
壁に、例えば先に述べた技術を用いてさらに窪みを形成
し、その窪みの内部に第二の導電膜である多結晶シリコ
ン膜５２２、５２３を層間絶縁膜６１２、６１３を介し
て形成する(図６４及び図９２)。この層間絶縁膜６１２、
６１３は、例えばＯＮＯ膜とする。具体的には熱酸化法
により多結晶シリコン膜表面に5〜10nmのシリコン酸化
膜とＣＶＤ法により5〜10nmのシリコン窒化膜とさらに5
〜10nmのシリコン酸化膜とを順次堆積する。 その後、さらに第二の導電膜となる多結晶シリコン膜５
２２を15nm〜150nm堆積し、エッチバックする。このと
き、図１のＡ−Ａ’方向について予め所定の値以下に設
定しておくことによって、マスク工程を用いることなく、
その方向に連続する制御ゲート線となる第三の配線層と
して形成される。 第八の絶縁膜であるシリコン酸化膜４６３を50nm〜500n
m堆積し、異方性エッチング及び等方性エッチングによ
り第二の導電膜である多結晶シリコン膜５２２の側部及
び上部を埋設するように第八の絶縁膜である酸化膜４６
３を埋めこむ(図６５及び図９３)。

【０１６０】同様に繰り返すことで第二の導電膜である
多結晶シリコン膜５２３を15nm〜150nm堆積し、異方性
エッチングによりサイドウォール状に形成し、第二の導
電膜である多結晶シリコン膜５２３の側部及び上部を埋
設するように第八の絶縁膜であるシリコン酸化膜４６４
を埋めこむ(図６６及び図９４)。 続いて、第二の導電膜である多結晶シリコン膜５２４を
15nm〜150nm堆積し、異方性エッチングによりサイドウォ
ール状に形成する(図６７及び図９５)。 第二の導電膜である多結晶シリコン膜５２４の上層に第
十の絶縁膜となる、例えばシリコン酸化膜４６５を100n
m〜500nm堆積し、エッチバック又はＣＭＰ法などにより
不純物拡散層７２４を備える島状半導体層１１０の上部
を露出させ(図６８及び９６)、必要に応じて島状半導体
層１１０の上部に対して、例えばイオン注入法により不
純物濃度調整を行い、第四の配線層８４０を第二若しく
は第三の配線層と方向が交差するよう島状半導体層１１
０の上部と接続する。 その後、公知の技術により層間絶縁膜を形成し、コンタ
クトホール及びメタル配線を形成する。これにより、第一
の導電膜となる多結晶シリコン膜を浮遊ゲートとする電
荷蓄積層に蓄積される電荷状態によってメモリ機能を有
する半導体記憶装置が実現する(図６９及び図９７)。

【０１６１】このように浮遊ゲートを島状半導体層１１
０の側壁に埋込み、かつ制御ゲートを該浮遊ゲートの側
壁に埋込むことにより、浮遊ゲートのみを島状半導体層
１１０の側壁に埋込んだ場合と比較して各メモリセルに
おけるトンネル酸化膜面積に対する層間絶縁膜面積の
比、すなわちカップリング比が上昇することにより書込
み速度が向上する。また、選択ゲートである第二の導電
膜である多結晶シリコン膜５２１、５２４も島状半導体
層１１０の内部に埋め込まれているため、マトリックス
状に配置される島状半導体層１１０の各スペース間隔は
制御ゲートや選択ゲートの配線の配置に要する間隔のみ
で十分となり、さらなる高集積化の可能性を有する。

【０１６２】なお、最小加工寸法でパターニングされた
レジストＲ１を用いて島状半導体層１１０を形成する際
には、例えばサイドウォールスペーサーによりスペース
間隔を狭め、島状半導体層１１０の径が増加するように
形成してもよい。また、第一の導電膜である多結晶シリ
コン膜５１２、５１３の側壁にそれぞれ設けられた窪み
部に第二の導電膜である多結晶シリコン膜５２２、５２
３の一部が配置されるような構造でもよく、また浮遊ゲ
ートに層間絶縁膜を介して埋め込まれる第二の導電膜で
ある多結晶シリコン膜５２２、５２３の形状は限定され
ない。 この製造例の一例として、p型半導体基板上に格子島状
の第一の溝部２１０を形成しているが、n型半導体基板
内に形成されたp型不純物拡散層又はp型シリコン基板内
に形成されたn型不純物拡散層内にさらに形成されたp型
不純物拡散層に格子島状の第一の溝部２１０を形成して
もよい。また、各不純物拡散層の導電型は各々逆導電型
でもよい。

【０１６３】この製造例では、第一の絶縁膜であるシリ
コン窒化膜３１０のような半導体基板若しくは多結晶シ
リコン膜の表面に形成される膜はシリコン表面側からシ
リコン酸化膜／シリコン窒化膜の複層膜としてもよい。
シリコン酸化膜の埋め込みに用いる際の、シリコン酸化
膜の形成手段はＣＶＤ法に限らず、例えばシリコン酸化
膜を回転塗布により形成しても良い。

【０１６４】第一の導電膜である多結晶シリコン膜５１
２、５１３を埋込むための窪み、及び第二の導電膜である
多結晶シリコン膜５２１、５２４を埋込むための窪み、若
しくは第二の導電膜である多結晶シリコン膜５２２、５
２３を埋込むための窪みは、この製造例では、それぞれ
一括で形成したが、各段ごとに形成してもよい。また、
例えば第一の導電膜である多結晶シリコン膜５１２、５
１３を埋込むための窪みと第二の導電膜である多結晶シ
リコン膜５２１、５２４を埋込むための窪みとを同時に
一括で形成してもよいし、一度に窪みを形成する数や順
序は限定されない。

【０１６５】なお、この製造例では、マスクを用いること
なく各メモリセルの制御ゲートを一方向について連続す
るように形成した。これは、島状半導体層の配置が対称的
でない場合に初めて可能である。すなわち、第二若しくは
第三の配線層方向の島状半導体層との隣接間隔を、第四
の配線層方向にそれより小さくすることにより、第四の
配線層方向には分離され、第二若しくは第三の配線層方
向に繋がる配線層がマスク無しで自動的に得られる。こ
れに対して、例えば、島状半導体層の配置を対称にした場
合にはフォトリソグラフィによりレジストのパターンニ
ング工程により配線層の分離を行ってもよい。

【０１６６】また、複数のメモリセル部の上部と下部に
選択ゲートを配置することでメモリセルトランジスタが
過剰消去の状態、すなわち、読み出し電圧が0Vであっ
て、しきい値が負の状態になり、非選択セルでもセル電
流が流れる現象を防止することができる。

【０１６７】さらに、図６９及び図９６では、第四の配
線層８４０が島状半導体層１１０に対してアライメント
ずれが発生した場合を示しているが、図７０及び図９８
に示すようにアライメントずれなく形成することが好ま
しい。

【０１６８】製造例２ この実施の形態で形成する半導体記憶装置は、半導体基
板が、例えば少なくとも一つの窪みを有した柱状の島状
半導体層に加工され、該島状半導体層の側面を活性領域
面とし、各々の窪みの内部にトンネル酸化膜、浮遊ゲート
及び制御ゲートが形成され、島状半導体層の上部と下部
にさらに窪みを設け、その窪みの内部にゲート酸化膜と
選択ゲートが形成された選択ゲート・トランジスタを配
置し、選択ゲート・トランジスタに挟まれてメモリ・ト
ランジスタが複数個、例えば２個配置され、各々トラン
ジスタを該島状半導体層に沿って直列に接続され、選択
ゲート・トランジスタのゲート絶縁膜厚がメモリ・トラ
ンジスタのゲート絶縁膜厚より大きい。各々のメモリ・
トランジスタのトンネル酸化膜及び浮遊ゲートは一括で
形成される。

【０１６９】このような半導体記憶装置は以下の製造方
法により形成することができる。なお、図９９及び図１
００、図１０１及び図１０２は、それぞれ、ＥＥＰＲＯ
Ｍのメモリセルアレイを示す平面図である図１のＡ−
Ａ′線及びＢ−Ｂ′線断面図である。

【０１７０】この製造例では、製造例１で説明される半
導体記憶装置において、図９９及び図１００に表される
ような、島状半導体層１１０に形成される少なくとも一
つの窪みの形状が単純な凹型ではない場合を示してい
る。より具体的には、熱酸化法により第七の絶縁膜であ
るシリコン酸化膜４５０を形成する際に、第四の絶縁膜
であるシリコン窒化膜３２２の端部から酸化剤が入り、
第四の絶縁膜であるシリコン窒化膜３２２の内側の島状
半導体層１１０の一部が酸化されることによってこのよ
うな窪みの形状が発生し得るが、このような窪みの形状
でもよく、窪みは柱状に加工された島状半導体層１１０
の側壁の一部の径が小さくなっていれば、その形状は限
定されない。

【０１７１】また、製造例１で説明される半導体記憶装
置において、浮遊ゲートと制御ゲートが同一の窪みに配
置される場合、例えば図１０１及び図１０２に示される
ような配置でもよく、窪みの内部における浮遊ゲートと
制御ゲートの配置関係は限定されない。

【０１７２】製造例３ この実施の形態で形成する半導体記憶装置は、半導体基
板が、例えば少なくとも一つの窪みを有した柱状の島状
半導体層に加工され、該島状半導体層の側面を活性領域
面とし、各々の窪みの内部にトンネル酸化膜、浮遊ゲート
及び制御ゲートが形成され、島状半導体層の上部と下部
にさらに窪みを設け、その窪みの内部にゲート酸化膜と
選択ゲートが形成された選択ゲート・トランジスタが配
置され、選択ゲート・トランジスタに挟まれてメモリ・
トランジスタが複数個、例えば２個配置され、各々トラン
ジスタを該島状半導体層に沿って直列に接続され、選択
ゲート・トランジスタのゲート絶縁膜厚がメモリ・トラ
ンジスタのゲート絶縁膜厚より大きい。各々のメモリ・
トランジスタのトンネル酸化膜及び浮遊ゲートは一括で
形成されてなる。

【０１７３】このような半導体記憶装置は以下の製造方
法により形成することができる。 なお、図１０３及び図１０４は、ＥＥＰＲＯＭのメモリ
セルアレイを示す平面図である図２のＡ−Ａ′線及びＢ
−Ｂ′線断面図である。

【０１７４】この製造例では,製造例１で説明される半
導体記憶装置において、Ａ−Ａ′方向に連続する島状半
導体層を、例えばパターニングされたマスクを用いて少
なくとも不純物拡散層７１０を分離するまで異方性エッ
チングを行い、第十五の絶縁膜として、例えばシリコン
酸化膜４９０を埋め込むことにより実現される（図１０
３及び図１０４）。

【０１７５】これにより製造例１と比較し、素子として
の性能は劣ることが予想されるものの、同等の機能を有
する半導体記憶装置が倍の素子容量で得られる。 なお、第十五の絶縁膜はシリコン酸化膜の代わりにシリ
コン窒化膜でもよく、絶縁膜であれば限定されない。

【０１７６】製造例４ この実施の形態で形成する半導体記憶装置は、半導体基
板が、例えば少なくとも一つの窪みを有した柱状の島状
半導体層に加工され、該島状半導体層の側面を活性領域
面とし、各々の窪みの内部に電荷蓄積層として積層絶縁
膜及び制御ゲートが形成され、島状半導体層の上部と下
部にさらに窪みを設け、その窪みの内部にゲート酸化膜
と選択ゲートが形成された選択ゲート・トランジスタが
配置され、選択ゲート・トランジスタに挟まれてメモリ
・トランジスタが複数個、例えば２個配置され、各々トラ
ンジスタを該島状半導体層に沿って直列に接続され、各
々のメモリ・トランジスタの積層絶縁膜及び制御ゲート
が一括で形成されてなる。このような半導体記憶装置は
以下の製造方法により形成することができる。なお、図
１０５及び図１０６は、ＥＥＰＲＯＭのメモリセルアレ
イを示す平面図である図８のＡ−Ａ′線及びＢ−Ｂ′線
断面図である。

【０１７７】この製造例では、製造例１で説明される半
導体記憶装置において、図１０５及び図１０６に示され
るように、第三の絶縁膜であるシリコン酸化膜４２０を
形成する代わりに、積層絶縁膜６２２及び６２３を形成
し、かつ層間絶縁膜６１２、６１３を形成しないことによ
って実現される。なお、ここでいう積層絶縁膜は、例えば
トンネル酸化膜とシリコン窒化膜の積層構造若しくはそ
のシリコン窒化膜表面にさらにシリコン酸化膜を形成し
た構造とし、電荷蓄積層を製造例１のような浮遊ゲート
への電子注入ではなく、積層絶縁膜へのトラップにより
実現している。これにより製造例１と同様の効果が得ら
れる。

【０１７８】製造例５ この実施の形態で形成する半導体記憶装置は、酸化膜が
挿入された半導体基板、例えばＳＯＩ基板の酸化膜上の
半導体部が、例えば少なくとも一つの窪みを有した柱状
の島状半導体層に加工され、該島状半導体層の側面を活
性領域面とし、各々の窪みの内部にトンネル酸化膜、浮遊
ゲート及び制御ゲートが形成され、島状半導体層の上部
と下部にさらに窪みを設け、その窪みの内部にゲート酸
化膜と選択ゲートが形成された選択ゲート・トランジス
タが配置され、選択ゲート・トランジスタに挟まれてメ
モリ・トランジスタが複数個、例えば２個配置され、各々
トランジスタが該島状半導体層に沿って直列に接続さ
れ、選択ゲート・トランジスタのゲート絶縁膜厚がメモ
リ・トランジスタのゲート絶縁膜厚より大きく、各々の
メモリ・トランジスタのトンネル酸化膜及び浮遊ゲート
が一括で形成されてなる。このような半導体記憶装置は
以下の製造方法により形成することができる。なお、図１
０７及び図１０８、図１０９及び図１１０は、それぞ
れ、ＥＥＰＲＯＭのメモリセルアレイを示す平面図であ
る図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。

【０１７９】この製造例によっても、製造例１と同様の
効果が得られる。さらに、第一の配線層となる不純物拡散
層７１０の接合容量が抑制若しくは除外される。また、基
板としてＳＯＩ基板を用いることは本発明における全て
の実施例において適応できる。

【０１８０】ＳＯＩ基板を用いる際、第一の配線層であ
る不純物拡散層７１０はＳＯＩ基板の酸化膜に達しても
よいし(図１０７及び図１０８)、達しなくてもよい(図１
０９及び図１１０)。なお、第一の配線層を分離形成する
ための溝はＳＯＩ基板の酸化膜に達してもよいし、達し
なくてもよいし、ＳＯＩ基板の酸化膜を突き抜けるまで
深く形成してもよいし、不純物拡散層７１０が分離され
ていれば限定されない。 また、この製造例では、絶縁膜として基板に酸化膜が挿
入されたＳＯＩ基板を用いたが、該絶縁膜はシリコン窒
化膜でもよいし、絶縁膜の種類は問わない。

【０１８１】製造例６ この実施の形態で形成する半導体記憶装置は、半導体基
板が、例えば少なくとも一つの窪みを有した柱状の島状
半導体層に加工され、該島状半導体層の側面を活性領域
面とし、各々の窪みの内部にトンネル酸化膜、浮遊ゲート
及び制御ゲートが形成され、島状半導体層の上部と下部
にさらに窪みを設け、その窪みの内部にゲート酸化膜と
選択ゲートが形成された選択ゲート・トランジスタが配
置され、選択ゲート・トランジスタに挟まれてメモリ・
トランジスタが複数個、例えば２個配置され、各々トラン
ジスタが該島状半導体層に沿って直列に接続され、選択
ゲート・トランジスタのゲート絶縁膜厚がメモリ・トラ
ンジスタのゲート絶縁膜厚より大きく、各々のメモリ・
トランジスタのトンネル酸化膜及び浮遊ゲートが一括で
形成されてなる。このような半導体記憶装置は以下の製
造方法により形成することができる。なお、図１１１及
び図１１２は、ＥＥＰＲＯＭのメモリセルアレイを示す
平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図で
ある。

【０１８２】この製造例では、製造例１で説明される半
導体記憶装置において、島状半導体層１１０に配置され
る各メモリ・トランジスタ及び選択ゲート・トランジス
タの素子間距離を20nm〜40nm程度に保ち、素子間拡散層
７２１〜７２３を導入しないことにより実現される（図
１１１及び図１１２）。

【０１８３】これにより、製造例と同様の効果が得られ
る。

【０１８４】読み出しの際は、図１１１に示すように、
各々のゲート電極５２１、５２２、５２３、５２４にD1
からD4に示す空乏層及び反転層が電気的に接続すること
により、不純物拡散層７１０と７２５の間に電流が流れ
得る経路が設定できる。この状態において、電荷蓄積層
５１２、５１３の状態によりD2、D3に反転層が形成され
るかどうかを選択できるようゲート５２１、５２２、５
２３、５２４の印加電圧を設定しておけばメモリセルの
情報を読み出すことができる。

【０１８５】また、D1〜D4の分布は、図１１３に示すよ
うに、完全空乏型になる方が望ましく、この場合メモリ
セル及び選択ゲート・トランジスタにおけるバックバイ
アス効果の抑制が期待され素子性能のばらつき低減等の
効果が得られる。

【０１８６】不純物導入量の調整若しくは熱処理の調整
により不純物拡散層７１０〜７２４の拡散を抑制するこ
とができ、島状半導体層１１０の高さ方向の距離を短く
設定することができ、コストの削減及びプロセスのばら
つき抑制に貢献する。

【０１８７】製造例７ 第一の配線層の方向と第四の配線層の方向が平行である
構造を得るための具体的な製造例を説明する。このよう
な半導体記憶装置は以下の製造方法により形成すること
ができる。なお、図１１４及び図１１５は、ＥＥＰＲＯ
Ｍのメモリセルアレイを示す平面図である図１のＡ−
Ａ′線及びＢ−Ｂ′線断面図である。

【０１８８】この製造例では、製造例１で説明される半
導体記憶装置において、Ａ−Ａ′線方向に連続する第一
の配線を、例えばパターニングされたレジストを用いて
異方性エッチングを行い、第八の絶縁膜として、例えば
シリコン酸化膜４６０を埋め込むことで分離し、一方、Ｂ
−Ｂ′線方向には第一の配線を分離しないよう、第二の
導電膜である多結晶シリコン膜５２１をサイドウォール
状に形成した後に行われる、自己整合による不純物拡散
層７１０の分離工程を省略する。 これにより、第一の配線層と第四の配線層が平行である
第一の導電膜となる多結晶シリコン膜を浮遊ゲートとす
る電荷蓄積層に蓄積される電荷状態によってメモリ機能
を有する半導体記憶装置が実現する（図１１４及び図１
１５）。

【０１８９】製造例８ 第一の配線層がメモリアレイに対し電気的に共通である
構造を得るための具体的な製造例を説明する。なお、図
１１６及び図１１７は、ＥＥＰＲＯＭのメモリセルアレ
イを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線
断面図である。この製造例では、製造例１で説明される
半導体記憶装置において、半導体基板１００に第二の溝
部２２０を形成せず、製造例１からこれに関わる工程を
省略することにより、少なくともアレイ内の第一の配線
層が分割されずに共通となる、第一の導電膜となる多結
晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積され
る電荷状態によってメモリ機能を有する半導体記憶装置
が実現する（図１１６及び図１１７）。

【０１９０】製造例９ メモリ・トランジスタ及び選択ゲート・トランジスタの
ゲートの垂直な方向の長さが異なる場合の具体的な製造
例を説明する。なお、図１１８及び図１１９、図１２０
及び図１２１は、それぞれ、ＥＥＰＲＯＭのメモリセル
アレイを示す平面図である図１のＡ−Ａ′線及びＢ−
Ｂ′線断面図である。

【０１９１】このようにメモリセルのゲート若しくは選
択ゲートとなる第一の導電膜である多結晶シリコン膜５
１１〜５１４の半導体基板１００に対して垂直な方向の
長さは、図１１８及び図１１９に示すように、第一の導
電膜である多結晶シリコン膜５１２、５１３のメモリセ
ルのゲート長が異なってもよい。

【０１９２】また、図１２０及び図１２１に示すよう
に、第二の導電膜である多結晶シリコン膜５２１、５２
４の選択ゲート長が異なっても、第二の導電膜である多
結晶シリコン膜５２１〜５２４の垂直な方向の長さが同
じ長さでなくてもよい。 むしろ、島状半導体層１１０において直列に接続されて
なるメモリセルを読み出す際の、基板からのバックバイ
アス効果によるしきい値低下を考慮して、各々のトラン
ジスタのゲート長を変化させることで対応する方が望ま
しい。この際、階層毎にゲート長である第一及び第二の導
電膜の高さが制御できるため、各メモリセルの制御は容
易に行える。

【０１９３】製造例１０ 島状半導体層１１０が不純物拡散層７１０により電気的
にフローティング状態になる場合の具体的な製造例を説
明する。なお、図１２２及び図１２３、図１２４及び図
１２５は、それぞれ、ＥＥＰＲＯＭのメモリセルアレイ
を示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断
面図である。

【０１９４】この製造例では、製造例１で説明される半
導体記憶装置において、不純物拡散層７１０、７２１〜７
２３の配置を変更することにより実現される。

【０１９５】図１２２及び図１２３に示されるように、
半導体基板１００と島状半導体層１１０とが電気的に接
続されないように不純物拡散層７１０を配置してもよ
い。

【０１９６】また、図１２４及び図１２５に示されるよ
うに、島状半導体層１１０に配置される各々のメモリセ
ル及び選択ゲート・トランジスタの活性領域も電気的に
絶縁されるよう、不純物拡散層７２１〜７２３を配置し
てもよいし、読み出し時若しくは消去時、書込み時に与
える電位により広がる空乏層で同等の効果が得られるよ
う不純物拡散層７１０、７２１〜７２３を配置してもよ
い。 これにより、製造例１と同様の効果が得られ、さらに各
メモリセルの活性領域を基板に対してフローティング状
態となるように不純物拡散層を配置したことで基板から
のバックバイアス効果がなくなり、読み出し時における
各メモリセルのしきい値の低下によるメモリセルの特性
のばらつきが抑制される。なお、各メモリセル及び選択
ゲート・トランジスタは完全空乏型になることが望まし
い。

【０１９７】製造例１１ 島状半導体層１１０の底部の形状が単純な円柱状でない
場合の具体的な製造例を説明する。なお、図１２６及び
図１２７、図１２８及び図１２９は、それぞれ、ＥＥＰ
ＲＯＭのメモリセルアレイを示す平面図である図１のＡ
−Ａ′線及びＢ−Ｂ′線断面図である。

【０１９８】格子縞状の第一の溝部２１０の底部形状
は、図１２６及び図１２７に示すように、部分的若しく
は全体が丸みを帯びた傾斜構造を呈してもよい。また第
二の導電膜となる多結晶シリコン膜５２１の下端部が第
一の溝部２１０の底部の傾斜部に差しかかっても、差し
かからなくてもよい。 格子縞状の第一の溝部２１０の底部形状は、図１２８及
び図１２９に示すような傾斜構造を呈してもよく、第二
の導電膜となる多結晶シリコン膜５２１の下端部が第一
の溝部２１０の底部の傾斜部に差しかかっても、差しか
からなくてもよい。

【０１９９】製造例１２ 島状半導体層１１０の形状が単純な円柱状でない場合の
具体的な製造例を説明する。なお、図１３０及び図１３
１、図１３２及び図１３３は、それぞれ、ＥＥＰＲＯＭ
のメモリセルアレイを示す平面図である図１のＡ−Ａ′
線及びＢ−Ｂ′線断面図である。

【０２００】反応性イオンエッチングにより第一の溝部
２１０を形成する際、図１３０及び図１３１に示すよう
に島状半導体層１１０の上端部と下端部の水平方向の位
置がずれていてもよい。

【０２０１】また、図１３２及び図１３３に示すよう
に、島状半導体層１１０の上端部と下端部の外形が異な
っていてもよい。

【０２０２】例えば、上面からの図１のように、島状半
導体層１１０が円形を呈している場合は、図１３０及び
図１３１では斜め円柱を呈している構造となり、図１３
２及び図１３３では円錐形を呈している。なお、半導体
基板１００に対して垂直な方向に直列にメモリセルを配
置できる構造であるならば、島状半導体層１１０の形状
は特に限定されない。

【０２０３】製造例１３ 素子間拡散層をイオン注入ではなくN型半導体層のエピ
タキシャル成長により形成する場合の具体的な製造例を
説明する。なお、図１３４〜図１３５及び図１３６〜図
１３７は、それぞれ、ＥＥＰＲＯＭのメモリセルアレイ
を示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断
面図である。

【０２０４】この製造例では、製造例１で説明される半
導体記憶装置において、第一の溝部２１０を形成した
後、N型半導体層７１０を10nm〜100nmエピタキシャル成
長させ（図１３４及び図１３６）、以降の工程は素子間
拡散層のイオン注入を省略すること以外は、製造例１と
同様に行うことにより実現される（図１３５及び図１３
７）。

【０２０５】これにより、素子間拡散層は第七の絶縁膜
であるシリコン酸化膜４５０を熱酸化法により形成した
時点で一括分離形成される。また、イオン注入を用いない
ことにより、低角度注入による制御性の困難さに起因す
る素子性能のばらつきの発生を防止することができる。
さらに製造例１で説明される半導体記憶装置のように、
浮遊ゲート、制御ゲート及び選択ゲートを島状半導体層
１１０の内部に形成する構造においては、マトリックス
状に配置される島状半導体層１１０の各スペース間隔は
制御ゲートや選択ゲートの配線の配置に要する間隔のみ
で十分であるため、例えば最小加工寸法でパターニング
されたレジストＲ１を用いて島状半導体層１１０を形成
し、サイドウォールスペーサーによりスペース間隔を狭
め、島状半導体層１１０の径が増加するように形成する
ことを想定する場合には、サイドウォールスペーサーを
用いずともこの製造例の方法により容易に実現可能とな
る。

【０２０６】また、必要に応じて島状半導体層１１０の
上部や底部に対して、例えばイオン注入法により不純物
濃度調整を行ってもよい。 この製造例において素子間拡散層は、N型半導体層のエ
ピタキシャル成長が望ましいが、多結晶シリコン膜でも
よく、導電膜であれば種類は限定しない。

【０２０７】製造例１４ この製造例で形成する半導体記憶装置は、柱状に加工し
た島状半導体層の側面に少なくとも一つ形成する窪みの
領域を、複層からなる積層膜によって事前に画定した後、
フォトレジストマスクにより開口されたホール状溝に選
択エピタキシャルシリコン成長により柱状に島状半導体
層形成し、該島状半導体層の側面を活性領域面とし、各々
の窪みの内部にトンネル酸化膜及び電荷蓄積層として浮
遊ゲートが形成され、島状半導体層の上部と下部にさら
に窪みを設け、その窪みの内部にゲート酸化膜と選択ゲ
ートを形成した選択ゲート・トランジスタが配置され、
選択ゲート・トランジスタに挟まれてメモリ・トランジ
スタが複数個、例えば２個配置され、各々トランジスタを
該島状半導体層に沿って直列に接続され、選択ゲート・
トランジスタのゲート絶縁膜厚はメモリ・トランジスタ
のゲート絶縁膜厚より大きい。各々のメモリ・トランジ
スタのトンネル酸化膜及び浮遊ゲートが一括で形成す
る。

【０２０８】このような半導体記憶装置は以下の製造方
法により形成することができる。なお、図１３８〜図１
４６及び図１４７〜図１５５は、それぞれ、ＥＥＰＲＯ
Ｍのメモリセルアレイを示す平面図である図１のＡ−
Ａ′線及びＢ−Ｂ′線断面図である。

【０２０９】まず、p型シリコン基板１００の表面に、
例えばＣＶＤ法により第五の絶縁膜として、例えばシリ
コン酸化膜４３１を50〜500nm堆積し、続いて第四の絶縁
膜として、例えばシリコン窒化膜３２１を10nm〜100nm
堆積、第五の絶縁膜として、例えばシリコン酸化膜４３
２を50〜500nm堆積、第四の絶縁膜として、例えばシリコ
ン窒化膜３２２を10nm〜100nm堆積、第五の絶縁膜とし
て、例えばシリコン酸化膜４３３を50〜500nm堆積、第
四の絶縁膜として、例えばシリコン窒化膜３２３を100n
m〜5000nm堆積する。なお、第五の絶縁膜であるシリコン
酸化膜４３２、４３３の堆積膜厚はメモリセルの浮遊ゲ
ート高さになるよう設定する。

【０２１０】続いて、公知のフォトリソグラフィ技術に
よりパターンニングされたレジストＲ２をマスクとして
用いて(図１３８及び図１４７)、例えば反応性イオンエ
ッチングにより第四の絶縁膜であるシリコン窒化膜３２
３及び第五の絶縁膜であるシリコン酸化膜４３３、第四
の絶縁膜であるシリコン窒化膜３２２、第五の絶縁膜で
あるシリコン酸化膜４３２、第四の絶縁膜であるシリコ
ン窒化膜３２１、第五の絶縁膜であるシリコン酸化膜４
３１を順次エッチングして第三の溝部２３０を形成し、
レジストＲ２を除去する(図１３９及び図１４８)。

【０２１１】第十五の絶縁膜として、例えばシリコン酸
化膜４９１を20nm〜200nm堆積し、膜厚分程度の異方性エ
ッチングを施すことにより、第三の溝部２３０の内壁に
第十五の絶縁膜であるシリコン酸化膜４９１をサイドウ
ォール状に配置する(図１４０及び図１４９)。

【０２１２】その後、第三の溝部２３０に第十五の絶縁
膜であるシリコン酸化膜４９１を介して島状半導体層１
１０を埋め込む。例えば第三の溝部２３０の底部に位置
するp型シリコン基板１００より半導体層を選択的にエ
ピタキシャル成長させる(図１４１及び図１５０)。

【０２１３】また、島状半導体層１１０を第四の絶縁膜
であるシリコン窒化膜３２３に対して平坦化を行う。こ
の際、等方性エッチングを用いたエッチバックでもよい
し、異方性エッチングを用いたエッチバックでもよいし、
ＣＭＰを用いた平坦化埋めこみでもよく、種々組み合わ
せてもよいし、その手段は問わない。

【０２１４】第一の絶縁膜として、例えばシリコン窒化
膜３１０を100nm〜1000nm程度堆積し、公知のフォトリソ
グラフィ技術によりパターンニングされたレジストＲ３
をマスクとして用いて(図１４２及び図１５１)、例えば
反応性イオンエッチングにより第一の絶縁膜であるシリ
コン窒化膜３１０、第四の絶縁膜であるシリコン窒化膜
３２３、第五の絶縁膜であるシリコン酸化膜４３３、第四
の絶縁膜であるシリコン窒化膜３２２、第五の絶縁膜で
あるシリコン酸化膜４３２を順次エッチングし、第五の
絶縁膜であるシリコン酸化膜４３２を露出させる。この
際、第四の絶縁膜であるシリコン窒化膜３２１が露出す
るまで第五の絶縁膜であるシリコン酸化膜４３２をエッ
チングしてもよい。

【０２１５】続いて、レジストＲ３を除去した後(図１
４３及び図１５２)、等方性エッチングによりシリコン酸
化膜を全面除去し(図１４４及び図１５３)、露出した島
状半導体層１１０に対して、例えば熱酸化法を用いるこ
とにより第七の絶縁膜として、例えばシリコン酸化膜４
５０を形成する(図１４５及び図１５４)。

【０２１６】以降は製造例１に準じることにより、第一
の導電膜となる多結晶シリコン膜を浮遊ゲートとする電
荷蓄積層に蓄積される電荷状態によってメモリ機能を有
する半導体記憶装置が実現する(図１４６及び図１５
５)。 これにより、製造例１と同様の効果が得られ、さらに、柱
状に加工した島状半導体層の側面に少なくとも一つ形成
する窪みの領域を、複層からなる積層膜によって精度よ
く設定できるため、素子性能のばらつきの低減が可能と
なる利点を有する。

【０２１７】製造例１５ この製造例で形成する半導体記憶装置は、半導体基板
が、例えば少なくとも一つの窪みを有した柱状の島状半
導体層に加工され、該島状半導体層の側面を活性領域面
とし、各々の窪みの内部にトンネル酸化膜、浮遊ゲート及
び制御ゲートが形成され、島状半導体層の上部と下部に
さらに窪みを設け、その窪みの内部にゲート酸化膜と選
択ゲートが形成された選択ゲート・トランジスタが配置
され、選択ゲート・トランジスタに挟まれてメモリ・ト
ランジスタが複数個、例えば２個配置され、各々トランジ
スタが該島状半導体層に沿って直列に接続され、選択ゲ
ート・トランジスタのゲート絶縁膜厚がメモリ・トラン
ジスタのゲート絶縁膜厚より大きい。各々のメモリ・ト
ランジスタのトンネル酸化膜及び浮遊ゲートは一括で形
成されてなる。また、各々のメモリ・トランジスタの活
性領域に電位を伝達すべく各々のトランジスタの間に伝
達ゲートが配置されている。

【０２１８】このような半導体記憶装置は以下の製造方
法により形成することができる。なお、図１５６及び図
１５７は、ＥＥＰＲＯＭのメモリセルアレイを示す平面
図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図であ
る。

【０２１９】この製造例では、不純物拡散層７２１〜７
２３を導入せず、第二の導電膜である多結晶シリコン膜
５２１、５２２、５２３、５２４を形成させた後、第三の
導電膜として、例えば多結晶シリコン膜５３０によるゲ
ート電極の形成を行う工程が追加されたこと以外は、製
造例１と同様に行うことにより実現される（図１５６及
び図１５７）。

【０２２０】読み出しの際は、図１５６に示すように各
々のゲート電極５２１、５２２、５２３、５２４、５３
０にD1からD7に示す空乏層及び反転層が電気的に接続す
ることにより、不純物拡散層７１０と７２５の間に電流
が流れ得る経路が設定できる。 この状態において、電荷蓄積層５１２、５１３の状態
によりD2、D3に反転層が形成されるかどうかを選択でき
るようゲート電極５２１、５２２、５２３、５２４、５
３０の印加電圧を設定しておけばメモリセルの情報を読
み出すことができる。

【０２２１】また、D1〜D4の分布は、図１５８に示すよ
うに完全空乏型になる方が望ましく、この場合メモリセ
ル及び選択ゲート・トランジスタにおけるバックバイア
ス効果の抑制が期待され素子性能のばらつき低減等の効
果が得られる。

【０２２２】この製造例によっても製造例１と同様の効
果が得られる。また製造工程が削減され、島状半導体層
１１０の必要な高さを低くすることができプロセスばら
つきが抑制される。 なお、第三の導電膜である多結晶シリコン膜５３０の上
端、下端の位置は図１５７に示されるような位置でもよ
く、上端は少なくとも第二の導電膜である多結晶シリコ
ン膜５２４の下端より上に、上端は少なくとも第二の導
電膜である多結晶シリコン膜５２１の上端より下に位置
しておけばよい。

【０２２３】製造例１６ 第八の絶縁膜であるシリコン酸化膜４６１〜４６５の埋
め込みが完全でない場合の具体的な製造例を説明する。
なお、図１５９及び図１６０、図１６１及び図１６２
は、それぞれ、ＥＥＰＲＯＭのメモリセルアレイを示す
平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図で
ある。

【０２２４】製造例１で説明される半導体記憶装置にお
いては、第二の溝部２２０の形成は第二の導電膜である
多結晶シリコン膜５２１をマスクにし、反応性イオンエ
ッチングにより自己整合で形成したが、マスクにする部
位は第二の導電膜である多結晶シリコン膜５２２でも、
第二の導電膜である多結晶シリコン膜５２３でも、第二
の導電膜である多結晶シリコン膜５２４でもよい。ま
た、公知のフォトリソグラフィ技術によりパターンニン
グされたレジストを用いて分離形成してもよい。

【０２２５】なお、一例として第二の溝部２２０の形成
を第二の導電膜である多結晶シリコン膜５２４をマスク
にし自己整合で分離形成する場合、形成された第二の溝
部２２０に第八の絶縁膜であるシリコン酸化膜４６５を
埋め込む際に完全に埋め込むことができず、図１５９及
び図１６０に示されるように、中空が形成されることに
なっても、中空がエアギャップとして各制御ゲート線、選
択ゲート線間の絶縁が実現できるのであればよい。

【０２２６】また、図１６１及び図１６２に示されるよ
うに、第二の溝部２２０に第八の絶縁膜であるシリコン
酸化膜４６５を埋め込む前にシリコン酸化膜を選択的に
除去してもよい。 以上のように中空を備えることで低誘電率化が実現さ
れ、寄生容量の抑制された高速なデバイス特性が期待さ
れる。

【０２２７】製造例１７ 浮遊ゲートの外周が島状半導体層１１０の外周と異なる
場合の具体的な製造例を説明する。なお、図１６３〜図
１６４及び図１６５〜図１６６は、それぞれ、ＥＥＰＲ
ＯＭのメモリセルアレイを示す平面図である図１のＡ−
Ａ′線及びＢ−Ｂ′線断面図である。

【０２２８】製造例１で説明される半導体記憶装置にお
いては、浮遊ゲートの外周が島状半導体層１１０の外周
と等しい場合を示しているが、浮遊ゲートの外周は島状
半導体層１１０の外周と異なっていてもよく、また制御
ゲートの外周も浮遊ゲートの外周や島状半導体層１１０
の外周と異なっていてもよい。

【０２２９】より具体的には、製造例１において島状半
導体層１１０の側面に形成した窪みに第一の導電膜であ
る多結晶シリコン膜５１２、５１３を埋設した後、第六の
絶縁膜であるシリコン酸化膜４４０を埋め込む際、島状
半導体層１１０の側面に形成された窪みに埋め込まれて
いない部分の第三の絶縁膜であるシリコン酸化膜４２０
は除去され、図１６３及び図１６５に示すように第三の
絶縁膜であるシリコン酸化膜４２０の厚さ分だけ、第一
の導電膜である多結晶シリコン膜５１２、５１３の外周
は島状半導体層１１０の外周よりも大きくなるが、浮遊
ゲートの外周は島状半導体層１１０の外周より大きくて
も、また小さくてもよく、大小関係は問わない。

【０２３０】図１６４及び図１６６に、浮遊ゲートの外
周が島状半導体層１１０の外周より大きく、かつ選択ゲ
ートの外周が浮遊ゲートの外周より大きい場合の半導体
記憶装置完成図を示す。 なお、選択ゲートの外周についても他のゲートや島状半
導体層１１０の外周との大小関係を同様に問わない。

【０２３１】製造例１８ 第六の絶縁膜であるシリコン酸化膜４４１〜４４２を用
いる代わりにレジストを用いる場合の具体的な製造例を
説明する。なお、図１６７〜図１７１及び図１７２〜図
１７６は、それぞれ、ＥＥＰＲＯＭのメモリセルアレイ
を示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断
面図である。

【０２３２】製造例１で説明される半導体記憶装置にお
いては、島状半導体層１１０の側壁に第四の絶縁膜であ
るシリコン窒化膜３２１〜３２３を形成する際、第六の
絶縁膜であるシリコン酸化膜４４１〜４４２を埋め込
み、それをマスクとして用いることにより行われていた
が、第六の絶縁膜であるシリコン酸化膜４４１〜４４２
を用いる代わりにレジストを用いてもよい。

【０２３３】製造例１において、第五の絶縁膜であるシ
リコン酸化膜３２１を堆積し、さらに第四の絶縁膜であ
るシリコン酸化膜４４１を堆積し、その後、例えばレジ
ストＲ４を500〜25000nm程度塗布し(図１６７及び図１
７２)、所望の深さまで感光するよう、例えば光light1を
照射して露光を行う(図１６８及び図１７３)。なお所望
の深さまで感光させる工程を露光時間によって制御して
もよいし、露光量によって制御してもよいし、あるいは露
光時間と露光量を併用して制御を行ってもよいし、露光
後の現像工程を含めて制御方法は限定されない。

【０２３４】続いて、公知の技術により現像を行い、レ
ジストＲ４の感光した領域であるレジストＲ５を選択的
に除去し、レジストＲ４の埋込みを行う(図１６９及び図
１７４)。このような露光により、レジストエッチバック
を制御よく行うことが可能となり、デバイスの性能のば
らつきが抑制される効果が期待されるが、露光ではな
く、例えばアッシングによりレジストＲ４のエッチバッ
クを行ってもよい。あるいはエッチバックを行わず、レジ
スト塗布の時点で所望の深さになるような埋込みを行っ
てもよく、この場合レジストは粘性の低いものを用いる
ことが望ましい。またこれらの手法を種々組み合わせて
用いてもよい。レジストＲ４の塗布表面は親水性にする
ことが望ましく、例えばシリコン酸化膜上に塗布するこ
とが望ましい。

【０２３５】その後、レジストＲ４をマスクにして、例
えば等方性エッチングにより第四の絶縁膜であるシリコ
ン窒化膜３２１の露出部を除去する(図１７０及び図１
７５)。

【０２３６】レジストＲ４を除去し、その後、製造例１
と同様に行うことにより、製造例１で説明される半導体
記憶装置が実現される(図１７１及び図１７６)。 このように第六の絶縁膜であるシリコン酸化膜４４１〜
４４２を用いる代わりにレジストを用いることで、トン
ネル酸化膜等に与える熱履歴は低減し、またリワークが
容易に行えるようになる。

【０２３７】製造例１９ 製造例１で説明される半導体記憶装置において、ｐ型シ
リコン基板１００を公知のフォトリソグラフィ技術によ
りパターンニングされたレジスト Ｒ１を用いて島状半
導体層１１０を加工形成する際、レジストＲ１のパター
ンニング時に設定される島状半導体層１１０の径をさら
に増加させて加工形成する場合の具体的な製造例を説明
する。

【０２３８】なお、図１７７〜図１７９及び図１８０〜
図１８２は、それぞれ、ＥＥＰＲＯＭのメモリセルアレ
イを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線
断面図である。

【０２３９】製造例１で説明される半導体記憶装置にお
いては、メモリセルアレイにおける島状半導体層間のス
ペースはメモリセル及び選択ゲート・トランジスタが島
状半導体層１１０の内部に備えられることにより余裕が
できるため、島状半導体層１１０の配置間隔を変更する
ことなく島状半導体層１１０の径を大きく形成してもよ
い。しかし、例えば最小加工寸法で島状半導体層１１０
の径及び島状半導体層間のスペースを形成するような場
合においては、島状半導体層間のスペースを最小加工寸
法未満で形成することはできなく、したがって島状半導
体層１１０の径のみを増加させることになり、島状半導
体層１１０の配置間隔は増加し、素子容量が減少する不
具合が生じる。島状半導体層１１０の配置間隔を増加さ
せることなく島状半導体層１１０の径を増加させる具体
的な製造例を以下に示す。

【０２４０】製造例1において、例えばp型シリコン基板
１００の表面にマスク層となる第一の絶縁膜として、例
えばシリコン窒化膜３１０を200〜2000nm堆積し、公知の
フォトリソグラフィ技術によりパターンニングされたレ
ジストＲ１をマスクとして用いて、反応性イオンエッチ
ングにより第一の絶縁膜であるシリコン窒化膜３１０を
エッチングした後、第一の絶縁膜として、例えばシリコ
ン窒化膜３１１を50〜500nm堆積し、膜厚分程度の異方性
エッチングを施すことにより、第一の絶縁膜であるシリ
コン窒化膜３１０の側壁に第一の絶縁膜であるシリコン
窒化膜３１１をサイドウォール状に配置する(図１７７
及び図１８０)。

【０２４１】そして、第一の絶縁膜であるシリコン窒化
膜３１０及び第一の絶縁膜であるシリコン窒化膜３１１
をマスクに用いて、反応性イオンエッチングにより半導
体基板であるp型シリコン基板１００を2000〜20000nmエ
ッチングして、格子縞状の第一の溝部２１０を形成する
ことで、レジストＲ１のパターンニング時に設定される
島状半導体層１１０の径をさらに増加させて加工形成す
ることが実現する(図１７８及び図１８１)。

【０２４２】以降の工程は、製造例１に準じることによ
り、第一の導電膜となる多結晶シリコン膜を浮遊ゲート
とする電荷蓄積層に蓄積される電荷状態によってメモリ
機能を有する半導体記憶装置が実現する(図１７９及び
図１８２)。

【０２４３】これにより、製造例１と同様の効果が得ら
れ、さらに島状半導体層１１０の径が増加することで島
状半導体層１１０の上端及び底部の抵抗、すなわちソー
ス及びドレインの抵抗は低下し、ドライブ電流は増加し
セル特性は向上する。また、ソース抵抗が低下すること
でバックバイアス低減も期待される。さらに、島状半導
体層１１０の加工において開口率が減少するため、トレ
ンチエッチング時の加工が容易となり、そのエッチング
時に用いる反応ガスも少なくでき、製造コストを低減す
ることが可能となる。

【０２４４】

【発明の効果】本発明の半導体記憶装置によれば、メモ
リ・トランジスタを島状半導体層に形成することによ
り、メモリ・トランジスタの大容量化が可能となり、ビ
ット当りのセル面積が縮小し、チップの縮小化及び低コ
スト化が図れる。特に、メモリ・トランジスタを備える
島状半導体層が、最小加工寸法の直径（長さ）となるよ
うに形成され、互いの半導体基板柱とのスペース幅の最
短距離を最小加工寸法で構成した場合には、島状半導体
層当りのメモリ・トランジスタの段数が２段であれば、
従来の２倍の容量が得られる。よって、島状半導体層当
りのメモリ・トランジスタ段数倍の大容量化が実現す
る。また、デバイス性能を決定する方向である垂直方向は
最小加工寸法に依存せず、デバイスの性能を維持できる。

【０２４５】また、本発明の半導体記憶装置によれば、メ
モリセルの特性ばらつきが抑制され、デバイスの性能の
ばらつきが抑制され、制御が容易となり、低コスト化が
実現する。つまり、電荷蓄積層が島状半導体層内に内蔵
されることにより、メモリセルアレイにおける島状半導
体層間のスペースに余裕ができるため、半導体基板円柱
を加工するためのハードマスクを、例えばサイドウォー
ルとなる絶縁膜をマスクの側壁に形成しトレンチエッチ
ングすることで、最小加工寸法においても柱状に加工さ
れた半導体基板円柱の各配置間隔を変更することなく半
導体基板円柱の径を大きく形成することが可能となる。
その際半導体基板円柱の上端及び底部の抵抗、すなわち
ソース及びドレインの抵抗は低下し、ドライブ電流は増
加しセル特性は向上する。またソース抵抗が低下するこ
とでバックバイアス低減も期待される。

【０２４６】また、半導体基板円柱の加工において開口
率が減少するため、トレンチエッチング時の加工が容易
となる。さらに、半導体基板円柱の径を大きくする代わ
りに、最小加工寸法において半導体基板円柱の配置間隔
を低減することが可能であれば、さらなる大容量化が実
現し、ビット当りのセル面積が縮小され、チップの縮小化
及び低コスト化が図れる。

【０２４７】さらに、電荷蓄積層を半導体基板円柱に内
蔵する場合、周辺回路のトランジスタも同様の構造で内
臓することができるとともに、そのトランジスタを、選
択ゲート・トランジスタのゲート電極を形成する際に同
時に形成することができ、整合性の取れた集積回路が実
現される。また、メモリセル部は多結晶シリコンにより埋
め込まれているため、選択ゲート・トランジスタのチャ
ネル部のみにチャネルイオン注入を行うことが容易とな
る。

【０２４８】また、各メモリセルの活性領域を基板に対
してフローティング状態となるように不純物拡散層を形
成することで基板からのバックバイアス効果が無くな
り、読み出し時における各メモリセルの閾値の低下によ
るメモリセルの特性のばらつきが発生しなくなり、ビッ
トラインとソースライン間に直列に接続するセルの数を
多くでき大容量化が可能となる。

【０２４９】さらに、半導体基板円柱の側面に形成する
窪みの内部に電荷蓄積層をトンネル酸化膜を介して埋め
込み、柱状に加工した側面に沿って、例えば異方性エッ
チングを行うことで、浮遊ゲートの加工が一括で行え
る。つまり、トンネル酸化膜及び電荷蓄積層は各々のメモ
リセルに対して同質のものが得られる。

【０２５０】また、電荷蓄積層の側面に形成する窪みの
内部に制御ゲート電極となる多結晶シリコン膜を層間絶
縁膜を介して埋め込み、柱状に加工した島状半導体層側
面に沿って、例えば異方性エッチングを行うことで、制
御ゲートの加工が一括で行える。つまり、層間絶縁膜及び
制御ゲートは各々のメモリセルに対して同質のものが得
られる。

【０２５１】さらに、半導体基板円柱の側面に形成する
窪みの内部に選択ゲート電極となる多結晶シリコン膜を
ゲート酸化膜を介して埋め込み、柱状に加工した側面に
沿って、例えば異方性エッチングを行うことで、選択ゲ
ートの加工が一括で行える。つまり、ゲート酸化膜及び選
択ゲートは各々の選択ゲート・トランジスタに対して同
質のものが得られる。

【０２５２】しかも、半導体基板を少なくとも一つの窪
みを有した柱状に加工するため、絶縁膜によるマスクを
半導体基板円柱の側面に形成し、窪みを形成する箇所の
みを開口させ、該開口部に対し熱酸化を行い、あるいは等
方性エッチングと熱酸化と併用し、基板表面のダメージ
や欠陥及び凹凸を取り除くことで、良好な活性領域面と
して用いることができる。特に、円形のパターンを用い
て窪みを囲う場合には、活性領域面に局所的な電界集中
の発生が回避でき、電気的制御が容易に行える。さらに、
柱状の半導体基板にトランジスタのゲート電極を取り囲
むように配置することで駆動電流の向上及びＳ値の増大
が実現する。これら駆動電流向上及びＳ値増大の効果
は、窪みを形成する際の熱酸化膜厚あるいは等方性エッ
チング量と熱酸化膜厚とで制御される、メモリセルの活
性領域部における柱直径低減による電界集中効果の増加
及びメモリセルの活性領域が半導体基板円柱の高さ方向
に湾曲することによる３次元的な電界集中効果によって
一層増加し、書込み時においてより高速なデバイス特性
が実現する。

【０２５３】メモリセルの活性領域が湾曲することによ
ってメモリセルを形成する単位高さ当りの活性領域が長
く形成でき、その分、半導体基板円柱に沿ったゲート長
さ、つまりゲート下端から上端までの高低差が小さく設
定でき、半導体基板円柱の高さは低減する。これにより
半導体基板円柱の異方性エッチングによる形成が容易に
なり、また、エッチングに用いる反応ガスが少なくな
り、製造コストが低減する。さらに、メモリセルの活性
領域が湾曲することによって不純物拡散層の端部がメモ
リセルの活性領域面よりゲート電極側に位置するため、
パンチスルーによる電流の経路が活性領域表面に沿い、
ゲート電極電圧による制御が容易となりパンチスルー耐
圧が向上する。

【図面の簡単な説明】

【図１】 本発明の半導体記憶装置において電荷蓄積層
として浮遊ゲートを有するＥＥＰＲＯＭのメモリセルア
レイを示す平面図である。

【図２】 電荷蓄積層として浮遊ゲートを有するＥＥＰ
ＲＯＭの別のメモリセルアレイを示す平面図である。

【図３】 電荷蓄積層として浮遊ゲートを有するＥＥＰ
ＲＯＭの別のメモリセルアレイを示す平面図である。

【図４】 電荷蓄積層として浮遊ゲートを有するＥＥＰ
ＲＯＭの別のメモリセルアレイを示す平面図である。

【図５】 電荷蓄積層として浮遊ゲートを有するＥＥＰ
ＲＯＭの別のメモリセルアレイを示す平面図である。

【図６】 電荷蓄積層として浮遊ゲートを有するＥＥＰ
ＲＯＭの別のメモリセルアレイを示す平面図である。

【図７】 電荷蓄積層として浮遊ゲートを有するＥＥＰ
ＲＯＭの別のメモリセルアレイを示す平面図である。

【図８】 電荷蓄積層として積層絶縁膜を有するＭＯＮ
ＯＳ構造のメモリセルアレイを示す平面図である。

【図９】 本発明の半導体記憶装置において電荷蓄積層
として浮遊ゲートを有する半導体記憶装置の図１におけ
るＡ−Ａ′断面図に対応する断面図である。

【図１０】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断
面図である。

【図１１】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＡ−Ａ′断面図に対応する断
面図である。

【図１２】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断
面図である。

【図１３】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＡ−Ａ′断面図に対応する断
面図である。

【図１４】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断
面図である。

【図１５】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＡ−Ａ′断面図に対応する断
面図である。

【図１６】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断
面図である。

【図１７】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＡ−Ａ′断面図に対応する断
面図である。

【図１８】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断
面図である。

【図１９】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＡ−Ａ′断面図に対応する断
面図である。

【図２０】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断
面図である。

【図２１】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＡ−Ａ′断面図に対応する断
面図である。

【図２２】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断
面図である。

【図２３】 電荷蓄積層として積層絶縁膜を有する半導
体記憶装置の図８におけるＡ−Ａ′断面図に対応する断
面図である。

【図２４】 電荷蓄積層として積層絶縁膜を有する半導
体記憶装置の図８におけるＢ−Ｂ′断面図に対応する断
面図である。

【図２５】 電荷蓄積層として積層絶縁膜を有する半導
体記憶装置の図８におけるＡ−Ａ′断面図に対応する断
面図である。

【図２６】 電荷蓄積層として積層絶縁膜を有する半導
体記憶装置の図８におけるＢ−Ｂ′断面図に対応する断
面図である。

【図２７】 電荷蓄積層として積層絶縁膜を有する半導
体記憶装置の図８におけるＡ−Ａ′断面図に対応する断
面図である。

【図２８】 電荷蓄積層として積層絶縁膜を有する半導
体記憶装置の図８におけるＢ−Ｂ′断面図に対応する断
面図である。

【図２９】 本発明の半導体記憶装置の等価回路図であ
る。

【図３０】 本発明の半導体記憶装置の等価回路図であ
る。

【図３１】 本発明の半導体記憶装置の等価回路図であ
る。

【図３２】 本発明の半導体記憶装置の等価回路図であ
る。

【図３３】 本発明の半導体記憶装置の等価回路図であ
る。

【図３４】 本発明の半導体記憶装置の等価回路図であ
る。

【図３５】 本発明の半導体記憶装置の等価回路図であ
る。

【図３６】 本発明の半導体記憶装置の読み出し時のタ
イミングチャートの一例を示す図である。

【図３７】 本発明の半導体記憶装置の書き込み時のタ
イミングチャートの一例を示す図である。

【図３８】 本発明の半導体記憶装置の消去時のタイミ
ングチャートの一例を示す図である。

【図３９】 本発明の半導体記憶装置の別の読み出し時
のタイミングチャートの一例を示す図である。

【図４０】 本発明の半導体記憶装置の別の書き込み時
のタイミングチャートの一例を示す図である。

【図４１】 本発明の半導体記憶装置の別の消去時のタ
イミングチャートの一例を示す図である。

【図４２】 本発明の半導体記憶装置のさらに別の書き
込み時のタイミングチャートの一例を示す図である。

【図４３】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図４４】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図４５】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図４６】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図４７】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図４８】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図４９】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図５０】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図５１】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図５２】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図５３】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図５４】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図５５】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図５６】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図５７】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図５８】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図５９】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図６０】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図６１】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図６２】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図６３】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図６４】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図６５】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図６６】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図６７】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図６８】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図６９】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図７０】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図７１】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。

【図７２】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。

【図７３】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。

【図７４】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。

【図７５】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。

【図７６】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。

【図７７】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。

【図７８】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。

【図７９】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。

【図８０】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。

【図８１】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。

【図８２】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。

【図８３】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。

【図８４】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。

【図８５】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。

【図８６】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。

【図８７】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。

【図８８】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。

【図８９】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。

【図９０】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。

【図９１】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。

【図９２】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。

【図９３】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。

【図９４】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。

【図９５】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。

【図９６】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。

【図９７】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。

【図９８】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。

【図９９】 本発明の半導体記憶装置の製造例２を示す
断面（図１のＡ−Ａ’線）工程図である。

【図１００】 本発明の半導体記憶装置の製造例２を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図１０１】 本発明の半導体記憶装置の製造例２を示
す断面（図１のＡ−Ａ’線）工程図である。

【図１０２】 本発明の半導体記憶装置の製造例２を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図１０３】 本発明の半導体記憶装置の製造例３を示
す断面（図２のＡ−Ａ’線）工程図である。

【図１０４】 本発明の半導体記憶装置の製造例３を示
す断面（図２のＢ−Ｂ’線）工程図である。

【図１０５】 本発明の半導体記憶装置の製造例４を示
す断面（図８のＡ−Ａ’線）工程図である。

【図１０６】 本発明の半導体記憶装置の製造例４を示
す断面（図８のＢ−Ｂ’線）工程図である。

【図１０７】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＡ−Ａ’線）工程図である。

【図１０８】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図１０９】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＡ−Ａ’線）工程図である。

【図１１０】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図１１１】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＡ−Ａ’線）工程図である。

【図１１２】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図１１３】 図１１１において、空乏層の位置を説明
するための図である。

【図１１４】 本発明の半導体記憶装置の製造例７を示
す断面（図１のＡ−Ａ’線）工程図である。

【図１１５】 本発明の半導体記憶装置の製造例７を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図１１６】 本発明の半導体記憶装置の製造例８を示
す断面（図１のＡ−Ａ’線）工程図である。

【図１１７】 本発明の半導体記憶装置の製造例８を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図１１８】 本発明の半導体記憶装置の製造例９を示
す断面（図１のＡ−Ａ’線）工程図である。

【図１１９】 本発明の半導体記憶装置の製造例９を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図１２０】 本発明の半導体記憶装置の製造例９を示
す断面（図１のＡ−Ａ’線）工程図である。

【図１２１】 本発明の半導体記憶装置の製造例９を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図１２２】 本発明の半導体記憶装置の製造例１０を
示す断面（図１のＡ−Ａ’線）工程図である。

【図１２３】 本発明の半導体記憶装置の製造例１０を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図１２４】 本発明の半導体記憶装置の製造例１０を
示す断面（図１のＡ−Ａ’線）工程図である。

【図１２５】 本発明の半導体記憶装置の製造例１０を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図１２６】 本発明の半導体記憶装置の製造例１１を
示す断面（図１のＡ−Ａ’線）工程図である。

【図１２７】 本発明の半導体記憶装置の製造例１１を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図１２８】 本発明の半導体記憶装置の製造例１１を
示す断面（図１のＡ−Ａ’線）工程図である。

【図１２９】 本発明の半導体記憶装置の製造例１１を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図１３０】 本発明の半導体記憶装置の製造例１２を
示す断面（図１のＡ−Ａ’線）工程図である。

【図１３１】 本発明の半導体記憶装置の製造例１２を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図１３２】 本発明の半導体記憶装置の製造例１２を
示す断面（図１のＡ−Ａ’線）工程図である。

【図１３３】 本発明の半導体記憶装置の製造例１２を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図１３４】 本発明の半導体記憶装置の製造例１３を
示す断面（図１のＡ−Ａ’線）工程図である。

【図１３５】 本発明の半導体記憶装置の製造例１３を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図１３６】 本発明の半導体記憶装置の製造例１３を
示す断面（図１のＡ−Ａ’線）工程図である。

【図１３７】 本発明の半導体記憶装置の製造例１３を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図１３８】 本発明の半導体記憶装置の製造例１４を
示す断面（図１のＡ−Ａ’線）工程図である。

【図１３９】 本発明の半導体記憶装置の製造例１４を
示す断面（図１のＡ−Ａ’線）工程図である。

【図１４０】 本発明の半導体記憶装置の製造例１４を
示す断面（図１のＡ−Ａ’線）工程図である。

【図１４１】 本発明の半導体記憶装置の製造例１４を
示す断面（図１のＡ−Ａ’線）工程図である。

【図１４２】 本発明の半導体記憶装置の製造例１４を
示す断面（図１のＡ−Ａ’線）工程図である。

【図１４３】 本発明の半導体記憶装置の製造例１４を
示す断面（図１のＡ−Ａ’線）工程図である。

【図１４４】 本発明の半導体記憶装置の製造例１４を
示す断面（図１のＡ−Ａ’線）工程図である。

【図１４５】 本発明の半導体記憶装置の製造例１４を
示す断面（図１のＡ−Ａ’線）工程図である。

【図１４６】 本発明の半導体記憶装置の製造例１４を
示す断面（図１のＡ−Ａ’線）工程図である。

【図１４７】 本発明の半導体記憶装置の製造例１４を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図１４８】 本発明の半導体記憶装置の製造例１４を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図１４９】 本発明の半導体記憶装置の製造例１４を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図１５０】 本発明の半導体記憶装置の製造例１４を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図１５１】 本発明の半導体記憶装置の製造例１４を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図１５２】 本発明の半導体記憶装置の製造例１４を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図１５３】 本発明の半導体記憶装置の製造例１４を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図１５４】 本発明の半導体記憶装置の製造例１４を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図１５５】 本発明の半導体記憶装置の製造例１４を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図１５６】 本発明の半導体記憶装置の製造例１５を
示す断面（図１のＡ−Ａ’線）工程図である。

【図１５７】 本発明の半導体記憶装置の製造例１５を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図１５８】 図１５６における空乏層を説明するため
の図である。

【図１５９】 本発明の半導体記憶装置の製造例１６を
示す断面（図１のＡ−Ａ’線）工程図である。

【図１６０】 本発明の半導体記憶装置の製造例１６を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図１６１】 本発明の半導体記憶装置の製造例１６を
示す断面（図１のＡ−Ａ’線）工程図である。

【図１６２】 本発明の半導体記憶装置の製造例１６を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図１６３】 本発明の半導体記憶装置の製造例１７を
示す断面（図１のＡ−Ａ’線）工程図である。

【図１６４】 本発明の半導体記憶装置の製造例１７を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図１６５】 本発明の半導体記憶装置の製造例１７を
示す断面（図１のＡ−Ａ’線）工程図である。

【図１６６】 本発明の半導体記憶装置の製造例１７を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図１６７】 本発明の半導体記憶装置の製造例１８を
示す断面（図１のＡ−Ａ’線）工程図である。

【図１６８】 本発明の半導体記憶装置の製造例１８を
示す断面（図１のＡ−Ａ’線）工程図である。

【図１６９】 本発明の半導体記憶装置の製造例１８を
示す断面（図１のＡ−Ａ’線）工程図である。

【図１７０】 本発明の半導体記憶装置の製造例１８を
示す断面（図１のＡ−Ａ’線）工程図である。

【図１７１】 本発明の半導体記憶装置の製造例１８を
示す断面（図１のＡ−Ａ’線）工程図である。

【図１７２】 本発明の半導体記憶装置の製造例１８を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図１７３】 本発明の半導体記憶装置の製造例１８を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図１７４】 本発明の半導体記憶装置の製造例１８を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図１７５】 本発明の半導体記憶装置の製造例１８を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図１７６】 本発明の半導体記憶装置の製造例１８を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図１７７】 本発明の半導体記憶装置の製造例１９を
示す断面（図１のＡ−Ａ’線）工程図である。

【図１７８】 本発明の半導体記憶装置の製造例１９を
示す断面（図１のＡ−Ａ’線）工程図である。

【図１７９】 本発明の半導体記憶装置の製造例１９を
示す断面（図１のＡ−Ａ’線）工程図である。

【図１８０】 本発明の半導体記憶装置の製造例１９を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図１８１】 本発明の半導体記憶装置の製造例１９を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図１８２】 本発明の半導体記憶装置の製造例１９を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図１８３】 従来のＥＥＰＲＯＭを示す平面図であ
る。

【図１８４】 図８００のＡ−Ａ’及びＢ−Ｂ’断面図
である。

【図１８５】 従来のＥＥＰＲＯＭの製造方法を示す工
程断面図である。

【図１８６】 従来のＥＥＰＲＯＭの製造方法を示す工
程断面図である。

【図１８７】 従来のＥＥＰＲＯＭの製造方法を示す工
程断面図である。

【図１８８】 従来のＥＥＰＲＯＭの製造方法を示す工
程断面図である。

【図１８９】 従来のＥＥＰＲＯＭの平面図及び対応す
る等価回路図である。

【図１９０】 従来のMNOS構造のメモリセルの断面図で
ある

【図１９１】 従来の別のMNOS構造のメモリセルの断面
図である

【図１９２】 一つの柱状シリコン層に複数のメモリセ
ルを形成した半導体装置の断面図である。

【符号の説明】

100 P型半導体基板 101 P型SOI半導体基板層 110 島状半導体層 210、220、250 溝部 400、410、420、431、432、433、440、441、442、450、
460、461、462、463、464、465、471、472、481、484、
490 シリコン酸化膜 310、311、321、322、323 シリコン窒化膜 500、510、512、513、520、521、522、523、524、530
多結晶シリコン膜 612、613 層間絶縁膜 622、623 積層絶縁膜 710、720、721、722、723、724 不純物拡散層 810、821、824、832、833、840 配線層 910、921、932、933、924 コンタクト部 R1、R2、R3、R4、R5 レジスト light1 光

───────────────────────────────────────────────────── フロントページの続き (72)発明者 谷上 拓司 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (72)発明者 横山 敬 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (56)参考文献 特開 平11−8366（ＪＰ，Ａ) 特開 平７−235649（ＪＰ，Ａ) 特開 平６−338602（ＪＰ，Ａ) 特開 平４−79369（ＪＰ，Ａ) 特開 平10−326843（ＪＰ，Ａ) 特開 平９−321154（ＪＰ，Ａ) 特開 平11−45985（ＪＰ，Ａ) 特開2003−68886（ＪＰ，Ａ) 特開2003−7866（ＪＰ，Ａ) 特開 平11−243183（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/788

Claims (16)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板と、少なくとも１つの島状半
   導体層と、該島状半導体層の側壁の周囲の全部又は一部
   に形成された電荷畜積層と、該電荷蓄積層の上に形成さ
   れた制御ゲートとから構成される少なくとも1つのメモ
   リセル及び該メモリセルの少なくとも一方の端部に形成
   され、該メモリセルに対して直列に配置されてなる前記
   メモリセルを選択するためのゲート電極からなる半導体
   記憶装置であって、前記電荷蓄積層の少なくとも１つ
   が、前記島状半導体層の側壁に形成された窪みの内部に
   その一部を配置し、 前記制御ゲートの少なくとも１つが、前記電荷蓄積層の
   側壁に形成された窪みの内部にその一部を配置し、 前記ゲート電極の少なくとも１つが、前記島状半導体層
   の側壁に形成された窪みの内部にその一部を配置してな
   ることを特徴とする半導体記憶装置。
2. 【請求項２】 メモリセルが、半導体基板又は島状半導
   体層内に形成された前記半導体基板と逆導電型の不純物
   拡散層により、あるいは前記半導体基板又は前記島状半
   導体層内に形成された前記半導体基板と逆導電型の不純
   物拡散層と該不純物拡散層内に形成された前記半導体基
   板と同じ導電型の不純物拡散層とにより、前記半導体基
   板から電気的に絶縁されてなる請求項１に記載の半導体
   記憶装置。
3. 【請求項３】メ モリセルが複数形成され、該複数のメ
   モリセルの少なくとも1つが他のメモリセルから、島状半
   導体層内に形成された半導体基板と逆導電型の不純物拡
   散層により、あるいは前記島状半導体層内に形成された
   前記半導体基板と逆導電型の不純物拡散層と該不純物拡
   散層内に形成された前記半導体基板と同じ導電型の不純
   物拡散層とにより、電気的に絶縁されてなる請求項１又
   は２に記載の半導体記憶装置。
4. 【請求項４】 不純物拡散層と半導体基板又は島状半導
   体層との接合部に形成される空乏層とにより前記半導体
   基板から電気的に絶縁されてなる請求項１〜３のいずれ
   か１つに記載の半導体記憶装置。
5. 【請求項５】 メモリセルが複数形成され、該複数のメ
   モリセルの少なくとも1つが他のメモリセルから、島状半
   導体層内に形成された半導体基板と逆導電型の不純物拡
   散層と、該不純物拡散層と半導体基板又は島状半導体層
   との接合部に形成される空乏層とにより前記半導体基板
   から電気的に絶縁されてなる請求項１〜４のいずれか１
   つに記載の半導体記憶装置。
6. 【請求項６】 半導体基板上に形成された不純物拡散層
   が少なくとも１つのメモリセルに対する共通配線である
   請求項１〜５のいずれか１つに記載の半導体記憶装置。
7. 【請求項７】 メモリセルが、1つの島状半導体層に対し
   て複数個形成され、かつこれらメモリセルが直列に配列
   されてなる請求項１〜６のいずれか１つに記載の半導体
   記憶装置。
8. 【請求項８】 島状半導体層が、マトリクス状に複数個
   配列され、該島状半導体層に、メモリセルの電荷蓄積状態
   を読み出すための配線が形成され、かつ複数の制御ゲー
   トが、一方向に連続的に配置されて制御ゲート線を構成
   し、該制御ゲート線と交差する方向の複数の配線が接続
   されてビット線を構成する請求項１〜７のいずれか１つ
   に記載の半導体記憶装置。
9. 【請求項９】 ゲート電極に対向する島状半導体層が、
   半導体基板又はメモリセルから、半導体基板表面又は前
   記島状半導体層に形成された前記半導体基板と逆導電型
   の不純物拡散層により電気的に絶縁されてなる請求項１
   〜８に記載の半導体記憶装置。
10. 【請求項１０】 ゲート電極に対向する島状半導体層に
    配置するチャネル層とメモリセルのチャネル層とが電気
    的に接続するように、電荷蓄積層及びゲート電極に対し
    自己整合で島状半導体層の側壁の周囲の一部又は全部
    に、半導体基板と逆導電型の不純物拡散層が、あるいは前
    記半導体基板と逆導電型の不純物拡散層と該不純物拡散
    層内に形成された前記半導体基板と同じ導電型の不純物
    拡散層が形成されてなる請求項1〜９のいずれか1つに記
    載の半導体記憶装置。
11. 【請求項１１】 ゲート電極に対向する島状半導体層に
    配置するチャネル層とメモリセルのチャネル層及び／又
    はメモリセル同士のチャネル層が電気的に接続するよう
    に、制御ゲートとゲート電極と及び／又は制御ゲート同
    士が近接して配置されてなる請求項1〜９のいずれか1つ
    に記載の半導体記憶装置。
12. 【請求項１２】 制御ゲートとゲート電極との間及び／
    又は制御ゲート間に、さらに、ゲート電極に対向する島状
    半導体層内に配置するチャネル層とメモリセルのチャネ
    ル層とを電気的に接続するための電極を有する請求項1
    〜９のいずれか1つに記載の半導体記憶装置。
13. 【請求項１３】 制御ゲートとゲート電極の全部又は一
    部とが同じ材料で形成されてなる請求項1〜１２のいず
    れか1つに記載の半導体記憶装置。
14. 【請求項１４】 電荷蓄積層とゲート電極とが同じ材料
    で形成されてなる請求項1〜１２のいずれか1つに記載の
    半導体記憶装置。
15. 【請求項１５】 島状半導体層が、マトリクス状に複数
    個配列され、島状半導体層の一方向の幅が、同方向に隣接
    する島状半導体層間の距離よりも大きい請求項1〜１４
    のいずれか1つに記載の半導体記憶装置。
16. 【請求項１６】 島状半導体層が、マトリクス状に複数
    個配列され、一方向における島状半導体層間の距離が、異
    なる方向における島状半導体層間の距離よりも小さい請
    求項1〜１５のいずれか1つに記載の半導体記憶装置。