WO2016056071A1 - 柱状半導体メモリ装置及びその製造方法 - Google Patents

柱状半導体メモリ装置及びその製造方法 Download PDF

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舛岡　富士雄
原田　望
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
舛岡　富士雄
原田　望
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Definitions

  • the present invention relates to a columnar semiconductor memory device including a memory device formed around a columnar semiconductor and a manufacturing method thereof.
  • Patent Document 1 discloses a plurality of semiconductor silicon columns (hereinafter referred to as “Si columns”) stacked in the standing direction of the semiconductor silicon columns.
  • Si columns semiconductor silicon columns
  • a vertical NAND flash memory device composed of memory cells and transistors is disclosed.
  • FIG. 6 shows a cross-sectional structure of the vertical NAND flash memory device disclosed in Patent Document 1.
  • Si pillars 101a and 101b are formed on an intrinsic semiconductor silicon substrate 100 (hereinafter, the intrinsic semiconductor silicon substrate is referred to as an “i-layer substrate”).
  • SiO 2 layers 102a and 102b which are tunnel insulating layers, are formed so as to surround the outer periphery of the Si pillars 101a and 101b.
  • Floating electrodes 103a and 103b that are electrically floating are formed so as to surround the outer peripheral portions of the SiO 2 layers 102a and 102b.
  • Source side select gate electrodes 104a and 104b are formed below the Si pillars 101a and 101b, and drain side select gate electrodes 105a and 105b are formed above the Si pillars 101a and 101b.
  • Interlayer SiO 2 layers 107a and 107b are formed so as to surround the outer peripheries of the floating electrodes 103a and 103b.
  • Word line electrodes 108a and 108b are formed so as to surround the outer periphery of interlayer SiO 2 layers 107a and 107b.
  • a common source N + layer 109 (hereinafter, a semiconductor layer containing a large amount of donor impurities is referred to as an “N + layer”) is formed on the surface layer of the i-layer substrate 100 connected to the bottoms of the Si pillars 101a and 101b. Drain N + layers 110a and 110b are formed on top of 101b. Further, a SiO 2 layer 111 by CVD (Chemical Vapor Deposition) is formed so as to cover the whole. Bit line wiring metal layers 113a and 113b are formed through contact holes 112a and 112b formed on drain N + layers 110a and 110b.
  • P ⁇ layers 114 a and 114 b (hereinafter, a semiconductor layer containing a small amount of acceptor impurities is referred to as “P ⁇ layer”) are formed in Si pillars 101 a and 101 b on i-layer substrate 100.
  • SiO 2 layers 102a and 102b, floating electrodes 103a and 103b, interlayer SiO 2 layers 107a and 107b, and word line electrodes 108a and 108b formed so as to surround the outer periphery of the P ⁇ layers 114a and 114b in the Si pillars 101a and 101b. Constitutes a memory cell transistor Qc1.
  • Memory cell transistors Qc2 and Qc3 having the same structure as the memory cell transistor Qc1 are formed on the Si pillars 101a and 101b.
  • the memory cell transistors Qc1, Qc2, Qc3 are electrically insulated from each other.
  • the memory cell transistors Qc1, Qc2, and Qc3 are stacked in the upstanding direction of the Si pillars 101a and 101b, and a source having source-side selection gate electrodes 104a and 104b on the memory cell transistors Qc1, Qc2, and Qc3.
  • a side selection transistor Qs1 is formed, and a drain side selection transistor Qs2 having drain side selection gate electrodes 105a and 105b is formed under the memory cell transistors Qc1, Qc2, and Qc3.
  • the floating electrodes 103a and 103b and the word line electrodes 108a and 108b are formed so as to surround the outer periphery of the Si pillars 101a and 101b.
  • a NAND flash memory device having two NAND flash memory elements formed on one Si pillar can be considered.
  • FIG. 7A shows a schematic diagram of a three-dimensional structure of a NAND flash memory device
  • FIG. 7B shows a schematic diagram of a cross-sectional structure.
  • a tunnel insulating layer 122 is formed surrounding the Si pillar 120.
  • a plurality of first floating electrodes FGa1, FGa2, and FGan and a plurality of second floating electrodes FGb1, FGb2, and FGbn are formed on the outer periphery of the tunnel insulating layer 122 in the upright direction of the Si pillar 120, respectively.
  • the corresponding first floating electrodes FGa1, FGa2, FGan and the second floating electrodes FGb1, FGb2, FGbn have the same height in the standing direction of the Si pillar 120 and are separated from each other.
  • An interlayer insulating layer 125 is formed surrounding the first floating electrodes FGa1, FGa2, FGan and the second floating electrodes FGb1, FGb2, FGbn.
  • first control electrodes CGa1, CGa2, and CGan are formed via an interlayer insulating layer 125, respectively.
  • Second control electrodes CGb1, CGb2, and CGbn are formed on the second floating electrodes FGb1, FGb2, and FGbn via the interlayer insulating layer 125, respectively.
  • the corresponding first control electrodes CGa1, CGa2, CGan and the second control electrodes CGb1, CGb2, CGbn are the same height in the standing direction of the Si pillar 120 and are separated from each other.
  • a gate insulating layer 123 a is formed surrounding the Si pillar 120 below the tunnel insulating layer 122 in the standing direction of the Si pillar 120.
  • a source-side selection electrode 124a is formed surrounding the gate insulating layer 123a.
  • a gate insulating layer 123 b is formed surrounding the Si pillar 120 above the tunnel insulating layer 122 in the rising direction of the Si pillar 120.
  • a drain-side selection electrode 124b is formed surrounding the gate insulating layer 123b.
  • a source N + layer 121 a is formed at the bottom of the Si pillar 120, and a drain N + layer 121 b is formed at the top of the Si pillar 120.
  • the first control electrodes CGa1, CGa2, and CGan are respectively connected to the first word line wiring layers WLa1, WLa2, and WLan, and the second control electrodes CGb1, CGb2, and CGbn are respectively connected to the second word line wiring layers WLb1, WLb2. , WLbn.
  • the first word line wiring layers WLa1, WLa2, WLan and the second word line wiring layers WLb1, WLb2, WLbn are electrically driven independently.
  • the Si pillar 120 functioning as a channel, the gate insulating layer 123b, and the drain side selection electrode 124b constitute a drain side selection transistor.
  • the Si pillar 120 functioning as a channel, the gate insulating layer 123a, and the source side selection electrode 124a constitute a source side selection transistor.
  • the source side selection electrode 124a is connected to the source side selection gate wiring SGSa, and the drain side selection electrode 124b is connected to the drain side selection gate wiring SGDa.
  • the source N + layer 121a is connected to the common source line CSLa.
  • the drain N + layer 121b is connected to the bit line wiring BLa.
  • a first NAND flash memory element and a second NAND flash memory element are formed on one Si pillar 120.
  • the first NAD type flash memory device and the second NAND type flash memory device share the source N + layer 121a, the drain N + layer 121b, the source side select transistor, and the drain side select transistor.
  • the first NAND flash memory device includes a surface layer portion of the Si pillar 120 facing the first control electrodes CGa1, CGa2, and CGan as a channel
  • the second NAND flash memory device includes the second control electrodes CGb1 and CGb2
  • the surface layer portion of the Si pillar 120 facing CGbn is provided as a channel.
  • Patent Document 2 a word line electrode material layer and an insulating layer are repeatedly laminated on a substrate, a through hole penetrating the laminated word line conductor layer and an interlayer insulating layer is formed, and a side surface layer of the through hole is formed.
  • an interlayer insulation layer, a data charge accumulation layer for accumulating data charges, and a tunnel insulation layer are formed.
  • a poly Si layer hereinafter referred to as a poly-Si layer is referred to as a poly-Si layer
  • the semiconductor memory device manufacturing method in which two NAND flash memory elements are formed using the poly-Si layer as a channel is disclosed.
  • FIG. 8 is a plan view of a memory semiconductor device including word line conductor layers provided on both sides of the outer peripheral portion of one semiconductor pillar, and two NAND flash memory elements formed to be connected to the two semiconductor pillars. The figure is shown.
  • a laminated material layer is formed by laminating a material layer that is a set of a conductor layer to be a word line and an insulating layer formed on the conductor layer in a direction perpendicular to the plan view (not shown).
  • a circular hole Tc having a circular shape in plan view and penetrating the laminated material layer and a rectangular hole Ts connected to the circular hole Tc are formed (the entire circular hole Tc and the rectangular hole Ts are defined as the through hole T). Called).
  • an interlayer insulating layer 130 made of, for example, a SiO 2 layer is formed in the through hole T.
  • the interlayer insulating layer 130 includes an interlayer insulating layer 130a having a circular hole Tc and an interlayer insulating layer 130b having a rectangular hole Ts.
  • the interlayer insulating layer 130a is covered on the side surface of the circular hole Tc.
  • the interlayer insulating layer 130b is embedded in the entire rectangular hole Ts.
  • a data charge storage layer 131 made of, for example, a Si 3 N 4 layer (silicon nitride layer) is formed on the inner side surface of the interlayer insulating layer 130a in the circular hole Tc.
  • a tunnel insulating layer 132 made of, for example, SiO 2 is formed on the inner side surface of the data charge storage layer 131.
  • poly-Si is embedded in the through hole surrounded by the tunnel insulating layer 132 to form semiconductor pillars Pa and Pb.
  • the stacked material layer in the region 135 between the semiconductor pillars Pa and Pb is removed by etching.
  • the conductor layer CGa and the conductor layer CGb which are word lines, separated on both sides in the Y direction of the semiconductor pillars Pa and Pb are formed.
  • the common source diffusion layer and the source side selection transistor are formed on the top of the semiconductor pillar Pa, and the drain diffusion layer and the drain side selection transistor are formed on the top of the semiconductor pillar Pb.
  • a connection part that connects between the channels of the semiconductor pillar Pa and the semiconductor Pb is formed.
  • the semiconductor pillars Pa and Pb have independent channels on the left and right surface layers in the Y direction, and when one is controlled by the word line conductor layer CGa, the other is controlled by the word line conductor layer CGb, and the semiconductor pillar Pa , Pb, a semiconductor memory device having two NAND flash memory elements is formed.
  • the Y-direction width La of the rectangular hole Ts needs to be smaller than the diameter Lb of the circular hole Tc. This is because the outer peripheral length of the circular hole Tc between the rectangular holes Ts is made as long as possible to increase the channel areas of the semiconductor pillars Pa and Pb controlled by the word line conductor layers CGa and CGb. As a result, the reading current of the NAND flash memory device can be increased, so that the memory cell data can be easily read.
  • the circular hole Tc and the rectangular hole Ts are simultaneously formed using a lithography technique and RIE (reactive etching).
  • the degree of integration of the flash memory device is reduced due to the presence of the rectangular hole Ts in both the X direction and the Y direction.
  • the interlayer insulating layer 130a, the data charge storage layer 131, and the tunnel insulating layer 132 with few defects and high reliability on the side surface layer of the deep through hole T.
  • the channels of the poly-Si semiconductor pillars Pa and Pb have a lower mobility than single crystal Si and a large number of trap levels that cause an increase in the threshold voltage, so a high read current is required. Low voltage driving becomes difficult.
  • F.Masuoka, M.Momotomi, Y.Iwata, and R.Shirota “New ultra high density EPROM and Flash EEPROM with NAND structured cell”, IEDM Tech.Dig. Pp.552-555 (1987) C.Y.Ting, V.J.Vivalda, and H.G.Schaefer: “Study of planarized sputter-deposited SiO2”, J.Vac.Sci. Technol.
  • an object of the present invention is to provide a columnar semiconductor memory device having high reliability, high density, and low cost.
  • a columnar semiconductor memory device includes: A semiconductor substrate; On the semiconductor substrate, semiconductor pillars extending in a direction perpendicular to the surface of the semiconductor substrate and arranged in at least two rows; A tunnel insulating layer surrounding the outer periphery of the semiconductor pillar; A data charge storage insulating layer surrounding an outer periphery of the tunnel insulating layer; A first interlayer insulating layer surrounding an outer periphery of the data charge storage insulating layer; A first laminated material layer and a second laminated material layer disposed on the semiconductor substrate so as to sandwich one row of the semiconductor pillars,
  • the first laminated material layer is A first conductor layer surrounding a part of the outer periphery of the first interlayer insulating layer of the semiconductor pillar arranged in the row; A second interlayer insulating layer formed above or below the first conductor layer;
  • One or a plurality of laminated bodies of a set consisting of The second laminated material layer is A second conductor that surrounds another part of the outer periphery of the
  • the arcs and the arcs of the second conductor layer are in contact with each other, Data due to movement of data charges between the semiconductor pillar and the data charge storage insulating layer via the tunnel insulating layer by a voltage applied to the first conductive layer and the second conductive layer. Writing and erasing, or holding of data charges by the data charge storage insulating layer is performed. It is characterized by that.
  • a fourth interlayer insulating layer is provided between the data charge storage insulating layer and the first interlayer insulating layer; It is preferable.
  • the first interlayer insulating layer is connected to the top surfaces of the first laminated material layer and the second laminated material layer; It is preferable.
  • the first laminated material layer and the second laminated material layer are formed by sandwiching the another row of the semiconductor pillars adjacent to the one row in addition to the one row, and sandwich the one row.
  • the second conductor layer and the first conductor layer sandwiching the other row face each other, and the second conductor layer sandwiching the other row is the first conductor sandwiching the other row. Connected to the layer, It is preferable.
  • the first laminated material layer and the second laminated material layer are formed by sandwiching the another row of the semiconductor pillars adjacent to the one row in addition to the one row, and sandwich the one row.
  • the second conductor layer and the first conductor layer sandwiching the other row face each other, and the second conductor layer sandwiching the other row is the first conductor sandwiching the other row. Separated from the layers, It is preferable.
  • the cross section of the semiconductor pillar in plan view has an elliptical shape,
  • the elliptical minor axis is oriented in the direction in which the semiconductor pillars are arranged in a row in plan view; It is preferable that the elliptical major axis is oriented in a direction perpendicular to the direction.
  • a first impurity layer including a donor or an acceptor below the semiconductor pillar; A first gate insulating layer surrounding the semiconductor pillar above the first impurity layer and in contact with the tunnel insulating layer; A first gate conductor layer surrounding the first gate insulating layer and adjacent to the first conductor layer and the second conductor layer; A second impurity layer above the semiconductor pillar and having conductivity of the same polarity as the first impurity layer; A second gate insulating layer surrounding the semiconductor pillar below the second impurity layer and in contact with the tunnel insulating layer; A second gate conductor layer that surrounds the second gate insulating layer and is adjacent to the first conductor layer and the second conductor layer; It is preferable.
  • a method for manufacturing a columnar semiconductor memory device includes: A circular insulating layer forming step of forming a circular insulating layer on the semiconductor substrate; The semiconductor substrate is etched using the circular insulating layer as a mask, and a semiconductor pillar is arranged on the semiconductor substrate, and an arrangement pitch length between the semiconductor pillars adjacent on the semiconductor pillar row is adjacent to the semiconductor pillar.
  • a semiconductor pillar forming step in which the semiconductor pillars are arranged in at least two rows so as to be shorter than the arrangement pitch length between the two rows of the semiconductor pillars;
  • the semiconductor column outer periphery receding forming step in which the outer periphery of the semiconductor column recedes inward from the outer periphery of the circular insulating layer
  • a tunnel insulating layer forming step of forming a tunnel insulating layer surrounding the outer periphery of the semiconductor pillar
  • the outer edges of the data charge storage insulating layer on the side surface of the circular insulating layer on the semiconductor pillar adjacent on the row of the semiconductor pillars are in contact with each other in plan view. Formed in the shape of a circular arc, In the first conductor layer / second conductor layer forming step, the first conductor layer and the second conductor layer are formed to extend across the row of the semiconductor pillars in plan view.
  • the third interlayer insulating layer forming step further comprising a fourth interlayer insulating layer forming step of forming a fourth interlayer insulating layer surrounding the data charge storage insulating layer;
  • a fourth interlayer insulating layer forming step of forming a fourth interlayer insulating layer surrounding the data charge storage insulating layer;
  • an outer edge of the data charge storage insulating layer or the fourth interlayer insulating layer is in contact with each other between the side surfaces of the circular insulating layer on the semiconductor pillar adjacent on the row of the semiconductor pillars. Formed in the shape of a connected arc, It is preferable.
  • the third interlayer insulating layer is formed so as to be connected to an upper surface of a laminated material layer including the first conductor layer, the second conductor layer, the first interlayer insulating layer, and the second interlayer insulating layer. To be It is preferable.
  • the first conductor layer and the second conductor layer may be provided in addition to the one row, in addition to the semiconductor columns adjacent to the one row.
  • the second conductor layer sandwiching the one row and the second conductor layer sandwiching the other row are opposed to each other, and the second conductor layer sandwiching the one row is the other conductor layer. Formed in connection with the first conductor layer sandwiching one row, It is preferable.
  • the first conductor layer and the second conductor layer may be provided in addition to the one row, in addition to the semiconductor columns adjacent to the one row.
  • the second conductor layer sandwiching the row and the first conductor layer sandwiching the other row face each other, and the first conductor layer sandwiching the row is the other conductor layer. Formed separately from the first conductor layer sandwiching one row, It is preferable.
  • the cross section in plan view has an elliptical shape,
  • the elliptical minor axis is oriented in the direction in which the semiconductor pillars are arranged in a row in plan view;
  • the major axis of the elliptical shape is perpendicular to the direction; Forming the semiconductor pillar; It is preferable.
  • a columnar semiconductor memory device having high reliability, high density, and low price can be provided.
  • 1 is a circuit diagram of a vertical NAND flash memory device according to a first embodiment of the present invention.
  • 1A and 1B are a plan view and a cross-sectional structure diagrams (b) and (c) for explaining a method for manufacturing a vertical NAND flash memory device according to the first embodiment.
  • 1A and 1B are a plan view and a cross-sectional structure diagrams (b) and (c) for explaining a method for manufacturing a vertical NAND flash memory device according to the first embodiment.
  • 1A and 1B are a plan view and a cross-sectional structure diagrams (b) and (c) for explaining a method for manufacturing a vertical NAND flash memory device according to the first embodiment.
  • 1A and 1B are a plan view and a cross-sectional structure diagrams (b) and (c) for explaining a method for manufacturing a vertical NAND flash memory device according to the first embodiment.
  • 1A and 1B are a plan view and a cross-sectional structure diagrams (b) and (c) for explaining a method for manufacturing a vertical NAND flash memory device according to the first embodiment.
  • 1A and 1B are a plan view and a cross-sectional structure diagrams (b) and (c) for explaining a method for manufacturing a vertical NAND flash memory device according to the first embodiment.
  • 1A and 1B are a plan view and a cross-sectional structure diagrams (b) and (c) for explaining a method for manufacturing a vertical NAND flash memory device according to the first embodiment.
  • 1A and 1B are a plan view and a cross-sectional structure diagrams (b) and (c) for explaining a method for manufacturing a vertical NAND flash memory device according to the first embodiment.
  • 1A and 1B are a plan view and a cross-sectional structure diagrams (b) and (c) for explaining a method for manufacturing a vertical NAND flash memory device according to the first embodiment.
  • 1A and 1B are a plan view and a cross-sectional structure diagrams (b) and (c) for explaining a method for manufacturing a vertical NAND flash memory device according to the first embodiment.
  • 1A and 1B are a plan view and a cross-sectional structure diagrams (b) and (c) for explaining a method for manufacturing a vertical NAND flash memory device according to the first embodiment.
  • FIG. 9A is a plan view for explaining a method for manufacturing a vertical NAND flash memory device according to the second embodiment of the present invention
  • FIG. 9A is a plan view for explaining a method for manufacturing a vertical NAND flash memory device according to the second embodiment of the present invention
  • FIG. FIGS. 8A and 8C are a plan view, a cross-sectional structure diagram and a cross-sectional structure diagram illustrating a method for manufacturing a vertical NAND flash memory device according to a third embodiment of the present invention
  • FIGS. It is a top view for demonstrating the manufacturing method of the vertical structure NAND flash memory device which concerns on 3rd Embodiment of this invention.
  • FIGS. 9A and 9B are a plan view, a cross-sectional structure diagram and a cross-sectional structure diagram illustrating a method for manufacturing a vertical NAND flash memory device according to a fourth embodiment of the present invention. It is a sectional view of a conventional vertical NAND flash memory device.
  • 2A and 2B are a schematic structure diagram (a) and a cross-sectional structure diagram (b) of a vertical structure NAND flash memory device having one Si pillar on which two conventional NAND flash memory elements are formed.
  • Vertical structure NAND type having word line conductor layers provided on both sides of the outer peripheral portion of one poly Si pillar of the conventional example, and two NAND flash memory elements connected to the two poly Si pillars It is a top view of a flash memory device.
  • FIG. 1 shows a NAND flash memory circuit diagram formed on one Si pillar according to the first embodiment.
  • the gates of n memory cell transistors WT11, WT12, WT1n connected in series are connected to n word lines W11, W21, Wn1.
  • n memory cell transistors WT21, WT22, and WT2n connected in series are formed.
  • Each gate of the memory cell transistors WT21, WT22, WT2n is connected to n word lines W12, W22, Wn2.
  • a drain side select transistor STD is connected to the drains of the memory cell transistors WT1n and WT2n.
  • the sources of the memory cell transistors WT11 and WT12 are connected to the source side select transistor STS.
  • the gate of the source side select transistor STS is connected to the source side select gate line SGS, and the gate of the drain side select transistor STD is connected to the drain side select gate line SGD.
  • the source of the source side select transistor STS is connected to the common source line CSL, and the drain of the drain side select transistor STD is connected to the bit line BL.
  • a configuration including such a circuit is repeatedly formed in the block memory element region.
  • FIGS. 2A to 2K (a) is a plan view, (b) is a sectional view taken along line XX ′ in FIG. 2 (a), and (c) is a sectional view taken along line YY ′. It is.
  • a Si 3 N 4 film (not shown) is formed on the i-layer substrate 1, a resist film (not shown) is applied on the Si 3 N 4 film, and a lithography method is performed.
  • the resist layers 3a, 3b, 3c and 3d having a circular shape in plan view are used.
  • the resist layers 3a, 3b, 3c, 3d are arranged in 2 rows and 2 columns.
  • the Si 3 N 4 film is etched by, for example, RIE (Reactive Ion Etching) method, thereby forming the Si 3 N 4 layers 2a, 2b, 2c, and 2d. Respectively.
  • the resist layers 3a, 3b, 3c, and 3d and the Si 3 N 4 layers 2a, 2b, 2c, and 2d are used as masks, for example, using the RIE method, the i-layer substrate 1 Are etched to form Si pillars 4a, 4b, 4c and 4d on the i-layer substrate 1a, respectively. Thereafter, the resist layers 3a, 3b, 3c, and 3d are removed.
  • an N + layer 5 is formed by implanting, for example, arsenic (As) ions into the surface layer of the i-layer substrate 1a on the lower outer periphery of the Si pillars 4a, 4b, 4c, and 4d.
  • the SiO 2 layer 6 is formed on the i-layer substrate 1a on the lower outer periphery of the Si pillars 4a, 4b, 4c, and 4d.
  • SiO 2 layers 7a, 7b, 7c and 7d are formed on the side surface layers of the Si pillars 4a, 4b, 4c and 4d, for example, by thermal oxidation.
  • a doped Si layer 8 (hereinafter, a poly-Si layer containing acceptor or donor impurities is referred to as a “doped Si layer”) on the SiO 2 layer 6 on the lower outer periphery of the Si pillars 4a, 4b, 4c, and 4d. Subsequently, an Si 3 N 4 layer 9 is formed on the doped Si layer 8.
  • Si 2 N 4 layers 2 a, 2 b, 2 c, 2 d, 9 are used as masks on the side surface layers of the Si pillars 4 a, 4 b, 4 c, 4 d, and a SiO 2 layer is formed by thermal oxidation.
  • Layers 10a, 10b, 10c, and 10d are formed thick. Thereafter, the SiO 2 layers 10a, 10b, 10c, and 10d are removed.
  • Si 3 N 4 layers 2a, 2b, 2c, 2d, and 9 are not oxidized by the thermal oxidation method, the side surfaces of the Si pillars 4a, 4b, 4c, and 4d are removed when the SiO 2 layers 10a, 10b, 10c, and 10d are removed.
  • the side surfaces of the Si pillars 4a, 4b, 4c, and 4d are removed when the SiO 2 layers 10a, 10b, 10c, and 10d are removed.
  • Si pillars 4a, 4b, 4c, the 4d of the cross-section diameter, Si 3 N 4 layers 2a, 2b, 2c is smaller than the diameter of 2d in cross-section.
  • the N + layer 5 spreads by thermal diffusion during thermal oxidation and becomes an N + layer 5a.
  • SiO 2 layers 11a, 11b, 11c, and 11d SiO 2 layers 11c that become tunnel insulating layers are formed on the side surface layers of the Si pillars 4a, 4b, 4c, and 4d by, eg, thermal oxidation. Are not shown).
  • an Si 3 N 4 layer 12 serving as a data charge storage insulating layer and an SiO 2 layer 13 serving as an interlayer insulating layer are formed so as to cover the entire surface by using, for example, an ALD (Atomic Layer Deposition) method.
  • ALD Atomic Layer Deposition
  • the Y-direction pitch length Ly between the Si pillars 4a, 4b and the Si pillars 4c, 4d is larger than the X-direction pitch length Lx between the Si pillars 4a, 4c and the Si pillars 4b, 4d, and Si It is formed so as to generate a distance Lg between the side surface of the SiO 2 layer 13 surrounding the side surfaces of the 3 N 4 layers 2a and 2c and the side surface of the SiO 2 layer 13 surrounding the side surfaces of the Si 3 N 4 layers 2b and 2d.
  • spaces 15a and 15b are formed in the outer peripheral portion of the SiO 2 layer 13 below the Si 3 N 4 layers 2a, 2b, 2c, and 2d.
  • the space 15 a along the line XX ′ is closed at the top by the Si 3 N 4 layer 12 and the SiO 2 layer 13.
  • the upper portion of the space 15b along the line YY ' is open.
  • doped Si conductor material atoms and SiO 2 material atoms are changed to i-layer substrate 1a.
  • doped Si conductor material atoms and SiO 2 material atoms are changed to i-layer substrate 1a.
  • doped Si conductor material atoms and SiO 2 material atoms are changed to i-layer substrate 1a.
  • doped Si conductor material atoms and SiO 2 material atoms are changed to i-layer substrate 1a.
  • the conductor layers 16a1, 16a2, and 16an, the conductor layers 16b1, 16b2, and 16bn, the conductor layers 16c1, 16c2, and 16cn are separated. Also the SiO 2 layer 17A1,17a2,17an, and the SiO 2 layer 17B1,17b2,17bn, the SiO 2 layer 17C1,17c2,17cn, are separated.
  • the SiO 2 layer 13 around the 2d is projected toward the outer periphery, and the conductive material atoms
  • SiO 2 material atoms are incident on the surface of the i-layer substrate 1a from a direction perpendicular to the surface, the side surfaces of the conductor layers 16a1, 16a2, 16an, 16b1, 16b2, 16bn, 16c1, 16c2, and 16cn, and the SiO 2 layers 17a1, 17a2,
  • the side surfaces of 17an, 17b1, 17b2, 17bn, 17c1, 17c2, and 17cn are formed without contacting the side surface of the SiO 2 layer 13.
  • Si pillar 4a on the SiO 2 layer 13 in 4b above, the conductor layer 18a1,18a2,18an and the SiO 2 layer 19a1,19a2,19an are laminated alternately, Si pillar 4c, the SiO 2 layer in 4d above On 13, conductor layers 18 b 1, 18 b 2 , 18 bn and SiO 2 layers 19 b 1, 19 b 2, 19 bn are formed.
  • the entire HfO 2 layer 20 is formed by using, for example, an ALD (Atomic Layer Deposition) method.
  • the HfO 2 layer 20 is composed of the conductor layers 16a1, 16a2, 16an, 16b1, 16b2, 16bn, 16c1, 16c2, 16cn and the SiO 2 layers 17a1, 17a2, 17an, 17b1, 17b2, 17bn, 17c1, 17c2, 17cn.
  • the side surfaces and the upper surfaces of the SiO 2 layers 17an, 17bn, and 17cn are covered, and the space 15a between the side surfaces of the SiO 2 layer 13 is filled.
  • the space 15b below the conductor layers 18a1, 18a2, and 18an is also filled with the HfO 2 layer 20.
  • the HfO 2 layer 20 on the SiO 2 layers 17an, 17bn, and 17cn is left and the upper part of the HfO 2 layer 20 is left.
  • the SiO 2 layer 13, the Si 3 N 4 layer 12, the SiO 2 layers 11a, 11b, 11c, and 11d, and the Si 3 N 4 layers 2a, 2b, 2c, and 2d are removed. Thereby, the upper part of Si pillar 4a, 4b, 4c, 4d is exposed.
  • the HfO 2 layer 22 is formed so as to cover the HfO 2 layer 20 on the outer periphery of the Si pillars 4a, 4b, 4c, and 4d and the tops of the Si pillars 4a, 4b, 4c, and 4d.
  • the doped Si layer 23 and the SiO 2 layer 24 are formed by using, for example, bias sputtering.
  • the top HfO 2 layer 22 of the Si pillars 4a, 4b, 4c, and 4d is removed.
  • N + layers 25a, 25b, 25c, and 25d are formed on top of the Si pillars 4a, 4b, 4c, and 4d by, for example, arsenic (As) ion implantation.
  • resist layers 30a and 30b connected in the lateral direction are covered by lithography so as to cover the Si pillars 4a, 4b, 4c, and 4d and as shown in FIG. 2J (a).
  • the resist layer 30a covers the Si pillars 4a and 4b and extends in the lateral direction (XX ′ direction) as shown in FIG. 2J (a).
  • the resist layer 30b includes the Si pillars 4c, 4d and extends in the lateral direction (XX ′ direction) as shown in FIG. 2J (a).
  • the SiO 2 layer 24 and the doped Si layer 23 are RIE etched from the upper surface.
  • the SiO 2 layer 24a and the doped Si layer 23a are formed below the resist layer 30a.
  • an SiO 2 layer 24b and a doped Si layer 23b are formed below the resist layer 30b. Thereafter, the resist layers 30a and 30b are removed.
  • a SiO 2 layer 26 is deposited over the entire surface by CVD (Chemical Vapor Deposition) method, and contact holes 27a, 27b, 27d are respectively formed on the Si pillars 4a, 4b, 4c, and 4d. 27c and 27d (27C not shown) are formed. Thereafter, the metal wiring layers 28a and 28b connected to the N + layers 25a, 25b, 25c, and 25d through the contact holes 27a, 27b, 27c, and 27d are formed in the vertical direction in plan view as shown in FIG. (YY ′ direction).
  • the metal wiring layer 28a is connected to N + layers 25a and 25c (N + layer 25c is not shown) on the Si pillars 4a and 4c, and the metal wiring layer 28b is an N + layer on the Si pillars 4b and 4d. 25b and 25d.
  • N + layer 25c is not shown
  • the metal wiring layer 28b is an N + layer on the Si pillars 4b and 4d. 25b and 25d.
  • the N + layer 5a is a common source
  • the doped Si layer 8 is a source side selection line
  • the conductor layers 16a1, 16a2, 16an, 16b1, 16b2, 16bn, 16c1, 16c2, and 16cn are word lines
  • the doped Si layer 23a Reference numeral 23b functions as a drain-side selection line
  • N + layers 25a, 25b, 25c, and 25d function as drains
  • the metal wiring layers 28a and 28b function as bit lines.
  • the SiO 2 layers 11a, 11b, 11c, and 11d function as tunnel insulating layers
  • the Si 3 N 4 layer 12 functions as a data charge storage insulating layer
  • the SiO 2 layer 13 and the HfO 2 layer 20 function as interlayer insulating layers, respectively.
  • a vertical NAND flash memory device having two NAND flash memory elements in each of the Si pillars 4a, 4b, 4c, and 4d is formed.
  • the NAND flash memory device can be highly integrated and inexpensive.
  • 16b2, 16bn, 16c1, 16c2, 16cn and SiO 2 layers 17a1, 17a2, 17an, 17b1, 17b2, 17bn, 17c1, 17c2, 17cn are arc-shaped and adjacent in the XX ′ direction. These arcs are in contact with each other between the Si pillars 4a, 4b, 4c, and 4d.
  • the NAND flash memory device can be greatly integrated. 2.
  • SiO 2 layers 11a, 11b, 11c, and 11d that function as tunnel oxide layers and Si 3 N that function as a data charge storage insulating layer surround Si pillars 4a, 4b, 4c, and 4d.
  • conductor material atoms and SiO 2 material atoms are incident from a direction perpendicular to the surface of the i-layer substrate 1a by bias sputtering.
  • conductor layers 16a1, 16a2, 16an, 16b1, 16b2, 16bn, 16c1, 16c2, 16cn and SiO 2 layers 17a1, 17a2, 17an, 17b1, 17b2 are formed on the outer periphery of the Si pillars 4a, 4b, 4c, 4d. , 17bn, 17c1, 17c2, and 17cn.
  • Si 3 N 4 layers 2a, 2b, 2c, and 2d Si 3 N 4 layers 2a, 2b, 2c, and Si 3 N 4 layer 12 surrounding the 2d side, and the SiO 2 layer 13, the mask
  • the conductor material atoms and the SiO 2 material atoms incident from the direction perpendicular to the surface of the i-layer substrate 1a enter the surface of the SiO 2 layer 13 on the side surfaces of the Si pillars 4a, 4b, 4c, and 4d. There is nothing.
  • the SiO 2 layers 11a, 11b, 11c, and 11d that function as tunnel oxide layers, the Si 3 N 4 layer 12 that functions as a data charge storage insulating layer, and the SiO 2 layer 13 that functions as an interlayer insulating layer are: There is no damage due to the incidence of conductor material atoms and SiO 2 material atoms. As a result, the generation of defects in the SiO 2 layers 11a, 11b, 11c, 11d, the Si 3 N 4 layer 12, and the SiO 2 layer 13 can be reduced, and the reliability of the memory characteristics is improved. 3. As shown in FIG. 2G, the spaces 15 a and 15 b are filled with the HfO 2 layer 20.
  • the Si pillars 4a, 4b, 4c, and 4d are supported by the HfO 2 layer 20. For this reason, in a cleaning process, a lithography process, and the like that are performed thereafter, contamination defects due to the treatment liquid not being removed while entering the spaces 15a and 15b are prevented. Further, this prevents the Si pillars 4a, 4b, 4c, 4d from being tilted or bent.
  • FIGS. 2A to 2I are performed.
  • the Si pillars 4a, 4b, 4c, and 4d are covered by a lithography method and laterally shown in FIG. 2J (a).
  • Resist layers 30a and 30b extending in the direction (XX ′ direction) are formed.
  • the resist layer 30a covers the Si pillars 4a and 4b and extends in the horizontal direction as shown in FIG. 2J (a)
  • the resist layer 30b covers the Si pillars 4c and 4d, and As shown in FIG. 2J (a), it extends in the lateral direction.
  • the SiO 2 layer 24a, the doped Si layer 23a, the SiO 2 layer 24b, the doped Si layer 23b, the SiO 2 layers 17d1, 17d2, 17dn, 17e1, 17e2, 17en, and the conductor layers 16d1, 16d2 , 16dn, 16e1, 16e2, and 16en are formed below the resist layer 30b.
  • the resist layers 30a and 30b are removed.
  • a SiO 2 layer 26 is deposited over the entire surface by a CVD (Chemical Vapor Deposition) method, and contact holes 27a, 27b, 27d are respectively formed on the Si pillars 4a, 4b, 4c, and 4d. 27c and 27d (contact hole 27c is not shown) are formed. Thereafter, the metal wiring layers 28a and 28b connected to the N + layers 25a, 25b, 25c and 25d (the N + layer 25c is not shown) through the contact holes 27a, 27b, 27c and 27d are formed as shown in FIG. ) So as to extend in the vertical direction (YY ′ direction).
  • CVD Chemical Vapor Deposition
  • the metal wiring layer 28a is connected to the N + layers 25a and 25c on the Si pillars 4a and 4c, and the metal wiring layer 28b is connected to the N + layers 25b and 25d on the Si pillars 4b and 4d.
  • a vertical NAND flash memory device in which two NAND flash memory elements are formed in each of the Si pillars 4a, 4b, 4c, and 4d is formed.
  • the conductor layers 16d1, 16d2, and 16dn, the conductor layers 16e1, 16e2, and 16en, the conductor layers 16f1, 16f2, and 16fn, and the conductor layers 16g1, 16g2, and 16gn are independent of each other. It is operated as a word line of the element.
  • the conductor layers 16b1, 16b2, and 16bn are formed in channels facing the side surfaces of the conductor layers 16b1, 16b2, and 16bn of the Si pillars 4a, 4b, 4c, and 4d. This becomes the word line of the NAND flash memory device.
  • the word lines (conductor layers 16b1, 16b2, and 16bn) of the NAND flash memory elements having Si pillars 4c and 4d are also formed.
  • Write and read voltages are applied (in this case, the drain side select transistors of the NAND flash memory elements of the Si pillars 4c and 4d are in the off state).
  • the shift of the threshold voltage due to the application of the write / read voltage leads to a decrease in reliability characteristics of the NAND flash memory device.
  • the conductor layers 16d1, 16d2, and 16dn, the conductor layers 16e1, 16e2, and 16en, the conductor layers 16f1, 16f2, and 16fn, and the conductor layers 16g1, 16g2, and 16gn are electrically independent word lines. Since they are connected, the above-described reliability degradation does not occur.
  • Si pillars 4aa, 4bb, 4cc, and 4dd having an elliptical horizontal cross-sectional shape as shown in FIG. 4A.
  • the Si pillars 4aa, 4bb, 4cc, 4dd are formed by making the horizontal cross-sectional shape of the Si pillars 4a, 4b, 4c, 4d elliptical.
  • Dy is larger than Dx when X-X ′ line direction length Dx and Y-Y ′ line direction length Dy.
  • the same steps as those in FIGS. 2D to 2K are performed.
  • a vertical NAND flash memory device in which two NAND flash memory elements are formed in each of the Si pillars 4aa, 4bb, 4cc, and 4dd is formed.
  • FIG. 4B is a plan view showing the relationship between the Si pillars 4aa, 4bb, 4cc, and 4dd and the conductor layers 16a1, 16a2, 16an, 16b1, 16b2, 16bn, 16c1, 16c2, and 16cn serving as word lines.
  • SiO 2 layers 11a, 11b, 11c, and 11d as tunnel insulating layers are formed surrounding the Si pillars 4aa, 4bb, 4cc, and 4dd, and the data charge storage layer Si is surrounded by the SiO 2 layers 11a, 11b, 11c, and 11d.
  • a 3 N 4 layer 12 is formed, and an interlayer insulating layer 13 is formed surrounding the Si 3 N 4 layer 12.
  • the data charge storage layer Si 3 N 4 layer 12 surrounding the Si pillars 4aa and 4bb is stored in the upper part (Y ′ direction) of the plan view. The amount of charge is controlled. Then, the voltage applied to the conductor layers 16b1, 16b2, and 16bn serving as word lines is accumulated in the lower part (Y direction) of the plan view of the data charge storage layer Si 3 N 4 layer 12 surrounding the Si pillars 4aa and 4bb. The amount of charge to be controlled is controlled.
  • the cross-sectional shapes of the Si pillars 4aa, 4bb, 4cc, and 4dd are elliptical shapes that are long in the YY ′ direction
  • the conductor layers 16a1, 16a2, and 16an and the conductor layers 16b1, 16b2, and 16bn are formed in the Si pillars 4aa and 4bb.
  • the data charge storage layer by applying voltage to the conductive layer 16a1,16a2,16an and the conductor layer 16b1,16b2,16bn Si 3 N 4 layer 12 Can be separated from each other compared to the case where the horizontal cross section is circular.
  • the data retention characteristics deteriorate due to the accumulated charge distribution of the data charge storage layer Si 3 N 4 layer 12 separated on the side surfaces of the conductor layers 16a1, 16a2, 16an and the conductor layers 16b1, 16b2, 16bn being mixed by diffusion. Can be suppressed. This effect is the same in the NAND flash memory device formed on the Si pillars 4cc and 4dd.
  • the SiO 2 layer serving as the tunnel insulating layer is formed on the side surface layer of the Si pillars 4a, 4b, 4c, and 4d by, eg, thermal oxidation. Layers 11a, 11b, 11c, and 11d (SiO 2 layer 11c is not shown) are formed. Thereafter, an Si 3 N 4 layer 12 serving as a data charge storage insulating layer and an SiO 2 layer 13 serving as an interlayer insulating layer are formed so as to cover the entire surface by using, for example, an ALD (Atomic Layer Deposition) method. As shown in FIG.
  • ALD Atomic Layer Deposition
  • the conductive material atoms of the doped Si layer and the SiO 2 material are the same as in the first embodiment.
  • the conductor layers 16a1, 16a2, 16an separated from each other, the conductor layers 16b1, 16b2, 16bn, and the conductor layers 16c1, 16c2, 16cn can be formed.
  • the SiO 2 layer 17a1,17a2,17an separated, and the SiO 2 layer 17B1,17b2,17bn, and a SiO 2 layer 17C1,17c2,17cn can be formed.
  • a doped Si layer is used as the conductor layers 16a1, 16a2, 16an, 16b1, 16b2, 16bn, 16c1, 16c2, and 16cn.
  • a silicide layer that is another conductor layer, Ti, TiN, or the like It may be formed of a metal layer. This is similarly applicable to other embodiments according to the present invention.
  • the SiO 2 layer 13 serving as the interlayer insulating layer is formed surrounding the Si 3 N 4 layer 12 serving as the data charge storage insulating layer.
  • This SiO 2 layer 13 ensures insulation between the Si 3 N 4 layer 12 serving as a data charge storage insulating layer and the conductor layers 16a1, 16a2, 16an, 16b1, 16b2, 16bn, 16c1, 16c2, and 16cn.
  • the conductor layers 16a1, 16a2, 16an, 16b1, 16b2, 16bn, 16c1, 16c2, and 16cn Have a role.
  • the Si 3 N 4 layer 12 is formed so as to be in contact with each other between the Si pillars 4a and 4b and between the Si pillars 4c and 4d. This is similarly applicable to other embodiments according to the present invention.
  • the Si pillars 4a, 4b, 4c, and the like are made by making the conductor material atoms and the SiO 2 material atoms enter from the direction perpendicular to the upper surface of the i-layer substrate 1a by using the bias sputtering method.
  • Conductor layers 16a1, 16a2, 16an, 16b1, 16b2, 16bn, 16c1, 16c2, 16cn and SiO 2 layers 17a1, 17a2, 17an, 17b1, 17b2, 17bn, 17c1, 17c2, 17cn are formed on the outer periphery of 4d
  • the conductor material atoms and the SiO 2 material atoms are incident from the direction perpendicular to the upper surface of the i-layer substrate 1a, whereby the conductor layers 16a1, 16a2, 16an, 16b1, 16b2, 16bn, 16c1, 16c2, 16cn ,
  • SiO 2 layers 17a1, 17a2, 17an, 17b1, 17b2, 17bn, 17c1, 17c2 , 17cn, and other methods may be used as long as they can be formed. This is similarly applicable to other embodiments according to the present invention.
  • the HfO 2 layer 20 on the SiO 2 layers 17an, 17bn, and 17cn is left and this HfO 2 layer is left.
  • HfO 2 layer 20 conductor layers 18a1, 18a2, 18an, 18b1, 18b2, 18bn, SiO 2 layers 19a1, 19a2, 19an, 19b1 covering Si pillars 4a, 4b, 4c, 4d 19b2, 19bn, SiO 2 layer 13, Si 3 N 4 layer 12, SiO 2 layers 11a, 11b, 11c, and 11d, and Si 3 N 4 layers 2a, 2b, 2c, and 2d.
  • Si pillar 4a, 4b, 4c, 4d was exposed.
  • a material layer serving as an etching mask for etching the HfO 2 layer 20 may be formed on the SiO 2 layers 17an, 17bn, and 17cn.
  • Other methods may be used as long as the upper portions of the other Si pillars 4a, 4b, 4c, and 4d are exposed. This is similarly applicable to other embodiments according to the present invention.
  • the conductor layers 16a1, 16a2, 16an, 16b1, 16b2, 16bn, 16c1, 16c2, and 16cn in the first embodiment are described as doped Si layers, for example, they are amorphous doped with donor impurities or acceptor impurities.
  • Si or poly-Si may be used.
  • it may be a silicide layer silicided with Ni atoms, a metal layer, or another material layer having conductivity.
  • the doped Si layer may be a material layer composed of a plurality of conductive layers. This is similarly applicable to other embodiments according to the present invention.
  • the conductor layers 16a1, 16a2, 16an, 16b1, 16b2, 16bn, 16c1, 16c2, 16cn, and the SiO 2 layers 17a1, 17a2, 17an, 17b1, 17b2, 17bn, 17c1, 17c2, 17cn were formed on the top. These SiO 2 layers 17an, 17bn, and 17cn may be omitted as long as the insulation between the conductor layers 16an, 16bn, and 16cn and the conductor layer 23 is ensured. This is similarly applicable to other embodiments according to the present invention.
  • SiO 2 layers 11a, 11b, 11c, and 11d that function as tunnel insulating layers, a Si 3 N 4 layer 12 that functions as a data charge storage layer, a SiO 2 layer 13 that functions as an interlayer insulating layer, and HfO 2
  • the layer 20 is a material layer which can implement
  • the Si 3 N 4 layer 12 functioning as a data charge storage layer and the SiO 2 layer 13 functioning as an interlayer insulating layer are formed of independent material layers.
  • the Si 3 N 4 layer 12a may be formed, and an oxygen gas may be continuously introduced to form an SiNO layer containing oxygen as an interlayer insulating layer. This is similarly applicable to other embodiments according to the present invention.
  • the doped Si layers 8 and 23a are taken as examples of the source side selection gate conductor layer and the drain side selection gate conductor layer.
  • the material layer is not limited to this, and may be other material layers as long as it is a conductor layer. This is similarly applicable to other embodiments according to the present invention.
  • NAND flash memory elements are formed on the Si pillars 4a, 4b, 4c, and 4d.
  • the present invention is not limited to this, and other semiconductor pillars may be used. This is similarly applicable to other embodiments according to the present invention.
  • the resist layers 3a, 3b, 3c, and 3d and the Si 3 N 4 layers 2a, 2b, 2c, and 2d are used as masks, and the i-layer substrate 1 is etched using, for example, the RIE method.
  • Si pillars 4a, 4b, 4c, and 4d were formed.
  • the present invention is not limited to this, and the resist layers 3a, 3b, 3c, and 3d and the Si 3 N 4 layers 2a, 2b, 2c, and 2d are not used as an etching mask, but only one of them is used as an etching mask.
  • the i-layer substrate 1 can also be etched.
  • the material layer may have a multilayer structure. This is similarly applicable to other embodiments according to the present invention.
  • the spaces 15 a and 15 b are filled with the HfO 2 layer 20.
  • the HfO 2 layer 20 may be another material layer as long as it is an insulating layer filling the spaces 15a and 15b. This is similarly applicable to other embodiments according to the present invention.
  • the present invention is capable of various embodiments and modifications without departing from the broad spirit and scope of the present invention. Further, the above-described embodiment is for explaining an example of the present invention, and does not limit the scope of the present invention. The said Example and modification can be combined arbitrarily. Furthermore, even if a part of the structural requirements of the above-described embodiment is removed as necessary, it is within the scope of the technical idea of the present invention.
  • a high-density, low-cost columnar semiconductor memory device and a high-performance, new functional electronic device using these are provided.

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Abstract

　柱状半導体メモリ装置は、少なくとも２列に並んだＳｉ柱（４ａ、４ｂ、４ｃ、４ｄ）の外周を囲む、トンネル絶縁層（１１ａ、１１ｂ、１１ｃ、１１ｄ）と、データ電荷蓄積絶縁層（１２）と、第１の層間絶縁層（１３）と、第２の層間絶縁層（１７ａ１、１７ａ２、１７ａｎ）と、第３の層間絶縁層（１７ｂ１、１７ｂ２、１７ｂｎ）と、同じ垂直方向の位置にある第１の導体層（１６ａ１、１６ａ２、１６ａｎ）と第２の導体層（１６ｂ１、１６ｂ２、１６ｂｎ）を有する。Ｘ方向に配列したＳｉ柱の、第１の導体層及び第２の導体層が半導体柱の一列を挟むように延びている。半導体柱に対面する第１の導体層及び第２の導体層の形状は円弧状であり、隣接する第１の導体層及び第２の導体層の円弧同士は接している。Ｓｉ柱のＸ方向ピッチ長はＹ方向ピッチ長より短い。

Description

柱状半導体メモリ装置及びその製造方法
　本発明は、柱状半導体の周囲に形成されたメモリ装置を含む柱状半導体メモリ装置及びその製造方法に関する。
　近年、フラッシュメモリに代表されるメモリ装置を用いた電子装置は、多くの分野で用いられており、応用分野と市場規模をますます拡大させている。これに伴い、メモリ装置の高集積化と低価格化が求められている。
　ＮＡＮＤ型フラッシュメモリは集積度及び価格において優れている。高集積なＮＡＮＤ型フラッシュメモリの一つとして、特許文献１は、半導体シリコン柱（以下、半導体シリコン柱を「Ｓｉ柱」と称する。）上に当該半導体シリコン柱の起立方向に積層された複数のメモリセル・トランジスタから構成される縦構造ＮＡＮＤ型フラッシュメモリ装置を開示している。
　特許文献１の縦構造ＮＡＮＤ型フラッシュメモリ装置について、図６を参照しつつ、説明する。図６は、特許文献１の縦構造ＮＡＮＤ型フラッシュメモリ装置の断面構造を示している。まず、真性型半導体シリコン基板１００（以下、真性型半導体シリコン基板を「ｉ層基板」と称する。）上にＳｉ柱１０１ａ、１０１ｂが形成されている。Ｓｉ柱１０１ａ、１０１ｂの外周部を囲むように、トンネル絶縁層であるＳｉＯ２層１０２ａ、１０２ｂが形成されている。ＳｉＯ２層１０２ａ、１０２ｂの外周部を囲むように、電気的に浮遊しているフローティング電極１０３ａ、１０３ｂが形成されている。Ｓｉ柱１０１ａ、１０１ｂの下部にソース側選択ゲート電極１０４ａ、１０４ｂが形成され、Ｓｉ柱１０１ａ、１０１ｂの上部にドレイン側選択ゲート電極１０５ａ、１０５ｂが形成されている。フローティング電極１０３ａ、１０３ｂの外周を囲むように層間ＳｉＯ２層１０７ａ、１０７ｂが形成されている。層間ＳｉＯ２層１０７ａ、１０７ｂの外周を囲むようにワード線電極１０８ａ、１０８ｂが形成されている。Ｓｉ柱１０１ａ、１０１ｂの底部に繋がるｉ層基板１００の表層にコモンソースＮ＋層１０９（以下、ドナー不純物を多く含む半導体層を「Ｎ＋層」と称する。）が形成され、Ｓｉ柱１０１ａ、１０１ｂの頂部にドレインＮ＋層１１０ａ、１１０ｂが形成されている。さらに全体を覆うようにＣＶＤ（Chemical Vapor Deposition）によるＳｉＯ２層１１１が形成されている。ドレインＮ＋層１１０ａ、１１０ｂ上に形成されたコンタクトホール１１２ａ、１１２ｂを介してビット線配線金属層１１３ａ、１１３ｂが形成されている。ｉ層基板１００上のＳｉ柱１０１ａ、１０１ｂの内部にＰ－層１１４ａ、１１４ｂ（以下、アクセプタ不純物が少量含まれている半導体層を「Ｐ－層」と称する。）が形成されている。Ｓｉ柱１０１ａ、１０１ｂ内のＰ－層１１４ａ、１１４ｂの外周部を囲むように形成されたＳｉＯ２層１０２ａ、１０２ｂ、フローティング電極１０３ａ、１０３ｂ、層間ＳｉＯ２層１０７ａ、１０７ｂ、ワード線電極１０８ａ、１０８ｂはメモリセル・トランジスタＱｃ１を構成する。メモリセル・トランジスタＱｃ１と同じ構造を有するメモリセル・トランジスタＱｃ２、Ｑｃ３がＳｉ柱１０１ａ、１０１ｂ上に形成されている。メモリセル・トランジスタＱｃ１、Ｑｃ２、Ｑｃ３は、互いに電気的に絶縁されている。メモリセル・トランジスタＱｃ１、Ｑｃ２、Ｑｃ３はＳｉ柱１０１ａ、１０１ｂの起立方向に積層されており、また、メモリセル・トランジスタＱｃ１、Ｑｃ２、Ｑｃ３の上に、ソース側選択ゲート電極１０４ａ、１０４ｂを有するソース側選択トランジスタＱｓ１が形成され、メモリセル・トランジスタＱｃ１、Ｑｃ２、Ｑｃ３の下に、ドレイン側選択ゲート電極１０５ａ、１０５ｂを有するドレイン側選択トランジスタＱｓ２が形成されている。
　特許文献１の縦構造ＮＡＮＤ型フラッシュメモリ装置では、トンネル絶縁層であるＳｉＯ２層１０２ａ、１０２ｂ、層間ＳｉＯ２層１０７ａ、１０７ｂ、ソース側選択ゲート電極１０４ａ、１０４ｂ、ドレイン側選択ゲート電極１０５ａ、１０５ｂ、フローティング電極１０３ａ、１０３ｂ、ワード線電極１０８ａ、１０８ｂを、Ｓｉ柱１０１ａ、１０１ｂの外周部を囲んで形成するが、これらを、欠陥少なく、且つ、信頼性高く形成することは困難である。
　更に高密度な縦構造ＮＡＮＤ型フラッシュメモリ装置として、１つのＳｉ柱上に形成された２個のＮＡＮＤ型フラッシュメモリ素子を有するＮＡＮＤ型フラッシュメモリ装置が考えられる。
　こうしたＮＡＮＤ型フラッシュメモリ装置の一例について、図７を参照しつつ、説明する。図７の（ａ）はＮＡＮＤ型フラッシュメモリ装置の立体構造模式図を、図７の（ｂ）は横断面構造模式図を示す。まず、Ｓｉ柱１２０を囲んでトンネル絶縁層１２２が形成されている。トンネル絶縁層１２２の外周部にＳｉ柱１２０の起立方向に並んで複数の第１フローティング電極ＦＧａ１、ＦＧａ２、ＦＧａｎと、複数の第２フローティング電極ＦＧｂ１、ＦＧｂ２、ＦＧｂｎとが、それぞれ形成されている。対応する第１フローティング電極ＦＧａ１、ＦＧａ２、ＦＧａｎ及び第２フローティング電極ＦＧｂ１、ＦＧｂ２、ＦＧｂｎ同士は、Ｓｉ柱１２０の起立方向に同じ高さであり、且つ、互いに分離している。第１フローティング電極ＦＧａ１、ＦＧａ２、ＦＧａｎ及び第２フローティング電極ＦＧｂ１、ＦＧｂ２、ＦＧｂｎを囲んで層間絶縁層１２５が形成されている。第１のフローティング電極ＦＧａ１、ＦＧａ２、ＦＧａｎ上に、層間絶縁層１２５を介して、第１制御電極ＣＧａ１、ＣＧａ２、ＣＧａｎがそれぞれ形成されている。第２フローティング電極ＦＧｂ１、ＦＧｂ２、ＦＧｂｎ上に、層間絶縁層１２５を介して、第２制御電極ＣＧｂ１、ＣＧｂ２、ＣＧｂｎがそれぞれ形成されている。対応する第１制御電極ＣＧａ１、ＣＧａ２、ＣＧａｎ、及び第２制御電極ＣＧｂ１、ＣＧｂ２、ＣＧｂｎ同士は、Ｓｉ柱１２０の起立方向に同じ高さであり、且つ、互いに分離している。トンネル絶縁層１２２に接して、Ｓｉ柱１２０の起立方向においてトンネル絶縁層１２２の下方に、ゲート絶縁層１２３ａがＳｉ柱１２０を囲んで形成されている。ゲート絶縁層１２３ａを囲んでソース側選択電極１２４ａが形成されている。トンネル絶縁層１２２に接して、Ｓｉ柱１２０の起立方向におけるトンネル絶縁層１２２の上方に、ゲート絶縁層１２３ｂがＳｉ柱１２０を囲んで形成されている。ゲート絶縁層１２３ｂを囲んでドレイン側選択電極１２４ｂが形成されている。Ｓｉ柱１２０の底部にソースＮ＋層１２１ａが形成され、Ｓｉ柱１２０の頂部にドレインＮ＋層１２１ｂが形成されている。第１制御電極ＣＧａ１、ＣＧａ２、ＣＧａｎは、それぞれ、第１ワード線配線層ＷＬａ１，ＷＬａ２、ＷＬａｎに接続され、第２制御電極ＣＧｂ１、ＣＧｂ２、ＣＧｂｎは、それぞれ、第２ワード線配線層ＷＬｂ１，ＷＬｂ２、ＷＬｂｎに接続されている。第１ワード線配線層ＷＬａ１，ＷＬａ２、ＷＬａｎ及び第２ワード線配線層ＷＬｂ１，ＷＬｂ２、ＷＬｂｎは、電気的に独立して駆動される。チャネルとして機能するＳｉ柱１２０、ゲート絶縁層１２３ｂ、及びドレイン側選択電極１２４ｂはドレイン側選択トランジスタを構成する。チャネルとして機能するＳｉ柱１２０、ゲート絶縁層１２３ａ、ソース側選択電極１２４ａはソース側選択トランジスタを構成する。ソース側選択電極１２４ａはソース側選択ゲート配線ＳＧＳａに接続され、ドレイン側選択電極１２４ｂはドレイン側選択ゲート配線ＳＧＤａに接続されている。ソースＮ＋層１２１ａは共通ソース配線ＣＳＬａに接続されている。ドレインＮ＋層１２１ｂはビット線配線ＢＬａに接続される。
　図７に示す縦構造ＮＡＮＤ型フラッシュメモリ装置では、１つのＳｉ柱１２０上に第１のＮＡＮＤ型フラッシュメモリ素子と第２のＮＡＮＤ型フラッシュメモリ素子が形成されている。第１のＮＡＤ型フラッシュメモリ素子と第２のＮＡＮＤ型フラッシュメモリ素子は、ソースＮ＋層１２１ａ、ドレインＮ＋層１２１ｂ、ソース側選択トランジスタ、及びドレイン側選択トランジスタを共有している。第１のＮＡＮＤ型フラッシュメモリ素子は、第１制御電極ＣＧａ１、ＣＧａ２、ＣＧａｎに対面したＳｉ柱１２０の表層部をチャネルとして備え、第２のＮＡＮＤ型フラッシュメモリ素子は、第２制御電極ＣＧｂ１、ＣＧｂ２、ＣＧｂｎに対面したＳｉ柱１２０の表層部をチャネルとして備える。
　図７に示す縦構造ＮＡＮＤ型フラッシュメモリ装置においても、トンネル絶縁層であるＳｉＯ２層１２２、層間ＳｉＯ２層１２５、ソース側選択電極１２４ａ、ドレイン側選択電極１２４ｂ、第１フローティング電極ＦＧａ１、ＦＧａ２、ＦＧａｎ、第２フローティング電極ＦＧｂ１、ＦＧｂ２、ＦＧｂｎ、第１制御電極ＣＧａ１、ＣＧａ２、ＣＧａｎ、第２制御電極ＣＧｂ１、ＣＧｂ２、ＣＧｂｎを、Ｓｉ柱１２０の外周部を囲むように、欠陥が少なく、信頼性が高く形成することが困難である。また、この縦構造ＮＡＮＤ型フラッシュメモリ装置では、並列に接続された２つＮＡＮＤ型フラッシュメモリ素子の確実な動作が求められる。
　特許文献２は、ワード線電極材料層と絶縁層とを基板上に繰り返し積層し、この積層されたワード線導体層と層間絶縁層とを貫通した貫通孔を形成し、この貫通孔の側面表層に、層間絶縁層と、データ電荷を蓄積するデータ電荷蓄積層と、トンネル絶縁層とを形成し、さらに、貫通孔内にチャネルとなるポリＳｉ層（以下、多結晶Ｓｉ層を「ポリＳｉ層」と称する。）を埋め込んで、このポリＳｉ層をチャネルにして、２つのＮＡＮＤ型フラッシュメモリ素子を形成する半導体メモリ装置の製造方法を開示している。
　特許文献２の半導体メモリ装置の製造方法について、図８を参照しながら、説明する。図８は、１つの半導体柱の外周部の両側に設けられているワード線導体層、及び、２つの半導体柱に繋がって形成されている２つのＮＡＮＤ型フラッシュメモリ素子を備えるメモリ半導体装置の平面図を示している。まず、ワード線となる導体層と、この導体層上に形成した絶縁層とを、１組にした材料層を、平面視に対して垂直方向に積層させた積層材料層を形成する（図示せず）。次に、この積層材料層を貫通する、平面視において円形状の円形孔Ｔｃと、この円形孔Ｔｃに繋がった矩形孔Ｔｓを形成する（円形孔Ｔｃと矩形孔Ｔｓの全体を貫通孔Ｔと称する）。次に、貫通孔Ｔ内に、例えば、ＳｉＯ２層による層間絶縁層１３０を形成する。層間絶縁層１３０は、円形孔Ｔｃの層間絶縁層１３０ａ、及び、矩形孔Ｔｓの層間絶縁層１３０ｂから構成される。層間絶縁層１３０ａは円形孔Ｔｃの側面に被覆されている。層間絶縁層１３０ｂは矩形孔Ｔｓの全体に埋め込まれている。次に、円形孔Ｔｃの層間絶縁層１３０ａの内部側面に、例えばＳｉ３Ｎ４層（窒化シリコン層）によるデータ電荷蓄積層１３１を形成する。次に、データ電荷蓄積層１３１の内部側面に、例えば、ＳｉＯ２層によるトンネル絶縁層１３２を形成する。次に、トンネル絶縁層１３２で囲まれた貫通孔に例えばポリＳｉを埋め込んで半導体柱Ｐａ、Ｐｂを形成する。次に半導体柱Ｐａ、Ｐｂ間の領域１３５の積層材料層をエッチングして除去する。これにより、半導体柱Ｐａ、ＰｂのＹ方向における両側で分離された、ワード線となる導体層ＣＧａと導体層ＣＧｂとが、形成される。次に、半導体柱Ｐａの頂部に、コモンソース拡散層とソース側選択トランジスタとを、半導体柱Ｐｂの頂部に、ドレイン拡散層と、ドレイン側選択トランジスタとを形成する。半導体柱Ｐａ、Ｐｂの底部には半導体柱Ｐａと半導体Ｐｂのチャネル間を繋ぐ接続部が形成されている。これにより、半導体柱Ｐａ、ＰｂのＹ方向の左右の表層に独立したチャネルを持ち、一方がワード線導体層ＣＧａで制御されると、他方がワード線導体層ＣＧｂで制御され、且つ半導体柱Ｐａ、Ｐｂに繋がる、２つのＮＡＮＤ型フラッシュメモリ素子を有する半導体メモリ装置が形成される。
　図８で示した半導体メモリ装置における、貫通孔Ｔの形成では、矩形孔ＴｓのＹ方向幅Ｌａは、円形孔Ｔｃの直径Ｌｂより小さくする必要がある。この理由は、矩形孔Ｔｓ間の円形孔Ｔｃの外周長を出来るだけ長くして、ワード線導体層ＣＧａ、ＣＧｂで制御される半導体柱Ｐａ、Ｐｂのチャネル面積を大きくするためである。これにより、ＮＡＮＤ型フラッシュメモリ素子の読みだし電流を大きくできるので、メモリセルデータの読み取りが容易になる。円形孔Ｔｃと矩形孔Ｔｓは、リソグラフィ技術とＲＩＥ（reactive ion etching)を用いて同時に形成される。この場合、Ｙ方向幅Ｌａが最小加工寸法となるので、円形孔Ｔｃの直径ＬｂはＬａより大きくなる。このため、Ｙ方向において、大きい直径Ｌｂをもつ円形孔Ｔｃを形成する必要があるため、フラッシュメモリ素子の集積度の低下につながる。また、円形孔Ｔｃをリソグラフィ法により互いに隣接して円形にパターンニングするためには、円形孔Ｔｃ同士の間に間隔を空けなければならない。このため、Ｘ方向において、円形孔Ｔｃ同士の間に矩形孔Ｔｓを形成する必要があるため、フラッシュメモリ素子の集積度の低下につながる。このように、Ｘ方向、Ｙ方向ともに、矩形孔Ｔｓの存在による、フラッシュメモリ素子の集積度の低下が問題である。
　また、深い貫通孔Ｔの側面表層に、欠陥が少なく、信頼性の高い層間絶縁層１３０ａ、データ電荷蓄積層１３１、トンネル絶縁層１３２を形成することが難しい。そして、例えばポリＳｉ半導体柱Ｐａ、Ｐｂのチャネルは、単結晶Ｓｉに比べて、移動度が低く、閾値電圧の増大原因になるトラップ準位が多くなるので、高い読み出し電流を必要とし、このため低電圧駆動が困難になる。
特開平４－７９３６９号公報 特開２０１１－１６５８１５号公報 特開平２－１８８９６６号公報
F.Masuoka, M.Momotomi, Y.Iwata, and R.Shirota : " New ultra high density EPROM and Flash EEPROM with NAND structured cell", IEDM Tech.Dig. pp.552-555 (1987) C.Y.Ting，V.J.Vivalda，and H.G.Schaefer:"Study of planarized sputter-deposited SiO2"，J.Vac.Sci. Technol. 15(3)，p.p.1105-1112，May/June (1978) A.D.G.Stewart，and M.W.Thomson:"Microtopography of Surface Eroded by Ion-Bombardment"，Journal of Material Science 4，p.p.56-69 (1969)
　上述の課題に鑑み、本発明は、高い信頼性を有し、高密度且つ低価格な柱状半導体メモリ装置を提供することを目的とする。
　本発明の第１の観点に係る柱状半導体メモリ装置は、
　半導体基板と、
　前記半導体基板上において、前記半導体基板の表面に対して垂直方向に延び、且つ、少なくとも２列に並んで配置されている半導体柱と、
　前記半導体柱の外周を囲むトンネル絶縁層と、
　前記トンネル絶縁層の外周を囲むデータ電荷蓄積絶縁層と、
　前記データ電荷蓄積絶縁層の外周を囲む第１の層間絶縁層と、
　前記半導体柱の一列を挟むように前記半導体基板上に配置されている第１の積層材料層及び第２の積層材料層であって、
　前記第１の積層材料層は、
　前記一列に配置されている前記半導体柱の前記第１の層間絶縁層の外周の一部を囲む第１の導体層と、
　前記第１の導体層の上または下に形成されている第２の層間絶縁層と、
　から構成される組の１つ又は複数の積層体であり、
　前記第２の積層材料層は、
　前記一列に配置されている前記半導体柱の前記第１の層間絶縁層の外周の別の一部を囲み、且つ、前記垂直方向において、前記第１の導体層と同じ位置にある第２の導体層と、
　前記第２の導体層の上または下に形成されている第３の層間絶縁層と、
　から構成される組の１つ又は複数の積層体であり、
　前記半導体柱の前記一列の上で隣接する前記半導体柱の間のピッチ長が、前記一列の前記半導体柱と前記一列とは別の一列の前記半導体柱との間のピッチ長より短く、
　平面視において、前記第１の導体層及び前記第２の導体層の、前記半導体柱に対面した形状が、円弧状であり、前記隣接する前記半導体柱の間において、前記第１の導体層の前記円弧同士、及び、前記第２の導体層の円弧同士は接しており、
　前記第１の導体層と前記第２の導体層とに印加される電圧によって、前記トンネル絶縁層を介して、前記半導体柱と前記データ電荷蓄積絶縁層との間でのデータ電荷の移動によるデータ書き込み及び消去、または前記データ電荷蓄積絶縁層によるデータ電荷の保持がおこなわれる、
　ことを特徴とする。
　前記データ電荷蓄積絶縁層と前記第１の層間絶縁層との間に第４の層間絶縁層を有する、
　ことが好ましい。
　前記第１の層間絶縁層が、前記第１の積層材料層及び前記第２の積層材料層の上面に繋がっている、
　ことが好ましい。
　平面視において、前記第１の積層材料層及び前記第２の積層材料層は、前記一列に加えて、前記一列に隣接する前記半導体柱の前記別の一列を挟んでも形成され、前記一列を挟む前記第２の導体層と前記別の一列を挟む前記第１の導体層とは対面しており、且つ、前記一列を挟む前記第２の導体層は前記別の一列を挟む前記第１の導体層と繋がっている、
　ことが好ましい。
　平面視において、前記第１の積層材料層及び前記第２の積層材料層は、前記一列に加えて、前記一列に隣接する前記半導体柱の前記別の一列を挟んでも形成され、前記一列を挟む前記第２の導体層と前記別の一列を挟む前記第１の導体層とは対面しており、且つ、前記一列を挟む前記第２の導体層は前記別の一列を挟む前記第１の導体層と分離している、
　ことが好ましい。
　平面視における前記半導体柱の断面が楕円形状を有し、
　前記楕円形状の短径軸が、平面視において、前記半導体柱が前記一列に並ぶ方向を向いており、
　前記楕円形状の長径軸が、前記方向に対して垂直方向を向いている
　ことが好ましい。
　前記半導体柱の下方にあるドナーまたはアクセプタを含んだ第１の不純物層と、
　前記第１の不純物層の上部の前記半導体柱を囲み、且つ前記トンネル絶縁層と接した第１のゲート絶縁層と、
　前記第１のゲート絶縁層を囲み、且つ前記第１の導体層と、前記第２の導体層とに、隣接した第１のゲート導体層と、
　前記半導体柱の上方にあり、且つ前記第１の不純物層と同じ極性の導電性を有する第２の不純物層と、
　前記第２の不純物層の下方の前記半導体柱を囲み、且つ前記トンネル絶縁層と接した第２のゲート絶縁層と、
　前記第２のゲート絶縁層を囲み、且つ前記第１の導体層と、前記第２の導体層とに、隣接した第２のゲート導体層とを有する、
　ことが好ましい。
　本発明の第２の観点に係る柱状半導体メモリ装置の製造方法は、
　半導体基板上に、円形状絶縁層を形成する円形状絶縁層形成工程と、
　前記円形状絶縁層をマスクに、前記半導体基板のエッチングを行い、前記半導体基板上に、半導体柱を、前記半導体柱の列の上で隣接する前記半導体柱の間の配列ピッチ長が、隣接する２列の前記半導体柱の間の配列ピッチ長より短いよう、少なくとも２列に並べて形成する半導体柱形成工程と、
　平面視において、前記半導体柱の外周が、前記円形状絶縁層の外周より内側に後退させる半導体柱外周後退形成工程と、
　前記半導体柱の外周を囲むトンネル絶縁層を形成するトンネル絶縁層形成工程と、
　前記トンネル絶縁層と前記円形状絶縁層とを覆うデータ電荷蓄積絶縁層を形成するデータ電荷蓄積絶縁層形成工程と、
　前記円形状絶縁層上の前記データ電荷蓄積絶縁層をマスクにして、前記半導体基板表面に対して垂直方向から導体材料原子を照射して、平面視において、第１の導体層と第２の導体層を、前記半導体基板の上部、及び前記円形状絶縁層上の前記データ電荷蓄積絶縁層上に、形成する第１導体層・第２導体層形成工程と、
　前記円形状絶縁層上の前記データ電荷蓄積絶縁層をマスクにして、前記半導体基板表面に対して垂直方向から絶縁材料原子を照射して、前記第１の導体層の上または下に第１の層間絶縁層を、且つ前記第２の導体層の上または下に第２の層間絶縁層を、形成する第１層間絶縁層・第２層間絶縁層形成工程と、
　前記半導体柱を囲む前記データ電荷蓄積絶縁層外周側面と、前記第１の導体層と前記第１の層間絶縁層との側面、及び前記第２の導体層と前記第２の層間絶縁層との側面との、間に第３の層間絶縁層を形成する第３層間絶縁層形成工程を有し、
　前記データ電荷蓄積絶縁層形成工程において、平面視において、前記半導体柱の一列の上で隣接する前記半導体柱上の前記円形状絶縁層側面の前記データ電荷蓄積絶縁層の外縁が、互いに接して接続された円弧の形状に形成され、
　前記第１導体層・第２導体層形成工程で、平面視において、前記第１の導体層及び前記第２の導体層が前記半導体柱の前記一列を挟んで延びるように形成される、
　ことを特徴とする。
　前記第３層間絶縁層形成工程の前に、前記データ電荷蓄積絶縁層を囲み、第４の層間絶縁層を形成する第４層間絶縁層形成工程をさらに有し、
　平面視において、前記半導体柱の前記一列の上で隣接した前記半導体柱上の前記円形状絶縁層側面間において、前記データ電荷蓄積絶縁層の外縁、または前記第４層間絶縁層が、互いに接して接続された円弧の形状に形成される、
　ことが好ましい。
　前記第３の層間絶縁層が、前記第１の導体層、前記第２の導体層、前記第１の層間絶縁層、及び前記第２の層間絶縁層を含む積層材料層の上面に繋がって形成される、
　ことが好ましい。
　前記第１導体層・第２導体層形成工程で、平面視において、前記第１の導体層及び前記第２の導体層は、前記一列に加えて、前記一列に隣接する前記半導体柱の別の一列も挟んで延び、前記一列を挟む前記第２の導体層と前記別の一列を挟む前記第１の導体層とは対面し、且つ、前記一列を挟む前記第２の導体層は前記別の一列を挟む前記第１の導体層と繋がって形成される、
　ことが好ましい。
　前記第１導体層・第２導体層形成工程で、平面視において、前記第１の導体層及び前記第２の導体層は、前記一列に加えて、前記一列に隣接する前記半導体柱の別の一列も挟んで延び、前記一列を挟む前記第２の導体層と前記別の一列を挟む前記第１の導体層とは対面し、且つ、前記一列を挟む前記第１の導体層は前記別の一列を挟む前記第１の導体層と分離されて形成される、
　ことが好ましい。
　前記半導体柱形成工程において、
　平面視における断面が楕円形状を有し、
　前記楕円形状の短径軸が、平面視において、前記半導体柱が前記一列に並ぶ方向を向いており、
　前記楕円形状の長径軸が、前記方向に対して垂直方向を向いている、
　前記半導体柱を形成する、
　ことが好ましい。
　本発明によれば、高い信頼性を有し、高密度且つ低価格な柱状半導体メモリ装置を提供することができる。
本発明の第１実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置の回路図である。 第１実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 第１実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 本発明の第２実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 本発明の第２実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 本発明の第３実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 本発明の第３実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置の製造方法を説明するための平面図である。 本発明の第４実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。 従来例の縦構造ＮＡＮＤ型フラッシュメモリ装置の断面構造図である。 従来例の２つのＮＡＮＤ型フラッシュメモリ素子が形成されている１つのＳｉ柱を有する縦構造ＮＡＮＤ型フラッシュメモリ装置の構造模式図（ａ）と断面構造図（ｂ）である。 従来例の１つのポリＳｉ柱の外周部の両側に設けられているワード線導体層、及び、２つのポリＳｉ柱に繋がって形成されている２つのＮＡＮＤ型フラッシュメモリ素子を有する縦構造ＮＡＮＤ型フラッシュメモリ装置の平面図である。
　以下、本発明の実施形態に係る、柱状半導体メモリ装置である縦構造ＮＡＮＤ型フラッシュメモリ装置、及び、その製造方法について図面を参照して説明する。
（第１実施形態）
　以下、図１、図２Ａ～図２Ｋを参照しながら、本発明の第１実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置の製造方法を示す。
　図１に、第１実施形態に係る１つのＳｉ柱に形成されるＮＡＮＤ型フラッシュメモリ回路図を示す。直列に接続されたｎ個のメモリセル・トランジスタＷＴ１１、ＷＴ１２、ＷＴ１ｎの各ゲートが、ｎ個のワード線Ｗ１１、Ｗ２１、Ｗｎ１に接続されている。この直列接続のメモリセル・トランジスタＷＴ１１、ＷＴ１２、ＷＴ１ｎに並行して、直列に接続されたｎ個のメモリセル・トランジスタＷＴ２１、ＷＴ２２、ＷＴ２ｎが形成されている。メモリセル・トランジスタＷＴ２１、ＷＴ２２、ＷＴ２ｎの各ゲートは、ｎ個のワード線Ｗ１２、Ｗ２２、Ｗｎ２に接続されている。メモリセル・トランジスタＷＴ１ｎ、ＷＴ２ｎのドレインにドレイン側選択トランジスタＳＴＤが接続されている。メモリセル・トランジスタＷＴ１１、ＷＴ１２のソースは、ソース側選択トランジスタＳＴＳに接続されている。ソース側選択トランジスタＳＴＳのゲートはソース側選択ゲート線ＳＧＳに接続され、ドレイン側選択トランジスタＳＴＤのゲートはドレイン側選択ゲート線ＳＧＤに接続されている。ソース側選択トランジスタＳＴＳのソースはコモンソース線ＣＳＬに接続され、ドレイン側選択トランジスタＳＴＤのドレインはビット線ＢＬに接続されている。このような回路からなる構成が、ブロックメモリ素子領域において繰り返し形成されている。
　以下、図２Ａ～図２Ｋを参照しながら、第１実施形態に係る柱状半導体メモリ装置の製造方法について説明する。図２Ａ～図２Ｋにおいて、（ａ）は平面図であり、（ｂ）は（ａ）図におけるＸ－Ｘ’線に沿う断面図であり、（ｃ）はＹ－Ｙ’線に沿う断面図である。
　図２Ａに示すように、ｉ層基板１上に、Ｓｉ３Ｎ４膜（図示せず）を形成し、このＳｉ３Ｎ４膜上にレジスト膜（図示せず）を塗布し、リソグラフィ法を用いて平面視円形のレジスト層３ａ、３ｂ、３ｃ、３ｄを形成する。レジスト層３ａ、３ｂ、３ｃ、３ｄは２行２列に配置される。次に、レジスト層３ａ、３ｂ、３ｃ、３ｄをマスクとして用い、例えばＲＩＥ（Reactive Ion Etching）法によって、Ｓｉ３Ｎ４膜をエッチングすることで、Ｓｉ３Ｎ４層２ａ、２ｂ、２ｃ、２ｄをそれぞれ形成する。
　次に、図２Ｂに示すように、レジスト層３ａ、３ｂ、３ｃ、３ｄと、Ｓｉ３Ｎ４層２ａ、２ｂ、２ｃ、２ｄとを、マスクとして用い、例えばＲＩＥ法を用いてｉ層基板１をエッチングすることで、ｉ層基板１ａ上にＳｉ柱４ａ、４ｂ、４ｃ、４ｄをそれぞれ形成する。その後、レジスト層３ａ、３ｂ、３ｃ、３ｄを除去する。
　次に、図２Ｃに示すように、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの下部外周にあるｉ層基板１ａ表層に、例えばヒ素（Ａｓ）イオンを注入することによってＮ＋層５を形成し、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの下部外周にあるｉ層基板１ａ上に、ＳｉＯ２層６を形成する。さらに、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの側面表層に、例えば熱酸化法によりＳｉＯ２層７ａ、７ｂ、７ｃ、７ｄ（ＳｉＯ２層７ｃは図示せず。）をそれぞれ形成する。その後、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの下部外周にあるＳｉＯ２層６上に、ドープドＳｉ層８（以下、アクセプタ又はドナー不純物を含むポリＳｉ層を「ドープドＳｉ層」と称する。）を形成し、続いて、このドープドＳｉ層８上にＳｉ３Ｎ４層９を形成する。
　次に、図２Ｄに示すように、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの側面表層に、Ｓｉ３Ｎ４層２ａ、２ｂ、２ｃ、２ｄ、９をマスクとして用い、熱酸化法によって、ＳｉＯ２層１０ａ、１０ｂ、１０ｃ、１０ｄ（ＳｉＯ２層１０ｃは図示せず。）をそれぞれ厚く形成する。その後、ＳｉＯ２層１０ａ、１０ｂ、１０ｃ、１０ｄを除去する。Ｓｉ３Ｎ４層２ａ、２ｂ、２ｃ、２ｄ、９は、熱酸化法では酸化されないので、ＳｉＯ２層１０ａ、１０ｂ、１０ｃ、１０ｄを除去すると、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの側面が径方向内側に後退する。これにより、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの断面の直径は、Ｓｉ３Ｎ４層２ａ、２ｂ、２ｃ、２ｄの断面の直径よりも小さくなる。そして、Ｎ＋層５は熱酸化時における熱拡散により広がりＮ＋層５ａとなる。
　次に、図２Ｅに示すように、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの側面表層に、例えば熱酸化法によって、トンネル絶縁層となるＳｉＯ２層１１ａ、１１ｂ、１１ｃ、１１ｄ（ＳｉＯ２層１１ｃは図示せず。）をそれぞれ形成する。その後、全体を覆うように、例えばＡＬＤ（Atomic Layer Deposition）法を用いて、データ電荷蓄積絶縁層となるＳｉ３Ｎ４層１２と、層間絶縁層となるＳｉＯ２層１３とを形成する。（ｂ）図に示すように、Ｘ－Ｘ’線に沿っては、ＳｉＯ２層１３のうちＳｉ３Ｎ４層２ａ、２ｂの側面を囲む部分は、Ｓｉ柱４ａ、４ｂ間で、互いに接触するように形成される。また、同様に、ＳｉＯ２層１３のうちＳｉ３Ｎ４層２ｃ、２ｄの側面を囲む部分は、Ｓｉ柱４ｃ、４ｄ間で、互いに接触するように形成される。そして、（ｃ）図に示すように、Ｙ―Ｙ’線に沿っては、Ｓｉ３Ｎ４層２ａ、２ｂ、の側面を囲んだＳｉＯ２層１３とＳｉ３Ｎ４層２ｃ、２ｄの側面を囲んだＳｉＯ２層１３が互いに離れて形成されている。この場合、Ｓｉ柱４ａ、４ｂとＳｉ柱４ｃ、４ｄと間のＹ方向ピッチ長Ｌｙは、Ｓｉ柱４ａ、４ｃとＳｉ柱４ｂ、４ｄとの間のＸ方向ピッチ長Ｌｘより大きく、且つ、Ｓｉ３Ｎ４層２ａ、２ｃの側面を囲んだＳｉＯ２層１３の側面とＳｉ３Ｎ４層２ｂ、２ｄの側面を囲んだＳｉＯ２層１３の側面との間に距離Ｌｇを生じるように形成される。これにより、Ｓｉ３Ｎ４層２ａ、２ｂ、２ｃ、２ｄの下方で、ＳｉＯ２層１３の外周部に、空間１５ａ、１５ｂが形成される。Ｘ－Ｘ’線に沿った空間１５ａは、上部がＳｉ３Ｎ４層１２、ＳｉＯ２層１３により閉じている。一方、Ｙ－Ｙ’線に沿った空間１５ｂは、上部が開いている。
　次に、図２Ｆに示すように、例えばバイアススパッタ法（例えば、非特許文献２、３を参照）を用いて、例えばドープドＳｉの導体材料原子と、ＳｉＯ２材料原子とを、ｉ層基板１ａの表面に垂直な方向から、交互に入射することで、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの外周に、例えばドープドＳｉからなる導体層１６ａ１、１６ａ２、１６ａｎ、１６ｂ１、１６ｂ２、１６ｂｎ、１６ｃ１、１６ｃ２、１６ｃｎ、と、ＳｉＯ２層１７ａ１、１７ａ２、１７ａｎ、１７ｂ１、１７ｂ２、１７ｂｎ、１７ｃ１、１７ｃ２、１７ｃｎとを、形成する。Ｘ－Ｘ’線に沿った空間１５ａは、上部がＳｉＯ２層１３により閉じているので、導体層１６ａ１、１６ａ２、１６ａｎと、導体層１６ｂ１、１６ｂ２、１６ｂｎと、導体層１６ｃ１、１６ｃ２、１６ｃｎとは、分離される。同じくＳｉＯ２層１７ａ１、１７ａ２、１７ａｎと、ＳｉＯ２層１７ｂ１、１７ｂ２、１７ｂｎと、ＳｉＯ２層１７ｃ１、１７ｃ２、１７ｃｎとは、分離される。Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの周囲のＳｉＯ２層１３よりもＳｉ３Ｎ４層２ａ、２ｂ、２ｃ、２ｄの周囲のＳｉＯ２層１３が外周方向に突き出ているため、導体材料原子とＳｉＯ２材料原子をｉ層基板１ａの表面に垂直な方向から入射させると、導体層１６ａ１、１６ａ２、１６ａｎ、１６ｂ１、１６ｂ２、１６ｂｎ、１６ｃ１、１６ｃ２、１６ｃｎの側面と、ＳｉＯ２層１７ａ１、１７ａ２、１７ａｎ、１７ｂ１、１７ｂ２、１７ｂｎ、１７ｃ１、１７ｃ２、１７ｃｎの側面とは、ＳｉＯ２層１３側面に接触しないで形成される。また、Ｓｉ柱４ａ、４ｂ上方にあるＳｉＯ２層１３上に、導体層１８ａ１、１８ａ２、１８ａｎとＳｉＯ２層１９ａ１、１９ａ２、１９ａｎが交互に積層され、Ｓｉ柱４ｃ、４ｄ上方にあるＳｉＯ２層１３上に、導体層１８ｂ１、１８ｂ２、１８ｂｎと、ＳｉＯ２層１９ｂ１、１９ｂ２、１９ｂｎが形成される。
　次に、図２Ｇに示すように、例えばＡＬＤ（Atomic Layer Deposition）法を用いて、ＨｆＯ２層２０を全体に覆って形成する。この場合、ＨｆＯ２層２０は、導体層１６ａ１、１６ａ２、１６ａｎ、１６ｂ１、１６ｂ２、１６ｂｎ、１６ｃ１、１６ｃ２、１６ｃｎ及びＳｉＯ２層１７ａ１、１７ａ２、１７ａｎ、１７ｂ１、１７ｂ２、１７ｂｎ、１７ｃ１、１７ｃ２、１７ｃｎの側面と、ＳｉＯ２層１７ａｎ、１７ｂｎ、１７ｃｎの上面とを覆い、ＳｉＯ２層１３の側面間の空間１５ａを埋める。また、導体層１８ａ１、１８ａ２、１８ａｎの下方にある空間１５ｂも、ＨｆＯ２層２０で埋められる。
　次に、図２Ｈに示すように、例えばレジスト（図示せず）をマスクにして、ＳｉＯ２層１７ａｎ、１７ｂｎ、１７ｃｎ上にあるＨｆＯ２層２０を残存させつつ、このＨｆＯ２層２０より上部にあって、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄを覆っている、ＨｆＯ２層２０、導体層１８ａ１、１８ａ２、１８ａｎ、１８ｂ１、１８ｂ２、１８ｂｎ、ＳｉＯ２層１９ａ１、１９ａ２、１９ａｎ、１９ｂ１、１９ｂ２、１９ｂｎ、ＳｉＯ２層１３、Ｓｉ３Ｎ４層１２、ＳｉＯ２層１１ａ、１１ｂ、１１ｃ、１１ｄ、Ｓｉ３Ｎ４層２ａ、２ｂ、２ｃ、２ｄを除去する。これにより、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの上部を露出させる。
　次に、図２Ｉに示すようにＳｉ柱４ａ、４ｂ、４ｃ、４ｄの外周部のＨｆＯ２層２０上と、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの頂部とを覆うように、ＨｆＯ２層２２を形成する。続いて、例えばバイアススパッタ法を用いることで、ドープドＳｉ層２３、ＳｉＯ２層２４を形成する。続いて、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの頂部のＨｆＯ２層２２を除去する。その後、例えば、ヒ素（Ａｓ）イオン注入法によって、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの頂部にＮ＋層２５ａ、２５ｂ、２５ｃ、２５ｄ（Ｎ＋層２５ｃは図示せず。）を形成する。
　次に、図２Ｊに示すように、リソグラフィ法によって、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄを覆うように、且つ、図２Ｊ（ａ）に示すように、横方向に繋がるレジスト層３０ａ、３０ｂを形成する。ここで、レジスト層３０ａは、Ｓｉ柱４ａ、４ｂを覆い、且つ、図２Ｊ（ａ）に示すように横方向（Ｘ－Ｘ’方向）に延びており、レジスト層３０ｂは、Ｓｉ柱４ｃ、４ｄを覆い、且つ、図２Ｊ（ａ）に示すように横方向（Ｘ－Ｘ’方向）に延びている。続いて、レジスト層３０ａ、３０ｂをマスクとして用い、ＳｉＯ２層２４、ドープドＳｉ層２３を上面からＲＩＥエッチングする。これにより、レジスト層３０ａの下方に、ＳｉＯ２層２４ａ、ドープドＳｉ層２３ａが形成される。それと同時に、レジスト層３０ｂの下方に、ＳｉＯ２層２４ｂ、ドープドＳｉ層２３ｂが形成される。その後、レジスト層３０ａ、３０ｂを除去する。
　次に、図２Ｋに示すように、ＣＶＤ（Chemical Vapor Deposition）法により、ＳｉＯ２層２６を全体に覆って堆積し、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄ上に、それぞれコンタクトホール２７ａ、２７ｂ、２７ｃ、２７ｄ（２７Ｃは図示せず）を形成する。その後、コンタクトホール２７ａ、２７ｂ、２７ｃ、２７ｄを介して、Ｎ＋層２５ａ、２５ｂ、２５ｃ、２５ｄと接続した金属配線層２８ａ、２８ｂを、図２Ｋ（ａ）に示すように平面視縦方向（Ｙ－Ｙ’方向）に延びるように形成する。金属配線層２８ａはＳｉ柱４ａ、４ｃ上のＮ＋層２５ａ、２５ｃ（Ｎ＋層２５ｃは図示せず。）に接続されており、金属配線層２８ｂはＳｉ柱４ｂ、４ｄ上のＮ＋層２５ｂ、２５ｄに接続されている。以上により、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄのそれぞれに２つのＮＡＮＤ型フラッシュメモリ素子を形成した縦構造ＮＡＮＤ型フラッシュメモリ装置が形成される。
　図２Ｋにおいて、Ｎ＋層５ａはコモンソース、ドープドＳｉ層８はソース側選択線、導体層１６ａ１、１６ａ２、１６ａｎ、１６ｂ１、１６ｂ２、１６ｂｎ、１６ｃ１、１６ｃ２、１６ｃｎはワード線、ドープドＳｉ層２３ａ、２３ｂはドレイン側選択線、Ｎ＋層２５ａ、２５ｂ、２５ｃ、２５ｄはドレイン、金属配線層２８ａ、２８ｂはビット線としてそれぞれ機能する。また、ＳｉＯ２層１１ａ、１１ｂ、１１ｃ、１１ｄはトンネル絶縁層、Ｓｉ３Ｎ４層１２はデータ電荷蓄積絶縁層、ＳｉＯ２層１３、ＨｆＯ２層２０は層間絶縁層としてそれぞれ機能する。
　図２Ｋに示すように、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄのそれぞれに２つのＮＡＮＤ型フラッシュメモリ素子を持つ縦構造ＮＡＮＤ型フラッシュメモリ装置が形成される。これにより、ＮＡＮＤ型フラッシュメモリ装置の高集積化、低価格化が図れる。
　第１実施形態によれば、さらに以下の効果が奏される。
１．平面視において、Ｘ－Ｘ’方向に配置されたＳｉ柱４ａ、４ｂ間とＳｉ柱４ｃ、４ｄ間において、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄに対面した、導体層１６ａ１、１６ａ２、１６ａｎ、１６ｂ１、１６ｂ２、１６ｂｎ、１６ｃ１、１６ｃ２、１６ｃｎと、ＳｉＯ２層１７ａ１、１７ａ２、１７ａｎ、１７ｂ１、１７ｂ２、１７ｂｎ、１７ｃ１、１７ｃ２、１７ｃｎの形状は円弧状をしており、Ｘ－Ｘ’方向において、隣接したＳｉ柱４ａ、４ｂ、４ｃ、４ｄ間において、これらの円弧は接している。これにより、図８の従来半導体メモリ装置における層間絶縁層１３０ｂ（本実施形態におけるＨｆＯ２層２０が対応する）が埋め込まれた矩形孔Ｔｓを必要としない。これにより、本実施形態では大幅なＮＡＮＤ型フラッシュメモリ装置の高集積化が図れる。
２．図２Ｆに示すように、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄを囲むように、トンネル酸化層として機能するＳｉＯ２層１１ａ、１１ｂ、１１ｃ、１１ｄと、データ電荷蓄積絶縁層として機能するＳｉ３Ｎ４層１２と、層間絶縁層として機能するＳｉＯ２層１３とを形成した後、バイアススパッタ法によって、導体材料原子と、ＳｉＯ２材料原子とを、ｉ層基板１ａの表面に垂直な方向から入射することで、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの外周に、導体層１６ａ１、１６ａ２、１６ａｎ、１６ｂ１、１６ｂ２、１６ｂｎ、１６ｃ１、１６ｃ２、１６ｃｎと、ＳｉＯ２層１７ａ１、１７ａ２、１７ａｎ、１７ｂ１、１７ｂ２、１７ｂｎ、１７ｃ１、１７ｃ２、１７ｃｎとを、形成している。この場合、Ｓｉ３Ｎ４層２ａ、２ｂ、２ｃ、２ｄと、このＳｉ３Ｎ４層２ａ、２ｂ、２ｃ、２ｄ側面を囲んだＳｉ３Ｎ４層１２と、ＳｉＯ２層１３とが、マスクとなり、ｉ層基板１ａの表面に垂直な方向から入射した、導体材料原子と、ＳｉＯ２材料原子とは、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの側面にあるＳｉＯ２層１３の表面に入射することがない。このため、トンネル酸化層として機能するＳｉＯ２層１１ａ、１１ｂ、１１ｃ、１１ｄと、データ電荷蓄積絶縁層として機能するＳｉ３Ｎ４層１２と、層間絶縁層として機能するＳｉＯ２層１３とは、導体材料原子とＳｉＯ２材料原子の入射による損傷を受けることがない。この結果、ＳｉＯ２層１１ａ、１１ｂ、１１ｃ、１１ｄ、Ｓｉ３Ｎ４層１２、ＳｉＯ２層１３における欠陥発生を低減することが可能となり、メモリ特性の信頼性が高められる。
３．図２Ｇに示したように、空間１５ａ、１５ｂは、ＨｆＯ２層２０で埋められる。これにより、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄがＨｆＯ２層２０によって支持される。このため、その後に行われる洗浄処理工程、リソグラフィ工程等において、処理液が空間１５ａ、１５ｂに進入したまま除去されないことによる汚染不良が防止される。さらにこれにより、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの傾き、又は曲がりの発生が防止される。
（第２実施形態）
　以下、図３Ａ、図３Ｂを参照しながら、本発明の第２実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置の製造方法について説明する。第２実施形態において、図３を参照して説明する工程以外は、第１実施形態と同様である。
　図２Ａ～図２Ｉで示した同じ工程を行い、次に、図３Ａに示すように、リソグラフィ法によって、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄを覆うように、且つ、図２Ｊ（ａ）において横方向（Ｘ－Ｘ’方向）に延びるレジスト層３０ａ、３０ｂを形成する。ここで、レジスト層３０ａは、Ｓｉ柱４ａ、４ｂを覆い、且つ、図２Ｊ（ａ）に示したと同様に、横方向に延びており、レジスト層３０ｂは、Ｓｉ柱４ｃ、４ｄを覆い、且つ、図２Ｊ（ａ）に示したのと同様に横方向に延びている。続いて、レジスト層３０ａ、３０ｂをマスクとして用い、ＳｉＯ２層２４、ドープドＳｉ層２３、導体層１６ａ１、１６ａ２、１６ａｎ、１６ｂ１、１６ｂ２、１６ｂｎ、１６ｃ１、１６ｃ２、１６ｃｎ、と、ＳｉＯ２層１７ａ１、１７ａ２、１７ａｎ、１７ｂ１、１７ｂ２、１７ｂｎ、１７ｃ１、１７ｃ２、１７ｃｎとを、上面からＲＩＥエッチングする。これにより、レジスト層３０ａの下方に、ＳｉＯ２層２４ａ、ドープドＳｉ層２３ａ、ＳｉＯ２層２４ｂ、ドープドＳｉ層２３ｂ、ＳｉＯ２層１７ｄ１、１７ｄ２、１７ｄｎ、１７ｅ１、１７ｅ２、１７ｅｎ、導体層１６ｄ１、１６ｄ２、１６ｄｎ、１６ｅ１、１６ｅ２、１６ｅｎ、が形成される。同じく、レジスト層３０ｂの下方に、ＳｉＯ２層２４ｂ、ドープドＳｉ層２３ｂ、ＳｉＯ２層１７ｆ１、１７ｆ２、１７ｆｎ、１７ｇ１、１７ｇ２、１７ｇｎ、導体層１６ｆ１、１６ｆ２、１６ｆｎ、１６ｇ１、１６ｇ２、１６ｇｎが形成される。その後、レジスト層３０ａ、３０ｂを除去する。
　次に、図３Ｂに示すように、ＣＶＤ（Chemical Vapor Deposition）法により、ＳｉＯ２層２６を全体に亘って堆積し、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄ上に、それぞれコンタクトホール２７ａ、２７ｂ、２７ｃ、２７ｄ（コンタクトホール２７ｃは図示せず）を形成する。その後、コンタクトホール２７ａ、２７ｂ、２７ｃ、２７ｄを介して、Ｎ＋層２５ａ、２５ｂ、２５ｃ、２５ｄ（Ｎ＋層２５ｃは図示せず）と接続した金属配線層２８ａ、２８ｂを、図３Ｂ（ａ）に示すように縦方向（Ｙ－Ｙ’方向）に延びるように形成する。金属配線層２８ａはＳｉ柱４ａ、４ｃ上のＮ＋層２５ａ、２５ｃに接続されており、金属配線層２８ｂはＳｉ柱４ｂ、４ｄ上のＮ＋層２５ｂ、２５ｄに接続されている。以上により、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄのそれぞれに２つのＮＡＮＤ型フラッシュメモリ素子を形成した縦構造ＮＡＮＤ型フラッシュメモリ装置が形成される。
　本実施形態におけるＮＡＮＤ型フラッシュメモリ装置では、導体層１６ｄ１、１６ｄ２、１６ｄｎ、導体層１６ｅ１、１６ｅ２、１６ｅｎ、導体層１６ｆ１、１６ｆ２、１６ｆｎ、導体層１６ｇ１、１６ｇ２、１６ｇｎが互いに独立したＮＡＮＤ型フラッシュメモリ素子のワード線として動作される。第１実施形態の説明においては、図２Ｋに示すように、導体層１６ｂ１、１６ｂ２、１６ｂｎは、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの導体層１６ｂ１、１６ｂ２、１６ｂｎ側面に対面するチャネルに形成されたＮＡＮＤ型フラッシュメモリ素子のワード線になる。このため、例えば、Ｓｉ柱４ａ、４ｂのＮＡＮＤ型フラッシュメモリ素子を書き込み、読み出し動作をさせると、Ｓｉ柱４ｃ、４ｄのＮＡＮＤ型フラッシュメモリ素子のワード線（導体層１６ｂ１、１６ｂ２、１６ｂｎ）にも書き込み、読み出し電圧が印加される（この場合、Ｓｉ柱４ｃ、４ｄのＮＡＮＤ型フラッシュメモリ素子のドレイン側選択トランジスタはオフ状態）。この書き込み、読み出し電圧印加による閾値電圧のシフトは、ＮＡＮＤ型フラッシュメモリ素子の信頼性特性の低下に繋がる。これに対し、本実施形態では、導体層１６ｄ１、１６ｄ２、１６ｄｎ、導体層１６ｅ１、１６ｅ２、１６ｅｎ、導体層１６ｆ１、１６ｆ２、１６ｆｎ、導体層１６ｇ１、１６ｇ２、１６ｇｎが互いに電気的に独立したワード線に接続されるので、上記のような信頼性低下を生じない。
（第３実施形態）
　以下、図４Ａ、図４Ｂを参照しながら、本発明の第３実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置の製造方法について説明する。第３実施形態において、図４Ａ、図４Ｂを参照して説明する工程以外は、第１実施形態と同様である。
　図２Ａ～図２Ｃで示した同じ工程を行い、図４Ａに示すように、水平断面形状が楕円状となるＳｉ柱４ａａ、４ｂｂ、４ｃｃ、４ｄｄを形成する。Ｓｉ柱４ａａ、４ｂｂ、４ｃｃ、４ｄｄの形成は、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの水平断面形状を楕円状にすることによって形成される。この楕円形状は、Ｘ－Ｘ’線方向長Ｄｘ、Ｙ－Ｙ’線方向長Ｄｙとすると、ＤｙはＤｘより大きい。以後、図２Ｄ～図２Ｋと同じ工程を行う。これにより、第１実施形態と同様に、各Ｓｉ柱４ａａ、４ｂｂ、４ｃｃ、４ｄｄに２つのＮＡＮＤ型フラッシュメモリ素子を形成した縦構造ＮＡＮＤ型フラッシュメモリ装置が形成される。
　図４ＢはＳｉ柱４ａａ、４ｂｂ、４ｃｃ、４ｄｄとワード線となる導体層１６ａ１、１６ａ２、１６ａｎ、１６ｂ１、１６ｂ２、１６ｂｎ、１６ｃ１、１６ｃ２、１６ｃｎの関係を示す平面図である。Ｓｉ柱４ａａ、４ｂｂ、４ｃｃ、４ｄｄを囲んでトンネル絶縁層であるＳｉＯ２層１１ａ、１１ｂ、１１ｃ、１１ｄが形成され、このＳｉＯ２層１１ａ、１１ｂ、１１ｃ、１１ｄを囲んでデータ電荷蓄積層Ｓｉ３Ｎ４層１２が形成され、Ｓｉ３Ｎ４層１２を囲んで層間絶縁層１３が形成されている。ワード線となる導体層１６ａ１、１６ａ２、１６ａｎに印加される電圧により、Ｓｉ柱４ａａ、４ｂｂを囲んだデータ電荷蓄積層Ｓｉ３Ｎ４層１２の平面図上方（Ｙ’方向）部に蓄積される電荷量が制御される。そして、ワード線となる導体層１６ｂ１、１６ｂ２、１６ｂｎに印加される電圧により、Ｓｉ柱４ａａ、４ｂｂを囲んだデータ電荷蓄積層Ｓｉ３Ｎ４層１２の平面図下方（Ｙ方向）部に蓄積される電荷量が制御される。
　Ｓｉ柱４ａａ、４ｂｂ、４ｃｃ、４ｄｄの断面形状がＹ－Ｙ’方向に長い楕円状であることにより、Ｓｉ柱４ａａ、４ｂｂにおいて、導体層１６ａ１、１６ａ２、１６ａｎと導体層１６ｂ１、１６ｂ２、１６ｂｎに対面するデータ電荷蓄積層Ｓｉ３Ｎ４層１２に蓄積電荷が集中するので、導体層１６ａ１、１６ａ２、１６ａｎと導体層１６ｂ１、１６ｂ２、１６ｂｎへの印加電圧によるデータ電荷蓄積層Ｓｉ３Ｎ４層１２の蓄積電荷分布を、水平断面が円形の場合と比べて、互いに離すことができる。これにより、導体層１６ａ１、１６ａ２、１６ａｎと導体層１６ｂ１、１６ｂ２、１６ｂｎの側面側に分かれたデータ電荷蓄積層Ｓｉ３Ｎ４層１２の蓄積電荷分布が拡散により混ざり合うことによるデータ保持特性の低下を抑制することができる。この効果はＳｉ柱４ｃｃ、４ｄｄに形成されたＮＡＮＤ型フラッシュメモリ素子においても、同様である。
（第４実施形態）
　以下、図５を参照しながら、本発明の第４実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置の製造方法について説明する。第４実施形態において、図５を参照して説明する工程以外は、第１実施形態と同様である。
　図２Ａ～図２Ｅで示した同じ工程を行い、次に、図５に示すように、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの側面表層に、例えば熱酸化法によって、トンネル絶縁層となるＳｉＯ２層１１ａ、１１ｂ、１１ｃ、１１ｄ（ＳｉＯ２層１１ｃは図示せず。）をそれぞれ形成する。その後、全体を覆うように、例えばＡＬＤ（Atomic Layer Deposition）法を用いて、データ電荷蓄積絶縁層となるＳｉ３Ｎ４層１２と、層間絶縁層となるＳｉＯ２層１３とを形成する。図５（ｂ）に示すように、Ｘ－Ｘ’線に沿って、Ｓｉ３Ｎ４層２ａ、２ｂの側面を囲むＳｉＯ２層１３の部分は、Ｓｉ３Ｎ４層２ａ、２ｂの側面を囲むＳｉ３Ｎ４層１２の部分がＳｉ柱４ａ、４ｂ間で互いに接触するように形成される。また、同様に、Ｓｉ３Ｎ４層２ｃ、２ｄの側面を囲むＳｉＯ２層１３の部分は、Ｓｉ３Ｎ４層２ｃ、２ｄの側面を囲むＳｉ３Ｎ４層１２の部分がＳｉ柱４ｃ、４ｄ間で互いに接触するように形成される。そして、図５（ｃ）に示すように、Ｙ―Ｙ’線に沿って、Ｓｉ３Ｎ４層２ａ、２ｂ、の側面を囲むＳｉＯ２層１３の部分とＳｉ３Ｎ４層２ｃ、２ｄの側面を囲むＳｉＯ２層１３の部分は互いに離れて形成されている。
　図２Ｅでは、Ｘ－Ｘ’線に沿って、Ｓｉ３Ｎ４層２ａ、２ｂの側面を囲むＳｉＯ２層１３の部分は、Ｓｉ３Ｎ４層２ａ、２ｂの側面を囲むＳｉＯ２層１３の部分がＳｉ柱４ａ、４ｂ間で互いに接触するように形成される。これに対し、本第４実施形態では、Ｓｉ３Ｎ４層２ａ、２ｂの側面を囲むＳｉＯ２層１３の部分は、Ｓｉ３Ｎ４層２ａ、２ｂの側面を囲むＳｉ３Ｎ４層１２がＳｉ柱４ａ、４ｂ間で互いに接触するように形成される。このように、Ｘ－Ｘ’線に沿った空間１５ａは、上部がＳｉ３Ｎ４層１２により閉じているので、第１実施形態と同じように、ドープドＳｉ層の導体材料原子とＳｉＯ２材料原子とをｉ層基板１ａの表面に垂直な方向から交互に入射することにより、互いに分離された導体層１６ａ１、１６ａ２、１６ａｎと、導体層１６ｂ１、１６ｂ２、１６ｂｎと、導体層１６ｃ１、１６ｃ２、１６ｃｎとを、形成することができる。同様に、分離されたＳｉＯ２層１７ａ１、１７ａ２、１７ａｎと、ＳｉＯ２層１７ｂ１、１７ｂ２、１７ｂｎと、ＳｉＯ２層１７ｃ１、１７ｃ２、１７ｃｎとを、形成することができる。
　なお、第１実施形態では、各Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄに、並列に接続された、２つのｎ段ＮＡＮＤ型フラッシュメモリ素子を形成した、縦構造ＮＡＮＤフラッシュメモリ装置への適用について説明したが、本発明は、各Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄに、並列に接続された、２つの１段素子よりなる、例えばＮＯＲ型など他のＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）装置にも適用することができる。このことは、本発明に係る他の実施形態においても同様に適用可能である。
　第１実施形態の説明では、導体層１６ａ１、１６ａ２、１６ａｎ、１６ｂ１、１６ｂ２、１６ｂｎ、１６ｃ１、１６ｃ２、１６ｃｎとしてドープドＳｉ層を用いたが、他の導体層であるシリサイド層、またはＴｉ、ＴｉＮなどの金属層で形成してもよい。このことは、本発明に係る他の実施形態においても同様に適用可能である。
　第１実施形態では、図２Ｅにおけるように、データ電荷蓄積絶縁層となるＳｉ３Ｎ４層１２を囲んで、層間絶縁層となるＳｉＯ２層１３を形成した。このＳｉＯ２層１３は、データ電荷蓄積絶縁層となるＳｉ３Ｎ４層１２と、導体層１６ａ１、１６ａ２、１６ａｎ、１６ｂ１、１６ｂ２、１６ｂｎ、１６ｃ１、１６ｃ２、１６ｃｎとの、絶縁性を確実にさせる役割をしている。Ｓｉ３Ｎ４層１２と、導体層１６ａ１、１６ａ２、１６ａｎ、１６ｂ１、１６ｂ２、１６ｂｎ、１６ｃ１、１６ｃ２、１６ｃｎとの間には、絶縁層であるＨｆＯ２層２０が存在しており、ＨｆＯ２層２０のみで必要な絶縁性が確保できる場合は、ＳｉＯ２層１３はなくてもよい。この場合、Ｓｉ柱４ａ、４ｂ間で、また、Ｓｉ柱４ｃ、４ｄ間で、互いに接触するようにＳｉ３Ｎ４層１２を形成する。このことは、本発明に係る他の実施形態においても同様に適用可能である。
　第１実施形態では、バイアススパッタ法を用いて、導体材料原子と、ＳｉＯ２材料原子とを、ｉ層基板１ａの上表面に垂直な方向から入射することで、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの外周に、導体層１６ａ１、１６ａ２、１６ａｎ、１６ｂ１、１６ｂ２、１６ｂｎ、１６ｃ１、１６ｃ２、１６ｃｎ、と、ＳｉＯ２層１７ａ１、１７ａ２、１７ａｎ、１７ｂ１、１７ｂ２、１７ｂｎ、１７ｃ１、１７ｃ２、１７ｃｎとを形成したが、導体材料原子と、ＳｉＯ２材料原子とを、ｉ層基板１ａの上表面に垂直な方向から入射することで導体層１６ａ１、１６ａ２、１６ａｎ、１６ｂ１、１６ｂ２、１６ｂｎ、１６ｃ１、１６ｃ２、１６ｃｎ、と、ＳｉＯ２層１７ａ１、１７ａ２、１７ａｎ、１７ｂ１、１７ｂ２、１７ｂｎ、１７ｃ１、１７ｃ２、１７ｃｎ、とを形成することが可能な方法であれば、他の方法を用いても良い。このことは、本発明に係る他の実施形態においても同様に適用可能である。
　第１実施形態では、図２Ｈに示したように、例えばレジスト（図示せず）をマスクにして、ＳｉＯ２層１７ａｎ、１７ｂｎ、１７ｃｎ上にあるＨｆＯ２層２０を残存して、このＨｆＯ２層２０より上部にあって、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄを覆っている、ＨｆＯ２層２０、導体層１８ａ１、１８ａ２、１８ａｎ、１８ｂ１、１８ｂ２、１８ｂｎ、ＳｉＯ２層１９ａ１、１９ａ２、１９ａｎ、１９ｂ１、１９ｂ２、１９ｂｎ、ＳｉＯ２層１３、Ｓｉ３Ｎ４層１２、ＳｉＯ２層１１ａ、１１ｂ、１１ｃ、１１ｄ、Ｓｉ３Ｎ４層２ａ、２ｂ、２ｃ、２ｄを除去する。これにより、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの上部を露出させた。これに対して、例えばＳｉＯ２層１７ａｎ、１７ｂｎ、１７ｃｎ上に、ＨｆＯ２層２０のエッチングに対してエッチングマスクになる材料層を形成してもよい。ほかのＳｉ柱４ａ、４ｂ、４ｃ、４ｄの上部を露出させる方法であれば、他の方法であってもよい。このことは、本発明に係る他の実施形態においても同様に適用可能である。
　なお、第１実施形態における、導体層１６ａ１、１６ａ２、１６ａｎ、１６ｂ１、１６ｂ２、１６ｂｎ、１６ｃ１、１６ｃ２、１６ｃｎは、例えばドープドＳｉ層であると述べたが、ドナー不純物またはアクセプタ不純物がドープされたアモルファスＳｉ、又はポリＳｉであってもよい。また、例えばＮｉ原子によるシリサイド化されたシリサイド層、金属層、または導電性を有する他の材料層であってもよい。また、このドープドＳｉ層は導電性を有する複数層よりなる材料層であってもよい。このことは、本発明に係る他の実施形態においても同様に適用可能である。
　第１実施形態では、導体層１６ａ１、１６ａ２、１６ａｎ、１６ｂ１、１６ｂ２、１６ｂｎ、１６ｃ１、１６ｃ２、１６ｃｎ、と、ＳｉＯ２層１７ａ１、１７ａ２、１７ａｎ、１７ｂ１、１７ｂ２、１７ｂｎ、１７ｃ１、１７ｃ２、１７ｃｎとを、積層させており、最上部にＳｉＯ２層１７ａｎ、１７ｂｎ、１７ｃｎを形成させた。これらＳｉＯ２層１７ａｎ、１７ｂｎ、１７ｃｎは、導体層１６ａｎ、１６ｂｎ、１６ｃｎと導体層２３との絶縁性が確保されておれば、なくてもよい。このことは、本発明に係る他の実施形態においても同様に適用可能である。
　第１実施形態における、トンネル絶縁層として機能するＳｉＯ２層１１ａ、１１ｂ、１１ｃ、１１ｄ、データ電荷蓄積層として機能するＳｉ３Ｎ４層１２、層間絶縁層として機能するＳｉＯ２層１３、ＨｆＯ２層２０は、それぞれの層の機能を実現できる材料層であれば、他の材料層を用いてもよい。このことは、本発明に係る他の実施形態においても同様に適用可能である。
　第１実施形態では、データ電荷蓄積層として機能するＳｉ３Ｎ４層１２と、層間絶縁層として機能するＳｉＯ２層１３とは、独立した材料層より形成した。これに限られず、例えばＳｉ３Ｎ４層１２ａを形成し、これに連続して酸素ガスを導入して酸素を含むＳｉＮＯ層を層間絶縁層として形成してもよい。このことは、本発明に係る他の実施形態においても同様に適用可能である。
　第１実施形態では、ソース側選択ゲート導体層、及びドレイン側選択ゲート導体層として、ドープドＳｉ層８、２３ａを例とした。これに限られず、導体層であれば、他の材料層であってもよい。このことは、本発明に係る他の実施形態においても同様に適用可能である。
　第１実施形態では、ＮＡＮＤ型フラッシュメモリ素子をＳｉ柱４ａ、４ｂ、４ｃ、４ｄに形成した。これに限られず、他の半導体柱を用いてもよい。このことは、本発明に係る他の実施形態においても同様に適用可能である。
　第１実施形態では、レジスト層３ａ、３ｂ、３ｃ、３ｄと、Ｓｉ３Ｎ４層２ａ、２ｂ、２ｃ、２ｄとの両層をマスクとして用い、例えばＲＩＥ法を用いてｉ層基板１をエッチングすることで、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄを形成した。これに限られず、レジスト層３ａ、３ｂ、３ｃ、３ｄと、Ｓｉ３Ｎ４層２ａ、２ｂ、２ｃ、２ｄとの両層をエッチングマスクとして用いず、いずれか一方のみをエッチングマスクとして用いることで、ｉ層基板１のエッチングを行うこともできる。また、レジスト層３ａ、３ｂ、３ｃ、３ｄと、Ｓｉ３Ｎ４層２ａ、２ｂ、２ｃ、２ｄが有する機能を実現可能なものであれば、他の材料層を用いてもよい。また、この材料層は多層構造であっても良い。このことは、本発明に係る他の実施形態においても同様に適用可能である。
　第１実施形態では、空間１５ａ、１５ｂをＨｆＯ２層２０で充填した。このＨｆＯ２層２０は空間１５ａ、１５ｂに充填される絶縁層であれば、その他の材料層であってもよい。このことは、本発明に係る他の実施形態においても同様に適用可能である。
　本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明によれば、高密度、低価格の柱状半導体メモリ装置と、これらを用いた高性能、新機能電子装置が提供される。
　ＢＬ　ビット線
　ＣＳＬ　コモンソース線
　ＳＧＤ　ドレイン側選択ゲート線
　ＳＧＳ　ソース側選択ゲート線
　ＳＴＳ　ソース側選択トランジスタ
　ＳＴＤ　ドレイン側選択トランジスタ
　ＷＬ１１、ＷＬ２１、ＷＬｎ１、Ｗ１２、Ｗ２２、Ｗｎ２　ワード線
　ＷＴ１１、ＷＴ１２、ＷＴ１ｎ、ＷＴ２１、ＷＴ２２、ＷＴ２ｎ　メモリセル・トランジスタ
　１、１ａ　ｉ層基板
　２ａ、２ｂ、２ｃ、２ｄ、９、１２、　Ｓｉ３Ｎ４層
　３ａ、３ｂ、３ｃ、３ｄ、３０ａ、３０ｂ　レジスト層
　４ａ、４ｂ、４ｃ、４ｄ、４ａａ、４ｂｂ、４ｃｃ、４ｄｄ　Ｓｉ柱
　５、５ａ、２５ａ、２５ｂ、２５ｄ　Ｎ＋層
　６、７ａ、７ｂ、７ｃ、７ｄ、１０ａ、１０ｂ、１０ｃ、１０ｄ、１１ａ、１１ｂ、１１ｃ、１１ｄ、１３、１７ａ１、１７ａ２、１７ａｎ、１７ｂ１、１７ｂ２、１７ｂｎ、１７ｃ１、１７ｃ２、１７ｃｎ、２４ａ、２４ｂ、２６　ＳｉＯ２層
　１６ａ１、１６ａ２、１ａｎ、１６ｂ１、１６ｂ２、１６ｂｎ、１６ｃ１、１６ｃ２、１６ｃｎ　導体層
　２０、２２　　ＨｆＯ２層
　１５ａ、１５ｂ　空間
　２７ａ、２７ｂ、２７ｄ　コンタクトホール
　２８ａ、２８ｂ　金属配線層

Claims (13)

  1. 　半導体基板と、
    　前記半導体基板上において、前記半導体基板の表面に対して垂直方向に延び、且つ、少なくとも２列に並んで配置されている半導体柱と、
    　前記半導体柱の外周を囲むトンネル絶縁層と、
    　前記トンネル絶縁層の外周を囲むデータ電荷蓄積絶縁層と、
    　前記データ電荷蓄積絶縁層の外周を囲む第１の層間絶縁層と、
    　前記半導体柱の一列を挟むように前記半導体基板上に配置されている第１の積層材料層及び第２の積層材料層であって、
    　前記第１の積層材料層は、
    　前記一列に配置されている前記半導体柱の前記第１の層間絶縁層の外周の一部を囲む第１の導体層と、
    　前記第１の導体層の上または下に形成されている第２の層間絶縁層と、
    　から構成される組の１つ又は複数の積層体であり、
    　前記第２の積層材料層は、
    　前記一列に配置されている前記半導体柱の前記第１の層間絶縁層の外周の別の一部を囲み、且つ、前記垂直方向において、前記第１の導体層と同じ位置にある第２の導体層と、
    　前記第２の導体層の上または下に形成されている第３の層間絶縁層と、
    　から構成される組の１つ又は複数の積層体であり、
    　前記半導体柱の前記一列の上で隣接する前記半導体柱の間のピッチ長が、前記一列の前記半導体柱と前記一列とは別の一列の前記半導体柱との間のピッチ長より短く、
    　平面視において、前記第１の導体層及び前記第２の導体層の、前記半導体柱に対面した形状が、円弧状であり、前記隣接する前記半導体柱の間において、前記第１の導体層の前記円弧同士、及び、前記第２の導体層の円弧同士は接しており、
    　前記第１の導体層と前記第２の導体層とに印加される電圧によって、前記トンネル絶縁層を介して、前記半導体柱と前記データ電荷蓄積絶縁層との間でのデータ電荷の移動によるデータ書き込み及び消去、または前記データ電荷蓄積絶縁層によるデータ電荷の保持がおこなわれる、
    　ことを特徴とする柱状半導体メモリ装置。
  2. 　前記データ電荷蓄積絶縁層と前記第１の層間絶縁層との間に第４の層間絶縁層を有する、
    　ことを特徴とする請求項１に記載の柱状半導体メモリ装置。
  3. 　前記第１の層間絶縁層が、前記第１の積層材料層及び前記第２の積層材料層の上面に繋がっている、
    　ことを特徴とする請求項１に記載の柱状半導体メモリ装置。
  4. 　平面視において、前記第１の積層材料層及び前記第２の積層材料層は、前記一列に加えて、前記一列に隣接する前記半導体柱の前記別の一列を挟んでも形成され、前記一列を挟む前記第２の導体層と前記別の一列を挟む前記第１の導体層とは対面しており、且つ、前記一列を挟む前記第２の導体層は前記別の一列を挟む前記第１の導体層と繋がっている、
    　ことを特徴とする請求項１に記載の柱状半導体メモリ装置。
  5. 　平面視において、前記第１の積層材料層及び前記第２の積層材料層は、前記一列に加えて、前記一列に隣接する前記半導体柱の前記別の一列を挟んでも形成され、前記一列を挟む前記第２の導体層と前記別の一列を挟む前記第１の導体層とは対面しており、且つ、前記一列を挟む前記第２の導体層は前記別の一列を挟む前記第１の導体層と分離している、
    　ことを特徴とする請求項１に記載の柱状半導体メモリ装置。
  6. 　平面視における前記半導体柱の断面が楕円形状を有し、
    　前記楕円形状の短径軸が、平面視において、前記半導体柱が前記一列に並ぶ方向を向いており、
    　前記楕円形状の長径軸が、前記方向に対して垂直方向を向いている、
    　ことを特徴とする請求項１に記載の柱状半導体メモリ装置。
  7. 　前記半導体柱の下方にあるドナーまたはアクセプタを含んだ第１の不純物層と、
    　前記第１の不純物層の上部の前記半導体柱を囲み、且つ前記トンネル絶縁層と接した第１のゲート絶縁層と、
    　前記第１のゲート絶縁層を囲み、且つ前記第１の導体層と、前記第２の導体層とに、隣接した第１のゲート導体層と、
    　前記半導体柱の上方にあり、且つ前記第１の不純物層と同じ極性の導電性を有する第２の不純物層と、
    　前記第２の不純物層の下方の前記半導体柱を囲み、且つ前記トンネル絶縁層と接した第２のゲート絶縁層と、
    　前記第２のゲート絶縁層を囲み、且つ前記第１の導体層と、前記第２の導体層とに、隣接した第２のゲート導体層とを有する、
    　ことを特徴とする請求項１に記載の柱状半導体メモリ装置。
  8. 　半導体基板上に、円形状絶縁層を形成する円形状絶縁層形成工程と、
    　前記円形状絶縁層をマスクに、前記半導体基板のエッチングを行い、前記半導体基板上に、半導体柱を、前記半導体柱の列の上で隣接する前記半導体柱の間の配列ピッチ長が、隣接する２列の前記半導体柱の間の配列ピッチ長より短いよう、少なくとも２列に並べて形成する半導体柱形成工程と、
    　平面視において、前記半導体柱の外周が、前記円形状絶縁層の外周より内側に後退させる半導体柱外周後退形成工程と、
    　前記半導体柱の外周を囲むトンネル絶縁層を形成するトンネル絶縁層形成工程と、
    　前記トンネル絶縁層と前記円形状絶縁層とを覆うデータ電荷蓄積絶縁層を形成するデータ電荷蓄積絶縁層形成工程と、
    　前記円形状絶縁層上の前記データ電荷蓄積絶縁層をマスクにして、前記半導体基板表面に対して垂直方向から導体材料原子を照射して、平面視において、第１の導体層と第２の導体層を、前記半導体基板の上部、及び前記円形状絶縁層上の前記データ電荷蓄積絶縁層上に、形成する第１導体層・第２導体層形成工程と、
    　前記円形状絶縁層上の前記データ電荷蓄積絶縁層をマスクにして、前記半導体基板表面に対して垂直方向から絶縁材料原子を照射して、前記第１の導体層の上または下に第１の層間絶縁層を、且つ前記第２の導体層の上または下に第２の層間絶縁層を、形成する第１層間絶縁層・第２層間絶縁層形成工程と、
    　前記半導体柱を囲む前記データ電荷蓄積絶縁層外周側面と、前記第１の導体層と前記第１の層間絶縁層との側面、及び前記第２の導体層と前記第２の層間絶縁層との側面との、間に第３の層間絶縁層を形成する第３層間絶縁層形成工程を有し、
    　前記データ電荷蓄積絶縁層形成工程において、平面視において、前記半導体柱の一列の上で隣接する前記半導体柱上の前記円形状絶縁層側面の前記データ電荷蓄積絶縁層の外縁が、互いに接して接続された円弧の形状に形成され、
    　前記第１導体層・第２導体層形成工程で、平面視において、前記第１の導体層及び前記第２の導体層が前記半導体柱の前記一列を挟んで延びるように形成される、
    　ことを特徴とする柱状半導体メモリ装置の製造方法。
  9. 　前記第３層間絶縁層形成工程の前に、前記データ電荷蓄積絶縁層を囲み、第４の層間絶縁層を形成する第４層間絶縁層形成工程をさらに有し、
    　平面視において、前記半導体柱の前記一列の上で隣接した前記半導体柱上の前記円形状絶縁層側面間において、前記データ電荷蓄積絶縁層の外縁、または前記第４の層間絶縁層が、互いに接して接続された円弧の形状に形成される、
    　ことを特徴とする請求項８に記載の柱状半導体メモリ装置の製造方法。
  10. 　前記第３の層間絶縁層が、前記第１の導体層、前記第２の導体層、前記第１の層間絶縁層、及び前記第２の層間絶縁層を含む積層材料層の上面に繋がって形成される、
    　ことを特徴とする請求項８に記載の柱状半導体メモリ装置の製造方法。
  11. 　前記第１導体層・第２導体層形成工程で、平面視において、前記第１の導体層及び前記第２の導体層は、前記一列に加えて、前記一列に隣接する前記半導体柱の別の一列も挟んで延び、前記一列を挟む前記第２の導体層と前記別の一列を挟む前記第１の導体層とは対面し、且つ、前記一列を挟む前記第２の導体層は前記別の一列を挟む前記第１の導体層と繋がって形成される、
    　ことを特徴とする請求項８に記載の柱状半導体メモリ装置の製造方法。
  12. 　前記第１導体層・第２導体層形成工程で、平面視において、前記第１の導体層及び前記第２の導体層は、前記一列に加えて、前記一列に隣接する前記半導体柱の別の一列も挟んで延び、前記一列を挟む前記第２の導体層と前記別の一列を挟む前記第１の導体層とは対面し、且つ、前記一列を挟む前記第１の導体層は前記別の一列を挟む前記第１の導体層と分離されて形成される、
    　ことを特徴とする請求項８に記載の柱状半導体メモリ装置の製造方法。
  13. 　前記半導体柱形成工程において、
    　平面視における断面が楕円形状を有し、
    　前記楕円形状の短径軸が、平面視において、前記半導体柱が前記一列に並ぶ方向を向いており、
    　前記楕円形状の長径軸が、前記方向に対して垂直方向を向いている、
    　前記半導体柱を形成する、
    　ことを特徴とする請求項８に記載の柱状半導体メモリ装置の製造方法。
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