TWI447854B - 三維堆疊ａｎｄ型快閃記憶體結構及其製造方法與操作方法 - Google Patents

Description

三維堆疊AND型快閃記憶體結構及其製造方法與操作方法

本發明之實施例是有關於三維快閃記憶體結構及其製造方法與操作方法，且特別是有關於一種三維堆疊AND型快閃記憶體結構及其製造方法與操作方法。

非揮發性記憶體元件在設計上有一個很大的特性是，當記憶體元件失去或移除電源後仍能保存資料狀態的完整性。目前業界已有許多不同型態的非揮發性記憶體元件被提出。不過相關業者仍不斷研發新的設計或是結合現有技術，進行記憶胞平面的堆疊以達到具有更高儲存容量的記憶體結構。例如已有一些多層薄膜電晶體堆疊之反及閘(NAND)型快閃記憶體結構被提出。

然而，製造這些三維反及閘(NAND)型快閃記憶體結構的過程中，每層記憶胞平面都需要許多道關鍵的微影製程來製作，十分耗費時間與製造成本。雖然三維結構可以得到更高的記憶體密度，但是昂貴的成本也限制了三維堆疊快閃記憶體結構的發展與應用。

再者，由於三維堆疊反及閘(NAND)型快閃記憶體結構的金屬氧化物半導體場效電晶體(MOSFET，Metal-Oxide-Semiconductor Field-Effect Transistor)是串聯設置，在讀取速度上會受到影響而有一些延遲現象產生。

因此，相關設計者無不期望可以建構出一三維快閃記憶體結構，不但具有許多堆疊平面而達到更高的儲存容量，且具有穩定和小型的記憶體元件以被進行抹除和編程之操作，以及整體具有更快的讀取速度。再者，也希望能透過低製造成本和簡單的步驟，就能製造出此三維快閃記憶體結構。

本發明係有關於一種三維堆疊AND型快閃記憶體(3D stacked AND-type flash memory)結構及其製造方法，並對於此三維堆疊AND型快閃記憶體結構提出一些相關之操作方法，如讀取、編程和抹除等操作。此三維堆疊AND型快閃記憶體結構具有更快的讀取速度，並且可適於一胞一位元(1 bit/cell)操作和適於一胞雙位元(2 bits/cell)之操作。

根據本發明之一實施例，提出一種三維堆疊AND-型快閃記憶體(3D stacked AND-type flash memory)結構。此結構包括複數個記憶胞平面設置成三維排列，且每一記憶胞平面包括複數條字元線和複數個電荷捕捉複合層(charge trapping multilayers)交錯排列，使相鄰的兩字元線係以設置其中之每一電荷捕捉複合層相互間隔開；複數個位元線組(sets of bit lines)和複數個源極線組(sets of source lines)交錯排列且垂直於該些記憶胞平面設置；以及複數個通道組(sets of channels)和複數個絕緣柱體組(sets of insulation pillars)交錯排列，並垂直於記憶胞平面設置，且每一通道組係設置於相鄰之位元線組和源極線組之間。

根據本發明之一實施例，提出一種三維堆疊AND-型快閃記憶體結構之製造方法。首先提供一基板；並交替地形成複數個閘極層(gate layers)和複數個絕緣層(insulation layers)於基板上。接著，圖案化該些閘極層和該些絕緣層，以形成複數個字元堆疊體(WL stacks)，且圖案化後每一字元堆疊體包括交替設置的圖案化閘極層和圖案化絕緣層，該些圖案化閘極層適做為複數條字元線且被圖案化絕緣層隔開。之後，形成一電荷捕捉複合層於該些字元堆疊體上，並襯裡式地覆蓋該些字元堆疊體的側壁，且係形成複數個溝槽(trenches)分別位於襯有電荷捕捉複合層之該些字元堆疊體之間。接著，沈積一導電層於該些字元堆疊體上並填滿該些溝槽。並圖案化導電層以形成複數個位元堆疊體(BL stacks)，且該些位元堆疊體係交互地被複數個間隙(gaps)所隔開。之後，於每一位元堆疊體的兩側分別形成兩掺雜區，且一通道垂直地設置兩掺雜區之間，其中相鄰之位元堆疊體係相互隔絕。

根據本發明之一實施例，提出一種操作方法。首先，提供如第一方面所提出之一三維堆疊AND-型快閃記憶體結構。於該結構中選擇一記憶胞，且該記憶胞位於該些記憶胞平面其中之一平面處。於所選擇之記憶胞所在之記憶胞平面處，各施加一操作電壓於緊鄰該記憶胞之兩字元線，以導通緊鄰該記憶胞之兩字元線。關閉鄰近導通之兩字元線外側的通道。施加一相應電壓於所選擇之該些位元線組和該些源極線組至少其中之一組，而施以0V電壓於其餘未選擇之該些位元線組和該些源極線組。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：

在此揭露內容之實施例中，係提出一種三維堆疊AND型快閃記憶體(3D stacked AND-type flash memory)結構及其製造方法。並對於此三維堆疊AND型快閃記憶體結構提出一些相關之操作方法，如讀取、編程和抹除此記憶體結構之方法。由於實施例之三維堆疊AND型快閃記憶體結構的金屬氧化物半導體場效電晶體(MOSFET，Metal-Oxide-Semiconductor Field-Effect Transistor)是並聯設置，而非如反及閘(NAND)型快閃記憶體結構中的串聯設置，因此可加快讀取速度。再者，實施例之三維堆疊AND型快閃記憶體結構可以類似NOR型快閃記憶體被以通道熱電子編程(channel hot electron programming)，或是類似NAND型快閃記憶體被FN穿隧(Fowler-Nordheim Tunneling)編程。再者，實施例之結構係為一雙閘極電荷捕捉元件，且該雙閘極可以被獨立地編碼，使該結構除了適於一胞一位元(1 bit/cell)操作，亦可適於一胞雙位元(2 bits/cell)之操作。

以下係提出相關實施例，以詳細說明本發明所提出之三維堆疊AND型快閃記憶體結構及其製造方法與操作方法。然而實施例中之敘述，如細部結構、製程步驟和材料應用等等，僅為舉例說明之用，並非對本發明欲保護之範圍做限縮。

<三維堆疊AND型快閃記憶體結構>

第1圖係為依照本發明實施例之部分三維堆疊AND型快閃記憶體結構之示意圖。實施例中，三維堆疊AND型快閃記憶體結構係具有複數個記憶胞平面(horizontal planes of memory cells)設置成一三維排列，且建構在具有一埋入氧化層(buried oxide)之一基板上。第1圖中係繪示建構於X-Y平面的三個記憶胞平面11,12和13作說明。每一個記憶胞平面包括複數條字元線和複數個電荷捕捉複合層(charge trapping multilayers)交錯且平行排列，電荷捕捉複合層例如是ONO複合層或ONONO複合層或BE-SONOS複合層(其結構可參考美國申請案號11/419,977，專利號7414889)，而每一記憶胞平面中相鄰的兩字元線係以設置其中之每一電荷捕捉複合層相互間隔開來。如第1圖所示，記憶胞平面11包括複數條字元線111、112和113，和複數個電荷捕捉複合層115和116交錯且相互平行地排列，其中相鄰的兩字元線111、112係以設置於之間的電荷捕捉複合層115間隔開來；相鄰的兩字元線112、113係以設置於之間的電荷捕捉複合層116間隔開來。

同樣的，記憶胞平面12包括複數條字元線121、122和123，和複數個電荷捕捉複合層125和126交錯且相互平行地排列，其中相鄰的兩字元線121、122係以設置於之間的電荷捕捉複合層125間隔開來；相鄰的兩字元線122、123係以設置於之間的電荷捕捉複合層126間隔開來。

相似的，記憶胞平面13包括複數條字元線131、132和133，和複數個電荷捕捉複合層135和136交錯且相互平行地排列，其中相鄰的兩字元線131、132係以設置於之間的電荷捕捉複合層135間隔開來；相鄰的兩字元線132、133係以設置於之間的電荷捕捉複合層136間隔開來。

再者，實施例之三維堆疊AND型快閃記憶體結構係具有複數個位元線組(sets of bit lines)和複數個源極線組(sets of source lines)交錯排列，且垂直地穿過該些記憶胞平面設置。相鄰之該位元線組和該源極線組係相互間隔且獨立地設置。如第1圖所示，兩組位元線組21、22和兩組源極線組31、32係相互間隔且獨立地設置。位元線組21包括複數個位元線柱體如位元線柱體211和212與記憶胞平面11-13相互垂直設置；另一位元線組22包括兩位元線柱體(如視角所能顯示之位元線柱體222)亦與記憶胞平面11-13相互垂直設置。類似的，源極線組31包括源極線柱體311和312，源極線組32包括源極線柱體321和322，均與記憶胞平面11-13相互垂直設置。

再者，該些位元線組之位元線柱體和源極線組之源極線柱體係與每一記憶胞平面之字元線和電荷捕捉複合層互相垂直設立。如第1圖所示，位元線柱體211、212、222係與記憶胞平面11之字元線111-113和電荷捕捉複合層115-116互相垂直設立，也和下一層記憶胞平面12之字元線121-123和電荷捕捉複合層125-126互相垂直設立，也和下一層記憶胞平面13之字元線131-133和電荷捕捉複合層135-136互相垂直設立。

實施例之三維堆疊AND型快閃記憶體結構中更具有複數個絕緣柱體組(sets of insulation pillars)和複數個通道組(sets of channels)交錯排列並在相互平行的延伸方向上垂直於該些記憶胞平面設置，且相鄰之位元線組和源極線組之間設置有一通道組。絕緣柱體組和通道組係沿著Z-方向延伸。如第1圖所示，絕緣柱體組251、252、253、254和通道組351、353係交錯排列並垂直於記憶胞平面11-13設置。通道組351係位於兩相鄰之位元線組21和源極線組31之間，而通道組353則位於兩相鄰之位元線組22和源極線組32之間。絕緣柱體組253則位於兩相鄰之源極線組31和位元線組22之間。再者，位元線組22設置於相鄰之絕緣柱體組253和通道組353之間。

實施例中，每組位元線組至少包括複數個埋入位元線部(buried bit line portions)分別位於相鄰之該些記憶胞平面之間，而每組源極線組亦包括複數個埋入源極線部(buried source line portions)分別位於相鄰之該些記憶胞平面之間。例如第1圖中，位元線組22的位元線柱體222係具有一埋入位元線部222a位於相鄰之記憶胞平面11和12之間，具有一埋入位元線部222b位於相鄰之記憶胞平面12和13之間，和具有一埋入位元線部222c位於記憶胞平面13和基板10之間。源極線組32的源極線柱體322係具有一埋入源極線部322a位於相鄰之記憶胞平面11和12之間，具有一埋入源極線部322b位於相鄰之記憶胞平面12和13之間，和具有一埋入源極線部322c位於記憶胞平面13和基板10之間。再者，實施例中每一通道組包括複數個垂直通道區(vertical channel regions)，且每一垂直通道區係設置於相鄰之埋入位元線部和埋入源極線部之間。如第1圖所示，通道353具有垂直通道區353a、353b、353c，其中通道區353a位於相鄰之埋入位元線部222a和埋入源極線部322a之間，通道區353b位於相鄰之埋入位元線部222b和埋入源極線部322b之間，通道區353c位於相鄰之埋入位元線部222c和埋入源極線部322c之間。

另外，在每一記憶胞平面的一電荷捕捉複合層係包圍絕緣柱體組、位元線柱體、源極線柱體和通道。再者，每一記憶胞平面的電荷捕捉複合層也可被視為與兩相鄰字元線的相對側面接觸。例如第1圖中，記憶胞平面11的電荷捕捉複合層115係圍繞絕緣柱體251、254、位元線組21、22、源極線組31、32、和通道351、353。而電荷捕捉複合層115也可被視為與兩相鄰字元線111和112的相對側面接觸。

實施例中，字元線和通道組例如是包括多晶矽材料，絕緣柱體組例如是包括氧化物材料，該些位元線組和該些源極線組例如是包括n+掺雜多晶矽材料(n+doped polysilicon)。當然亦可應用其他材料，本發明並不限制於此。

<三維堆疊AND型快閃記憶體結構之相關操作方法>

實施例之三維堆疊AND型快閃記憶體結構可以進行通道熱電子編程(channel hot electron programming)，或是+FN穿隧(Fowler-Nordheim Tunneling)編程。此三維堆疊AND型快閃記憶體結構亦可進行-FN穿隧抹除。以下係配合圖式敘述實施例之該些操作方法。需注意的是，圖式係已簡化而非按照精確的尺寸所繪製，因此僅為舉例說明之用，並非作為限縮本發明保護範圍之用。

讀取(Reading)

第2A圖係為依照本發明實施例之部分三維堆疊AND型快閃記憶體結構，及其一待讀取記憶胞之示意圖。虛線圈選處為一待讀取記憶胞C_R 之位置，且位於第二平面12處。U型線條I_R 代表一讀取電流，其通過位元線柱體212到達第二平面12的字元線WL_n+2 ⁽²⁾ ，再自源極線柱體312流出。每一通道係由兩相鄰字元線所控制。第2B圖為第2A圖之第二平面之上視圖，且繪示更多字元線以做讀取時更清楚之相關說明。第1圖中一些相同或類似之標號係用以標示第2A~2B圖中相同或類似之元件。再者，第2A圖和第2B圖亦繪示出一實施例之三維堆疊結構中各相關字元線、位元線和源極線的操作電壓。然而，該些電壓值僅為舉例說明之用，通常領域知識者當可參考實施例後，視實際應用所需對該些電壓值進行適當的調整。

請同時參照第2A圖和第2B圖。如第2A、2B圖所示，待讀取記憶胞C_R 係位於第二平面12處。讀取記憶胞C_R 時，係導通兩相鄰字元線WL_n+1 ⁽²⁾ 和WL_n+2 ⁽²⁾ ，例如施加2V電壓或參考電壓Vref，以進行記憶胞C_R 之讀取。實施例中，讀取所施加的電壓係位於抹除狀態電壓和編程狀態電壓之間。而其他未被選擇之字元線則可施以0V電壓或低於抹除電壓Vt，以關閉其他記憶胞。

再者，可對於通道旁兩相鄰字元線施加負偏壓以關閉該通道。在此實施例中，可藉由施加負偏壓(如-3V)於鄰近字元線，以確保待讀取記憶胞C_R 兩旁的通道完全關閉，避免干擾。如第2B圖所示，待讀取記憶胞C_R 的通道351_n+1 ⁽²⁾ 係位於位元線部212’和源極線部312’之間，鄰近記憶胞C_R 的通道351_n ⁽²⁾ 係位於位元線部211’和源極線部311’之間，鄰近記憶胞C_R 的另一通道351_n+2 ⁽²⁾ 則位於位元線部213’和源極線部313’之間。讀取記憶胞C_R 時，係個別施加一負偏壓如-3V於兩鄰近字元線WL_n ⁽²⁾ 和WL_n+3 ⁽²⁾ ，以確保鄰近待讀取記憶胞C_R 通道351_n+1 ⁽²⁾ 的兩旁通道351_n ⁽²⁾ 和351_n+2 ⁽²⁾ 可以完全關閉。

另外，實施例中可分別施加1V、0V、0V和0V電壓於選擇的位元線組21、未選擇的位元線組22、源極線組31和32。而其他位於第一平面11和第三平面13的字元線亦施加0V電壓即可。

通道熱電子編程(Channel Hot Electron Programming Method)

第3A圖係為依照本發明實施例之部分三維堆疊AND型快閃記憶體結構，及欲進行通道熱電子編程之一記憶胞之示意圖。同樣的，虛線圈選處為一待編程記憶胞C_R 之位置，且位於第二平面12處，而每一通道係由兩相鄰字元線所控制。第3B圖為第3A圖之第二平面之上視圖，且繪示更多字元線以做讀取時更清楚之相關說明。第1圖和第2A~2B圖中一些相同或類似之標號係用以標示第3A~3B圖中相同或類似之元件。第3A圖和第3B圖亦繪示出一實施例之三維堆疊結構中各相關字元線、位元線和源極線的操作電壓。然而，該些電壓值僅為舉例說明之用，通常領域知識者當參考實施例後，可視進行通道熱電子編程時之實際應用所需，對該些電壓值進行適當的調整。

請同時參照第3A圖和第3B圖。如第3A、3B圖所示，記憶胞C_R 進行通道熱電子編程時，係施加高電壓導通兩相鄰字元線WL_n+1 ⁽²⁾ 和WL_n+2 ⁽²⁾ ，例如施加9V電壓，以產生一強烈垂直電場以吸引電子。實施例中，所選擇之字元線如字元線組21則施以5V電壓，以使熱電子被拉向選擇之記憶胞C_R 。

實施例中，其他未被選擇之字元線則可施以0V電壓(或低於抹除電壓Vt)，以關閉其他記憶胞。另外，可分別施加0V、0V和0V電壓於未選擇的位元線組22、源極線組31和32。而其他位於第一平面11和第三平面13的字元線亦施加0V電壓即可。

再者，可對於通道旁兩相鄰字元線施加負偏壓以關閉該通道。在此實施例中，可藉由施加負偏壓(如-7V)於鄰近字元線，以確保記憶胞C_R 兩旁的通道完全關閉，避免干擾。如第3B圖所示，待編程記憶胞C_R 的通道351_n+1 ⁽²⁾ 係位於位元線部212’和源極線部312’之間，鄰近記憶胞C_R 的通道351_n ⁽²⁾ 係位於位元線部211’和源極線部311’之間，鄰近記憶胞C_R 的另一通道351_n+2 ⁽²⁾ 則位於位元線部213’和源極線部313’之間。記憶胞C_R 編程時，係個別施加一負偏壓如-7V於兩鄰近字元線WL_n ⁽²⁾ 和WL_n+3 ⁽²⁾ ，以確保鄰近記憶胞C_R 通道351_n+1 ⁽²⁾ 的兩旁通道351_n ⁽²⁾ 和351_n+2 ⁽²⁾ 可以完全關閉。

FN穿隧編程(FN Programming Method)

第4A圖係為依照本發明實施例之部分三維堆疊AND型快閃記憶體結構，及欲進行FN穿隧編程之一記憶胞之示意圖。同樣的，虛線圈選處為一待編程記憶胞C_R 之位置，且位於第二平面12處，而每一通道係由兩相鄰字元線所控制。第4B圖為第4A圖之第二平面之上視圖，且繪示更多字元線以做讀取時更清楚之相關說明。第1圖和第2A~2B圖中一些相同或類似之標號係用以標示第4A~4B圖中相同或類似之元件。第4A圖和第4B圖亦繪示出一實施例之三維堆疊結構中各相關字元線、位元線和源極線的操作電壓。然而，該些電壓值僅為舉例說明之用，通常領域知識者當參考實施例後，可視進行FN穿隧編程時之實際應用所需，對該些電壓值進行適當的調整。

請同時參照第4A圖和第4B圖。如第4A、4B圖所示，記憶胞C_R 進行FN穿隧編程時，係施加高電壓導通兩相鄰字元線WL_n+1 ⁽²⁾ 和WL_n+2 ⁽²⁾ ，例如施加+8V電壓，以產生一強烈垂直電場以吸引電子。實施例中，所選擇之字元線(如字元線組21)和位元線(如位元線組31)則分別施以高負偏壓如-10V電壓。此時，可對選擇記憶胞C_R 之造成之有效壓差18V而引起FN穿隧效應。

實施例中，其他未被選擇之字元線則可施以0V電壓(或低於抹除電壓Vt)，以關閉其他記憶胞。另外，可分別施加0V和0V電壓於未選擇的位元線組22和源極線組32。而其他位於第一平面11和第三平面13的字元線亦施加0V電壓即可。

再者，可對於通道旁兩相鄰字元線施加負偏壓以關閉該通道。在此實施例中，可藉由施加負偏壓(如-12V)於鄰近字元線，以確保記憶胞C_R 兩旁的通道完全關閉，避免干擾。如第4B圖所示，待編程記憶胞C_R 的通道351_n+1 ⁽²⁾ 係位於位元線部212’和源極線部312’之間，鄰近記憶胞C_R 的通道351_n ⁽²⁾ 係位於位元線部211’和源極線部311’之間，鄰近記憶胞C_R 的另一通道351_n+2 ⁽²⁾ 則位於位元線部213’和源極線部313’之間。記憶胞C_R 編程時，係個別施加一負偏壓如-12V於兩鄰近字元線WL_n ⁽²⁾ 和WL_n+3 ⁽²⁾ ，以確保鄰近記憶胞C_R 通道351_n+1 ⁽²⁾ 的兩旁通道351_n ⁽²⁾ 和351_n+2 ⁽²⁾ 可以完全關閉。

FN抹除(FN Erasing Method)

第5A圖係為依照本發明實施例之部分三維堆疊AND型快閃記憶體結構，及欲進行FN全面抹除之一記憶胞之示意圖。第5B圖為第5A圖之第二平面之上視圖，且繪示更多字元線以做讀取時更清楚之相關說明。第1圖和第2A~2B圖中一些相同或類似之標號係用以標示第5A~5B圖中相同或類似之元件。第5A圖和第5B圖亦繪示出一實施例之三維堆疊結構中各相關字元線、位元線和源極線的操作電壓。然而，該些電壓值僅為舉例說明之用，通常領域知識者當參考實施例後，可視進行FN抹除時之實際應用所需，對該些電壓值進行適當的調整。

請同時參照第5A圖和第5B圖。如第5A、5B圖所示，記憶胞C_R 進行FN抹除時，係施加高的正電壓於所有的位元線(如位元線組21、22)和源極線(如源極線組31、32)，而所有字元線則施以0V電壓。

單胞雙位元操作之讀取(Reading by 2bits/cell operation)

實施例之三維堆疊AND型快閃記憶體結構係為一雙閘極電荷捕捉元件(一般為BE-SONOS元件)，且該雙閘極可以被獨立地編碼，使該結構除了適於單胞一位元(1 bit/cell)操作，亦可適於單胞雙位元(2 bits/cell)之操作。

第6A圖係為依照本發明實施例之部分三維堆疊AND型快閃記憶體結構之示意圖，適於單胞雙位元之操作。第6B圖為第6A圖中三維堆疊AND型快閃記憶體結構之第二平面之上視圖，且該記憶胞係被單邊讀取(one-side reading)。同樣的，圖中虛線圈選處為一待讀取記憶胞C_R ‘之位置，且位於第二平面12處，每一通道係由兩相鄰字元線所控制。第1圖和第2A~2B圖中一些相同或類似之標號係用以標示第6A~6B圖中相同或類似之元件。

再者，第6A圖和第6B圖亦繪示出一實施例之三維堆疊結構中各相關字元線、位元線和源極線的單邊讀取操作電壓。然而，該些電壓值僅為舉例說明之用，通常領域知識者當可參考實施例後，視實際應用所需對該些電壓值進行適當的調整。

如第6B圖所示，待讀取記憶胞C_R ‘的通道351_n+1 ⁽²⁾ 係位於位元線部212’和源極線部312’之間，鄰近記憶胞C_R ‘通道351_n+1 ⁽²⁾ 的通道351_n ⁽²⁾ 係位於位元線部211’和源極線部311’之間，鄰近記憶胞C_R ‘通道351_n+1 ⁽²⁾ 的另一通道351_n+2 ⁽²⁾ 則位於位元線部213’和源極線部313’之間。

進行記憶胞C_R ‘之單邊讀取時(如第6B圖所圈選處)，只有最靠近讀取區域的字元線WL_n+2 ⁽²⁾ 被施加一偏壓如+2V電壓，而字元線WL_n+1 ⁽²⁾ 則被施加0V電壓。

實施例中，選擇之位元線(如位元線組31)則施以1V電壓，而未選擇的位元線組22、源極線組31和32則施以0V電壓。其他第二平面12上未被選擇之字元線(如字元線WL_n-1 ⁽²⁾ ,WL_n ⁽²⁾ ,WL_n+1 ⁽²⁾ ,WL_n+4 ⁽²⁾ )則施以0V電壓；其他位於第一平面11和第三平面13的字元線亦施加0V電壓(或低於抹除電壓Vt)，以關閉其他記憶胞。

再者，為避免鄰近通道開啟造成讀取時之干擾，可於鄰近字元線施加負偏壓以關閉鄰近通道。在此實施例中，可藉由施加負偏壓(如-3V)於鄰近字元線，以確保記憶胞C_R ‘旁的通道完全關閉，避免干擾。如第6B圖所示，可以藉由施加一負偏壓(如-3V)於字元線WL_n+3 ⁽²⁾ ，使鄰近記憶胞C_R ‘之單邊讀取位置的通道351_n+2 ⁽²⁾ 完全關閉。

單胞雙位元操作之通道熱電子編程(CHE programming by 2bits/cell operation)

第7A圖係為依照本發明實施例之部分三維堆疊AND型快閃記憶體結構之示意圖，適於單胞雙位元之操作。第7B圖為第7A圖中三維堆疊AND型快閃記憶體結構之第二平面之上視圖，且該記憶胞係被以通道熱電子編程方法進行單邊編程(one-side programming)。同樣的，圖中虛線圈選處為一選擇記憶胞C_R ‘之位置，且位於第二平面12處，每一通道係由兩相鄰字元線所控制。第1圖、第2A~2B圖和第6A~6B圖中一些相同或類似之標號係用以標示第7A~7B圖中相同或類似之元件。

再者，第7A圖和第7B圖亦繪示出一實施例之三維堆疊結構中各相關字元線、位元線和源極線的單邊編程之操作電壓。然而，該些電壓值僅為舉例說明之用，通常領域知識者當可參考實施例後，視實際應用所需對該些電壓值進行適當的調整。

如第7B圖所示，待讀取記憶胞C_R ‘的通道351_n+1 ⁽²⁾ 係位於位元線部212’和源極線部312’之間，鄰近記憶胞C_R ‘通道351_n+1 ⁽²⁾ 的通道351_n ⁽²⁾ 係位於位元線部211’和源極線部311’之間，鄰近記憶胞C_R ‘通道351_n+1 ⁽²⁾ 的另一通道351_n+2 ⁽²⁾ 則位於位元線部213’和源極線部313’之間。

當記憶胞C_R ‘進行單邊通道熱電子編程時(如第7B圖所圈選處)，只有最靠近讀取區域的字元線WL_n+2 ⁽²⁾ 被施加一高電壓，例如施加9V電壓，以產生一強烈垂直電場以吸引電子，而字元線WL_n+1 ⁽²⁾ 則被施加0V電壓。實施例中，所選擇之字元線，如字元線組21，則施以5V電壓，以使熱電子被拉向選擇之記憶胞C_R ‘。

實施例中，未選擇的位元線組22、源極線組31和32施以0V電壓。其他第二平面12上未被選擇之字元線(如字元線WL_n-1 ⁽²⁾ ,WL_n ⁽²⁾ ,WL_n+1 ⁽²⁾ ,WL_n+4 ⁽²⁾ )則施以0V電壓；其他位於第一平面11和第三平面13的字元線亦施加0V電壓(或低於抹除電壓Vt)，以關閉其他記憶胞。

再者，為避免鄰近通道開啟造成讀取時之干擾，可於鄰近字元線施加負偏壓以關閉鄰近通道。在此實施例中，可藉由施加負偏壓(如-7V)於鄰近字元線，以確保記憶胞C_R ‘旁的通道完全關閉，避免干擾。如第7B圖所示，可以藉由施加一負偏壓(如-7V)於字元線WL_n+3 ⁽²⁾ ，使鄰近記憶胞C_R ‘之單邊讀取位置的通道351_n+2 ⁽²⁾ 完全關閉。

<三維堆疊AND型快閃記憶體結構之製造方法>

第8A～8F圖繪示依照本發明實施例之三維堆疊AND型快閃記憶體結構之製造方法的流程剖面圖。

如第8A圖所示，提供一基板10，例如是為一底板101上形成有一埋入氧化層(buried oxide)103。並在基板10之埋入氧化層103上形成一堆疊體50，該堆疊體50包括交替形成的複數個閘極層例如是如多晶矽閘極層(poly-gate layers) 501,503,505,506和複數個絕緣層(insulation layers) 511,513,515,516，其中絕緣層511,513,515,516例如是氧化層(oxide layer)，多晶矽閘極層501,503,505,506係可作為字元線之材料。在一實施例中，可以p型多晶矽閘極做為BE-SONOS元件之較低閘極注入(lower gate injection)之應用。

接著，進行字元線圖案化之步驟。第8B圖係為實施例中進行字元線圖案化後之立體示意圖。實施例中，係利用一第一微影製程對第8A圖之堆疊體50進行圖案化，以形成複數個字元堆疊體(WL stacks)52並暴露出埋入氧化層103之部分上表面103a，且圖案化後每一字元堆疊體52包括交替設置的圖案化多晶矽閘極層501’,503’,505’,506’，和圖案化絕緣層(/氧化層)511’,513’,515’,516’。其中，適做為複數條字元線的該些圖案化多晶矽閘極層501’,503’,505’,506’可一一被圖案化絕緣層511’,513’,515’,516’間隔開來。再者，如第8B圖所示，每一字元堆疊體52係沿著X-方向延伸。

之後，形成一電荷捕捉複合層54於該些字元堆疊體52上，除了覆蓋字元堆疊體52的上表面，也襯裡式地覆蓋該些字元堆疊體52的側壁52a、52b與暴露出的埋入氧化層103之部分上表面103a。其中，電荷捕捉複合層54例如是一氧化物和氮化物之疊層，如ONO疊層或ONONO疊層或BE-SONOS複合層。第8C圖係為實施例中形成電荷捕捉複合層後之立體示意圖。如第8C圖所示，進行電荷捕捉複合層形成步驟後，亦在襯有該電荷捕捉複合層之該些字元堆疊體之間形成溝槽(trench)55。在一實施例中，溝槽55例如是約20 nm、或大於20 nm的寬度，但本發明並不以此為限。

接著，沈積一導電層57(如多晶矽層)於字元堆疊體52上，並覆蓋電荷捕捉複合層54和填滿溝槽55。其中導電層57例如是如有掺雜或無掺雜之p型多晶矽。第8D圖係為實施例中形成導電層後之立體示意圖。導電層沈積後57係接觸電荷捕捉複合層54。

之後，圖案化導電層57以形成複數個位元堆疊體(BL stacks)58，如第8E圖所示。第8E圖係為實施例中形成位元堆疊體後之立體示意圖。在圖案化導電層57後，相鄰的位元堆疊體58係被一間隙(gaps)59所隔開，且亦暴露出電荷捕捉複合層54之部分表面。再者，如第8E圖所示，每一位元堆疊體58係沿著Y-方向延伸。

請同時參照第8B圖和第8E圖。在圖案化導電層57後，所形成之每一位元堆疊體58其延伸方向(即Y-方向)係與每一字元堆疊體52之延伸方向(即X-方向)相互垂直。再者，字元堆疊體52間之每一溝槽55的延伸方向(即X-方向)亦與位元堆疊體58間之每一間隙59的延伸方向(即Y-方向)相互垂直。

接著，於每一位元堆疊體58的兩側分別形成兩掺雜區582、583(如n+掺雜區)，且一通道585垂直地設置兩掺雜區582、583之間。一實施例中，形成於兩掺雜區582、583之間的通道585係為一p型輕掺雜通道。在掺雜步驟中，可對每一位元堆疊體58的兩側和位於該些相鄰位元堆疊體58之間的間隙59處所暴露出的電荷捕捉複合層54之表面部分進行掺雜，以在每一位元堆疊體58的兩側形成兩間隔物如多晶矽間隔物(poly spacers，如582、583)以適做為一位元線和一源極線，並在相鄰位元堆疊體58之間的間隙處59形成一底部間隔物(bottom spacer)(未顯示於第8F圖)。之後，去除位於相鄰位元堆疊體58之間的間隙處59的底部間隔物，以隔絕該些位元堆疊體58。第8F圖即顯示去除底部間隔物後所形成之位元線和源極線之立體示意圖。其中，去除底部間隔物後，係暴露出電荷捕捉複合層54之部分表面。

如第8F圖所示，位元堆疊體58間之每一通道585係垂直於電荷捕捉複合層54，亦和字元堆疊體52之每一字元線之一延伸方向(即X-方向)垂直。

因此，如上所述之三維堆疊AND型快閃記憶體結構之製造方法，不但簡單且可大幅縮短製程時間。實施例所提出之製造流程係先進行字元線之圖案化(如第8B圖所示)，再進行位元線之圖案化(如第8E圖所示)。而實施例之三維堆疊AND型快閃記憶體結構中，多個水平面之多條字元線可迅速且精確地利用一道微影製程一次形成(請參照第8A～8B圖)。而垂直於基板的位元線、源極線和通道同樣亦可迅速且精確地利用另一道微影製程一次形成。因此，實施例所提出之三維堆疊AND型快閃記憶體結構之製造方法，僅利用兩道微影製程達到完成自對準，簡單，可大幅縮短此三維堆疊結構之製程時間和節省製造成本。

<三維堆疊AND型快閃記憶體結構之變化實施例>

上述實施例之三維堆疊結構可稍加變化，請同時參照第1圖與第9圖。如第9圖所示，其為本發明一變化實施例之部分三維堆疊AND型快閃記憶體結構之示意圖。在安全套接層選擇性電晶體(Secure Sockets Layer(SSL) selection transistors)的幫助下，可使位元線選擇更為容易。其中，如第9圖所示，三維堆疊結構60中，第一、二安全套接層選擇性電晶體SSL1和SSL2係位於上方的一層記憶胞平面(如記憶胞平面11)，而下方位於同一層記憶胞平面的字元線係可電性連接，而分別在兩層記憶胞平面12和13形成第一共同閘極G1和第二共同閘極G2，如此可使位元線解碼更容易和簡化。再者，應用如第9圖所示之結構時，也可如上述實施例對其進行通道熱電子編程(CH Electron Programming)或FN穿隧編程(FN Programming Method)之操作。

另外，上述實施例之三維堆疊結構也可再稍加變化，請同時參照第1圖與第10圖。如第10圖所示，其為本發明另一變化實施例之部分三維堆疊AND型快閃記憶體結構之示意圖。第10圖之結構與第9圖之結構相似，同樣在三維堆疊結構70中，於上方層的記憶胞平面(如記憶胞平面11)設置第一、二安全套接層選擇性電晶體SSL1和SSL2，而下方位於同一層記憶胞平面的字元線係電性連接，以分別在三層記憶胞平面12、13和14形成第一共同閘極G1、第二共同閘極G2和第三共同閘極G3。而第10圖之結構中，係使兩相鄰的埋入位元線部和埋入源極線部(如第1圖中的埋入位元線部222b和埋入源極線部322b)電性連接，以形成一虛接地AND型態陣列(virtual-ground AND-type array)的三維堆疊快閃記憶體結構。再者，應用如第10圖所示之結構時，也可如上述實施例對其進行通道熱電子編程(CH Electron Programming)或FN穿隧編程(FN Programming Method)之操作。

以上實施例，係以三維堆疊AND型快閃記憶體結構及其製造方法作相關說明。綜上所述，實施例中所提出之三維堆疊AND型快閃記憶體結構係具有垂直通道(vertical channels)，位於埋入位元線(如n+掺雜)和埋入源極線(如n+掺雜)之間。由於實施例之三維堆疊AND型快閃記憶體結構的金屬氧化物半導體場效電晶體(MOSFET)是並聯設置，而非如反及閘(NAND)型快閃記憶體結構中的串聯設置，因此實施例之AND型快閃記憶體結構的讀取速度比起反及閘型快閃記憶體結構的讀取速度更快。再者，實施例之三維堆疊AND型快閃記憶體結構可以類似NOR型快閃記憶體被以通道熱電子編程(channel hot electron programming)，或是類似NAND型快閃記憶體被FN穿隧(Fowler-Nordheim Tunneling)編程。再者，由於實施例之結構為一雙閘極電荷捕捉元件，此雙閘極可以被獨立地編碼，使該結構可適於一胞雙位元之操作，因此實施例之結構可適於一胞一位元(1 bit/cell)操作，亦可適於一胞雙位元(2 bits/cell)操作。再者，實施例所提出之製造方法僅利用兩道微影製程即可簡單且精確地達到結構之自對準，因而可大幅縮短製程時間和節省製造成本。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10．．．基板

101．．．底板

103．．．埋入氧化層

103a．．．埋入氧化層之上表面

11、12、13．．．記憶胞平面

111、112、113、121、122、123、131、132、133．．．字元線

54、115、116、125、126、135、136．．．電荷捕捉複合層

21、22．．．位元線組

211、212、222．．．位元線柱體

222a、222b、222c．．．埋入位元線部

31、32．．．源極線組

311、312、321、322．．．源極線柱體

322a、322b、322c．．．埋入源極線部

251、252、253、254．．．絕緣柱體組

351、353．．．通道組

353a、353b、353c．．．通道區

C_R 、C_R ’．．．待讀取記憶胞

I_R ．．．讀取電流

WL_n-1 ⁽²⁾ 、WL_n ⁽²⁾ 、WL_n+1 ⁽²⁾ 、WL_n+2 ⁽²⁾ 、WL_n+3 ⁽²⁾ 、WL_n+4 ⁽²⁾ ．．．字元線

211’、212’、213’．．．位元線部

311’、312’、313’．．．源極線部

50．．．堆疊體

501、503、505、506．．．多晶矽閘極層

501’、503’、505’、506’．．．圖案化多晶矽閘極層

511、513、515、516．．．絕緣層

511’、513’、515’、516’．．．圖案化絕緣層

52．．．字元堆疊體

52a、52b．．．字元堆疊體52的側壁

55．．．溝槽

57．．．多晶矽層

58．．．位元堆疊體

582、583．．．兩掺雜區

585．．．通道

59．．．間隙

SSL1．．．第一安全套接層選擇性電晶體

SSL2．．．第二安全套接層選擇性電晶體

G1．．．第一共同閘極

G2．．．第二共同閘極

G3．．．第三共同閘極

第1圖係為依照本發明實施例之部分三維堆疊AND型快閃記憶體結構之示意圖。

第2A圖係為依照本發明實施例之部分三維堆疊AND型快閃記憶體結構，及其一待讀取記憶胞之示意圖。

第2B圖為第2A圖之第二平面之上視圖，且繪示更多字元線以做讀取時更清楚之相關說明。

第3A圖係為依照本發明實施例之部分三維堆疊AND型快閃記憶體結構，及欲進行通道熱電子編程之一記憶胞之示意圖。

第3B圖為第3A圖之第二平面之上視圖，且繪示更多字元線以做讀取時更清楚之相關說明。

第4A圖係為依照本發明實施例之部分三維堆疊AND型快閃記憶體結構，及欲進行FN穿隧編程之一記憶胞之示意圖。

第4B圖為第4A圖之第二平面之上視圖，且繪示更多字元線以做讀取時更清楚之相關說明。

第5A圖係為依照本發明實施例之部分三維堆疊AND型快閃記憶體結構，及欲進行FN全面抹除之一記憶胞之示意圖。

第5B圖為第5A圖之第二平面之上視圖，且繪示更多字元線以做讀取時更清楚之相關說明。

第6A圖係為依照本發明實施例之部分三維堆疊AND型快閃記憶體結構之示意圖，適於單胞雙位元之操作。

第6B圖為第6A圖中三維堆疊AND型快閃記憶體結構之第二平面之上視圖，且該記憶胞係被單邊讀取(one-side reading)。

第7A圖係為依照本發明實施例之部分三維堆疊AND型快閃記憶體結構之示意圖，適於單胞雙位元之操作。

第7B圖為第7A圖中三維堆疊AND型快閃記憶體結構之第二平面之上視圖，且該記憶胞係被以通道熱電子編程方法進行單邊編程(one-side programming)。

第8A～8F圖繪示依照本發明實施例之三維堆疊AND型快閃記憶體結構之製造方法的流程剖面圖。

第9圖為本發明一變化實施例之部分三維堆疊AND型快閃記憶體結構之示意圖。

第10圖為本發明另一變化實施例之部分三維堆疊AND型快閃記憶體結構之示意圖。

10．．．基板

11、12、13．．．記憶胞平面

111、112、113、121、122、123、131、132、133．．．字元線

115、116、125、126、135、136．．．電荷捕捉複合層

21、22．．．位元線組

211、212、222．．．位元線柱體

222a、222b、222c．．．埋入位元線部

251、252、253、254．．．絕緣柱體組

31、32．．．源極線組

311、312、321、322．．．源極線柱體

322a、322b、322c．．．埋入源極線部

351、353．．．通道組

Claims (23)

1. 一種三維堆疊AND-型快閃記憶體(3D stacked AND-type flash memory)結構，該結構包括：複數個記憶胞平面設置成一三維排列，且每該記憶胞平面包括複數條字元線和複數個電荷捕捉複合層(charge trapping multilayers)交錯排列，使相鄰的兩字元線係以設置其中之每該電荷捕捉複合層相互間隔開；複數個位元線組(sets of bit lines)和複數個源極線組(sets of source lines)交錯排列且垂直於該些記憶胞平面設置；以及複數個通道組(sets of channels)和複數個絕緣柱體組(sets of insulation pillars)交錯排列，並垂直於該些記憶胞平面設置，且每該通道組係設置於相鄰之該位元線組和該源極線組之間。
2. 如申請專利範圍第1項所述之結構，其中每該位元線組包括複數個位元線柱體(bit line pillars)垂直設置於該些記憶胞平面。
3. 如申請專利範圍第2項所述之結構，其中每該源極線組包括複數個源極線柱體(source line pillars)垂直設置於該些記憶胞平面。
4. 如申請專利範圍第3項所述之結構，其中每該記憶胞平面之每該電荷捕捉複合層係包圍該些絕緣柱體組、該些位元線柱體、該些源極線柱體和該些通道組。
5. 如申請專利範圍第1項所述之結構，其中該位元線組設置於相鄰之該絕緣柱體組和該通道組之間，且該絕緣柱體設置於相鄰之該源極線組和該位元線組之間。
6. 如申請專利範圍第1項所述之結構，其中每該位元線組包括複數個埋入位元線部(buried bit line portions)，且該些埋入位元線部分別位於相鄰之該些記憶胞平面之間。
7. 如申請專利範圍第6項所述之結構，其中每該源極線組包括複數個埋入源極線部(buried source line portions)，且該些埋入源極線部分別位於相鄰之該些記憶胞平面之間。
8. 如申請專利範圍第7項所述之結構，其中每該通道組包括複數個垂直通道區(vertical channel regions)，且每該垂直通道區係設置於相鄰之該埋入位元線部和該埋入源極線部之間。
9. 如申請專利範圍第1項所述之結構，其中該些字元線和該些通道組包括多晶矽材料，該些絕緣柱體組包括氧化物材料，該些位元線組和該些源極線組包括n+掺雜多晶矽材料。
10. 一種三維堆疊AND-型快閃記憶體(3D stacked AND-type flash memory)結構之製造方法，包括：提供一基板；交替地形成複數個閘極層(gate layers)和複數個絕緣層(insulation layers)於該基板上；圖案化該些閘極層和該些絕緣層，以形成複數個字元堆疊體(WL stacks)，且圖案化後每該字元堆疊體包括交替設置的圖案化閘極層和圖案化絕緣層，該些圖案化閘極層適做為複數條字元線且被圖案化絕緣層隔開；形成一電荷捕捉複合層於該些字元堆疊體上，並襯裡式地覆蓋該些字元堆疊體的側壁，且係形成複數個溝槽(trenches)分別位於襯有該電荷捕捉複合層之該些字元堆疊體之間；沈積一導電層於該些字元堆疊體上並填滿該些溝槽；圖案化該導電層以形成複數個位元堆疊體(BL stacks)，且該些位元堆疊體係交互地被複數個間隙(gaps)所隔開；以及於每該位元堆疊體的兩側分別形成兩掺雜區，且一通道垂直地設置該兩掺雜區之間，其中相鄰之該些位元堆疊體係相互隔絕。
11. 如申請專利範圍第10項所述之製造方法，其中在圖案化該導電層以形成該些位元堆疊體之步驟後，係暴露出該電荷捕捉複合層之部分表面。
12. 如申請專利範圍第11項所述之製造方法，其中於每該位元堆疊體的兩側分別形成兩該掺雜區之步驟中，係包括：對於每該位元堆疊體的兩側和位於該些相鄰位元堆疊體之間該間隙處的該電荷捕捉複合層之暴露表面部分進行掺雜，以在每該位元堆疊體的兩側形成兩間隔物(spacers)以適做為一位元線和一源極線，並在該些相鄰位元堆疊體之間的該間隙處形成一底部間隔物(bottom spacer)；去除位於該些相鄰位元堆疊體之間該間隙處的該底部間隔物，以隔絕該些位元堆疊體，其中去除該底部間隔物後，係暴露出該電荷捕捉複合層之部分表面。
13. 如申請專利範圍第10項所述之製造方法，其中該位元堆疊體之每該通道係垂直於該電荷捕捉複合層。
14. 如申請專利範圍第10項所述之製造方法，其中該些絕緣層係為複數個氧化層(oxide layers)，該電荷捕捉複合層係為一氧化物和氮化物之疊層(ONONO laminated layer)。
15. 如申請專利範圍第10項所述之製造方法，其中每該位元堆疊體的兩側分別形成n+掺雜區。
16. 如申請專利範圍第10項所述之製造方法，其中形成於兩掺雜區之間的該通道係為一p型輕掺雜通道。
17. 一種快閃記憶體(3D stacked AND-type flash memory)結構之操作方法，包括：提供一三維堆疊AND-型快閃記憶體結構，該結構包括複數個記憶胞平面設置成一三維排列、複數個位元線組、複數個源極線組、複數個通道組和複數個絕緣柱體組，且每該記憶胞平面包括複數條字元線和複數個電荷捕捉複合層交錯排列，使相鄰的兩字元線係以設置其中之每該電荷捕捉複合層相互間隔開，該些位元線組和該些源極線組交錯排列且垂直於該些記憶胞平面設置，該些通道組和該些絕緣柱體組交錯排列並垂直於該些記憶胞平面設置，且每該通道組係設置於相鄰之該位元線組和該源極線組之間；選擇一記憶胞，且該記憶胞位於該些記憶胞平面其中之一平面處；於所選擇之該記憶胞所在之該記憶胞平面處，各施加一操作電壓於緊鄰該記憶胞之兩字元線，以導通緊鄰該記憶胞之該兩字元線；關閉鄰近導通之該兩字元線外側的兩該通道至少其中之一；以及施加一相應電壓於所選擇之該些位元線組和該些源極線組至少其中之一組，而施以0V電壓於其餘未選擇之該些位元線組和該些源極線組。
18. 如申請專利範圍第17項所述之操作方法，其中進行該記憶胞之讀取或編程時，導通緊鄰該記憶胞之該兩字元線所施加之該些操作電壓係位於一抹除狀態電壓和一編程狀態電壓之間。
19. 如申請專利範圍第18項所述之操作方法，其中進行該記憶胞之FN編程時，係分別施加一高負偏壓於所選擇之兩相鄰之該位元線組和該源極線組，而施以0V電壓於其餘未選擇之該些位元線組和該些源極線組。
20. 如申請專利範圍第17項所述之操作方法，其中於導通之該兩字元線的外側具有兩鄰近通道，藉由施加一負偏壓於對應之字元線以完全關閉該兩鄰近通道至少其中之一。
21. 如申請專利範圍第17項所述之操作方法，其中在所選擇之該記憶胞所在之該記憶胞平面處，未被選擇之該些字元線可施以0V電壓或低於一抹除電壓，以關閉該記憶胞平面處其餘未被選擇之記憶胞。
22. 如申請專利範圍第17項所述之操作方法，更包括：關閉位於未選擇之該些記憶胞平面處之所有該些記憶胞。
23. 如申請專利範圍第17項所述之操作方法，更包括：對所有該些記憶胞平面之該些字元線皆施以0V電壓，對所有該些位元線組和該些源極線組皆施以高的正偏壓，以對所有該些記憶胞進行FN抹除。