JP2004266086A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】レイアウトサイズの小さな不揮発性半導体記憶装置を提供すること。
【解決手段】行方向及び列方向に複数のメモリセル４１０が配設されて構成されたメモリブロック４００を有し、前記複数のメモリセル４１０の各々は、ソース領域と、ドレイン領域と、前記ソース領域及び前記ドレイン領域間のチャネル領域と、前記チャネル領域と対向して配置されたワードゲート４１２と、前記ワードゲート４１２と前記チャネル領域との間に形成された不揮発性メモリ素子とを有し、前記ワードゲート４１２の縦断面は、底辺と、底辺に対して垂直な側辺と、前記底辺と前記側辺を結ぶ湾曲辺とを有することを特徴とする不揮発性半導体記憶装置。
【選択図】 図３
【解決手段】行方向及び列方向に複数のメモリセル４１０が配設されて構成されたメモリブロック４００を有し、前記複数のメモリセル４１０の各々は、ソース領域と、ドレイン領域と、前記ソース領域及び前記ドレイン領域間のチャネル領域と、前記チャネル領域と対向して配置されたワードゲート４１２と、前記ワードゲート４１２と前記チャネル領域との間に形成された不揮発性メモリ素子とを有し、前記ワードゲート４１２の縦断面は、底辺と、底辺に対して垂直な側辺と、前記底辺と前記側辺を結ぶ湾曲辺とを有することを特徴とする不揮発性半導体記憶装置。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、ワードゲート及びセレクトゲートにより制御される不揮発性メモリ素子を備えた不揮発性半導体記憶装置に関する。
【０００２】
【背景技術】
不揮発性半導体記憶装置の一例として、チャネルとゲートとの間のゲート絶縁膜が、酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜の積層体からなり、窒化シリコン膜に電荷がトラップされるＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは−ｓｕｂｓｔｒａｔｅ）型が知られている。
【０００３】
ＭＯＮＯＳ型不揮発性半導体記憶装置として、１つの選択ゲートと、１つの制御ゲートにより制御される不揮発性メモリ素子（ＭＯＮＯＳメモリ素子）を備えたＭＯＮＯＳフラッシュメモリセルが開示されている。（例えば、特許文献１、特許文献２、特許文献３及び特許文献４参照）
【０００４】
【特許文献１】
特開平６−１８１３１９号公報
【特許文献２】
特開平１１−７４３８９号公報
【特許文献３】
米国特許第５４０８１１５号明細書
【特許文献４】
米国特許第５９６９３８３号明細書
【０００５】
【発明が解決しようとする課題】
本発明は、レイアウト面積の小さい不揮発性半導体記憶装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明に係る不揮発性半導体記憶装置は、行方向及び列方向に複数のメモリセルが配設されて構成されたメモリセルアレイを有し、前記複数のメモリセルの各々は、ソース領域と、ドレイン領域と、前記ソース領域及び前記ドレイン領域間のチャネル領域と、前記チャネル領域と対向して配置されたワードゲートと、前記ワードゲートと前記チャネル領域との間に形成された不揮発性メモリ素子とを有し、前記ワードゲートの縦断面は、底辺と、底辺に対して垂直な側辺と、前記底辺と前記側辺を結ぶ湾曲辺とを有することができる。
【０００７】
前記複数のメモリセルの各々は、前記ワードゲートの側辺と対向するワードゲート支持部を有することができ、前記ワードゲート支持部の縦断面は、底辺と、底辺に対して垂直な側辺と、前記底辺と前記側辺を結ぶ湾曲辺とを有することができる。
【０００８】
前記列方向に沿って配置された各列の前記複数のメモリセルの前記ドレイン領域に、前記複数のビット線をそれぞれ共通接続することができる。また、前記ワードゲート支持部は、絶縁体により形成することもできる。
【０００９】
あるいは、前記列方向に沿って配置された各列の前記複数のメモリセルの前記ソース領域に、前記複数のビット線をそれぞれ共通接続することができる。また、前記ワードゲート支持部は、絶縁体により形成することができる。
【００１０】
あるいは、前記列方向に沿って配置された各列の前記複数のメモリセルの前記ドレイン領域に、前記複数のビット線をそれぞれ共通接続することができる。また、前記ワードゲート支持部は、導電体により形成することができる。前記ワードゲート及び前記ドレイン領域と絶縁するように、前記ワードゲート支持部を形成することができる。
【００１１】
前記列方向に沿って配置された各列の前記複数のメモリセルの前記ソース領域に、前記複数のビット線をそれぞれ共通接続することができる。また、前記複数のメモリセルの各々の前記ドレイン領域に電気的に接続することができ、かつ前記複数のメモリセルの各々の前記ワードゲートとは絶縁することができる複数の導電体を有することができる。
【００１２】
前記不揮発性メモリ素子を、前記ワードゲートと前記ワードゲート支持部との間まで延在形成することができる。
【００１３】
あるいは、前記不揮発性メモリ素子を前記ワードゲートと前記導電体との間まで延在形成することができる。
【００１４】
前記不揮発性メモリ素子を、２つの酸化膜（Ｏ）の間に窒化膜（Ｎ）を有するＯＮＯ膜で形成することができる。
【００１５】
本発明に係る不揮発性半導体記憶装置の製造方法は、半導体層上にベース材層のパターンを形成する工程と、前記ベース材層が形成された前記半導体層の全面に、不揮発性メモリ素子のトラップ層を形成する工程と、前記トラップ層に覆われた前記ベース材層のパターン間に第１導電層を形成し、その後、前記ベース材層の両側の前記第１導電層をサイドウォール状に形成する工程と、前記サイドワォール状の第１導電層及び前記ベース材層を覆う第１絶縁膜を形成する工程と、隣り合う２つの前記サイドウォール状の第１導電層の間にて、前記半導体層にコンタクトする第２導電層を形成する工程と、前記ベース材層をサイドウォール状に形成する工程と、を有することができる。
【００１６】
前記ベース材層は絶縁層で形成できる。
【００１７】
あるいは、前記ベース材層は導電層で形成できる。
【００１８】
本発明に係る不揮発性半導体記憶装置の製造方法は、不揮発性メモリ素子のトラップ層と、その上層に形成される第１導電層との二層構造のパターンを形成する工程と、前記二層構造の両側に、サイドウォール状のワードゲート支持部を形成する工程、隣り合う２つの前記ワードゲート支持部の間にて、前記半導体層上にコンタクトする第２導電層を形成する工程と、前記第２導電層をマスクして、前記第１導電層をサイドウォール状のワードゲート層に形成する工程と、隣り合う２つの前記ワードゲート層の間の前記トラップ層をエッチングする工程と、を有することができる。
【００１９】
本発明に係る不揮発性半導体記憶装置の製造方法は、半導体層内の拡散領域にコンタクトする第１導電層を形成する工程と、前記第１導電層が形成された前記半導体層の全面に、不揮発性メモリ素子のトラップ層を形成する工程と、前記トラップ層上に第２導電層を形成する工程と、前記第１導電層の両側の前記第２導電層をサイドウォール状に形成する工程と、隣り合う２つの前記サイドウォール状の第２導電層の間の前記トラップ層をエッチングする工程と、を有することができる。
【００２０】
【発明の実施の形態】
（第１実施形態）
以下、本発明の第１実施形態について、図面を参照して説明する。
【００２１】
（全体構成とメモリブロック）
図１は、本実施形態の全体構成を表すブロック図である。メモリセルアレイ４０００は、行方向Ｘ及び列方向Ｙに沿って配列された複数のメモリセル４１０（後に図示する）を備える。また、メモリセルアレイ４０００は、複数のメモリブロック４００を備える。電源回路１００からは複数種の電圧が発生される。発生された複数種の電圧は、複数の電圧供給線により各メモリブロック４００へ供給される。また、メモリセルアレイ４０００は、メモリセルアレイ４０００中のビット線６０（後に図示する）を駆動するビット線駆動部（図示せず）を備える。
【００２２】
図２は、メモリブロック４００の一部を示した回路図である。メモリブロック４００は、複数のワード線５０、複数のビット線６０、複数のソース線８０及び複数のメモリセル４１０を備える。また、メモリブロック４００は、ワード線駆動部３００及びソース線駆動部（図示せず）を備える。図２中で点線で丸く囲まれた部分は、メモリセル４１０を示す。
【００２３】
メモリセル４１０は、ワードゲート支持部４１１（後に図示する）、ワードゲート４１２（後に図示する）及びＯＮＯ膜４１３（後に図示する）を有する。メモリセル４１０の構造については、後に詳細を述べる。
【００２４】
ワード線駆動部３００は、複数の単位ワード線駆動部３１０から構成されている。複数のワード線５０の各々は、メモリブロック４００内の行方向Ｘに沿って配置された複数のメモリセル４１０のワードゲート４１２（後に図示する）を共通接続する。
【００２５】
複数のビット線６０の各々は列方向Ｙに、複数のメモリセル４１０のそれぞれのビット線拡散層ＢＬＤ（後に図示する）を共通接続する。また、複数のソース線８０の各々は列方向Ｙに、複数のメモリセル４１０のそれぞれのソース線拡散層ＳＬＤ（後に図示する）を共通接続する。
【００２６】
図３は、メモリブロック４００の一部の断面図である。符号４１４は基板を表す。ビット線６０は、導電体（例えばメタル）で形成することができる。ソース・ドレイン領域（図３中の符号ＢＬＤまたはＳＬＤで示された拡散層）に挟まれたチャネル領域上にワードゲート支持部４１１及びワードゲート４１２が絶縁体膜（例えばＳｉＯ２）を介して配置されている。前記絶縁体膜は、窒化酸化膜でも形成することができる。また、ワードゲート４１２とチャネル領域との間にＬ字状（または逆Ｌ字状）に窒化膜４１７（例えばＳｉＮ）が形成されている。ワードゲート支持部４１１は絶縁体（例えばＳｉＯ２）で形成されている。ワードゲート４１２はポリシリコンで形成することができる。符号ＰＳＬＤはポリプラグ（ポリシリコン製のプラグ）を表し、ポリプラグＰＳＬＤは他の導電体で形成することもでき、ソース線拡散層ＳＬＤの抵抗を下げる効果を奏する。
【００２７】
各ビット線拡散層ＢＬＤは、各ビット線拡散層の列方向Ｙでの両端側に配置されている２つのメモリセル４１０に共用される。また、各ソース線拡散層ＳＬＤは、各ソース線拡散層の列方向Ｙでの両端側に配置されている２つのメモリセル４１０に共用される。図３の断面では、それぞれのビット線拡散層ＢＬＤはビット線６０に列方向Ｙに沿って共通接続される。なお、以下の図において図３と同符号のものは、図３中の同符号のものと同様の意味を表す。
【００２８】
図４は、図３の一部分を表した図である。窒化膜４１７を絶縁体４１６（例えばＳｉＯ２）の膜で挟むようにして構成されたものが、ＯＮＯ膜４１３である。また、本実施形態に係る変形例として、メモリセル４１０の窒化膜４１７は図５に示すように、ワードゲート支持部４１１及びワードゲート４１２の間に延在形成させなくてもよい。
【００２９】
また、ワードゲート４１２の表面には、シリサイド（図示せず）を形成することができる。シリサイド（図示せず）として、例えばＣｏシリサイドまたはＴｉシリサイドを使用することができる。これによりワードゲート４１２の抵抗値を下げることができる。
【００３０】
上記の構造とは別に、ビット線拡散層ＢＬＤとソース線拡散層ＳＬＤとは互いに入れ替えて構成することもできる。その場合は、ビット線駆動部（図示せず）の出力電圧とソース線駆動部（図示せず）の出力電圧を互いに入れ替えればよい。なお、この構成については、後に記載する。
【００３１】
図６は、図３の一部を立体的に表した概略斜視図である。図６によると、素子分離部４１９（例えばＳＴＩ（Ｓｈａｌｌｏｗ−Ｔｒｅｎｃｈ−Ｉｓｏｌａｔｉｏｎ））によって、行方向Ｘにてビット線拡散層ＢＬＤが素子分離されている。これにより、各々のビット線６０を、行方向Ｘに沿って配列された複数のメモリセル４１０毎に、電気的に分離することができる。ワードゲート４１２は行方向Ｘに沿って素子が連続して形成されているので、これをもってワード線５０と兼用できるが、ワードゲート４１２に沿って金属配線を裏打ちし、その金属配線をワード線５０としても良い。
【００３２】
（動作説明）
本実施形態では、各メモリセル４１０へのアクセスは、メモリブロック４００単位で行われる。つまり、メモリセル４１０を選択するためには、まず、メモリブロック４００を選択し、その後メモリセル４１０を選択する。選択されたメモリセル４１０を選択メモリセルと呼ぶ。選択メモリセルを有するメモリブロック４００を選択メモリブロック、それ以外のメモリブロック４００を非選択メモリブロックと呼ぶ。
【００３３】
複数のワード線５０のうち、選択されたワード線５０を選択ワード線、それ以外のワード線５０を非選択ワード線と呼ぶ。複数のビット線６０のうち、選択されたビット線６０を選択ビット線、それ以外のビット線６０を非選択ビット線と呼ぶ。複数のソース線８０のうち、選択されたソース線８０を選択ソース線、それ以外のソース線８０を非選択ソース線と呼ぶ。
【００３４】
また、非選択メモリブロック中のワード線５０、ビット線６０及びソース線８０は、すべての動作において、すべて非選択メモリブロック電圧（０Ｖ）に設定されている。以下に、図２を参照しながら、各動作（スタンバイ、リード、プログラム、イレーズ）を説明する。
【００３５】
（スタンバイ）
各ワード線５０はすべてスタンバイ用ワード電圧（０Ｖ）に設定される。各ビット線６０はすべてスタンバイ用ビット電圧（０Ｖ）に設定される。また、各ソース線８０はすべてスタンバイ用ソース電圧（０Ｖ）に設定される。
【００３６】
スタンバイ時は、メモリセルアレイ４０００内（選択メモリブロック内及び非選択メモリブロック内）のすべてのメモリセル４１０は、上述のような電圧印加状態にある。
【００３７】
（リード）
図２の点線で丸く囲まれたメモリセル４１０は、選択メモリセルを表す。選択メモリに接続されたワード線５０（選択ワード線）はリード用選択ワード電圧（電源電圧Ｖｃｃ）にチャージアップされる。選択メモリブロック内のすべてのソース線８０はリード用選択ソース電圧（０Ｖ）に設定される。また、選択メモリセルに接続されているビット線５０（選択ビット線）はすべてリード用選択ビット電圧（Ｖｓａ、例えば電圧１Ｖ）に設定され、その他のビット線６０つまり選択メモリブロック中の非選択ビット線はすべてリード用非選択ビット電圧（０Ｖ）に設定される。選択メモリブロック内の非選択ワード線はすべてリード用非選択ワード電圧（０Ｖ）に設定される。また、選択メモリブロックの基板４１４にはリード用基板電圧（０Ｖ）が印加される。
【００３８】
前述のような電圧印加状態になると、選択メモリセルの両側にあるソース線拡散層ＳＬＤとビット線拡散層ＢＬＤの間のチャネル領域にチャネルが形成される。そして、選択メモリセルのワードゲート４１２はリード用選択ワード電圧（Ｖｃｃ）にチャージアップされているので、チャネル領域に飛び出した電子はホットエレクトロンとなる。このようにして、選択メモリセルの両側にあるソース線拡散層ＳＬＤとビット線拡散層ＢＬＤの間のチャネル領域に電流（ＩＤＳ）が流れる。
【００３９】
メモリセル４１０のワードゲート４１２、ＯＮＯ膜４１３、チャネル領域の３つの領域構造を、ＭＯＳトランジスタと見なすことができる。このとき、ＯＮＯ膜４１３に電荷がトラップされている状態では、電荷がトラップされていない状態より閾値が高くなる。前述の電荷の有無と、ソース線拡散層ＳＬＤとビット線拡散層ＢＬＤとの間に流れる電流についての相関関係が図７に示されている。
【００４０】
図７によると、ワードゲート４１２に電圧Ｖｒｅａｄを印加した時において、ＯＮＯ膜に電荷がトラップされていない場合では電流ＩＤＳは２０μＡ流れるが、電荷がトラップされている場合では電流ＩＤＳはあまり流れない。つまり、ＯＮＯ膜に電荷がトラップされていると、トランジスタの閾値が高くなるので、ワードゲート４１２への印加電圧が電圧Ｖｒｅａｄでは、電流ＩＤＳがあまり流れないのである。
【００４１】
この電流の大小を各ビット線６０に配置されているセンスアンプ（図示せず）で読みとることで、選択メモリセルに保持されているデータを読みとることができる。
【００４２】
以上が選択メモリセルに対してのデータ読み出し（リード）の原理である。なお、上述のリード動作は、フォワードリードである。つまり、ソース線拡散層ＳＬＤとビット線拡散層ＢＬＤとにおいて、プログラム時と同様にソース線拡散層ＳＬＤに高電圧を印加している。読み出し方法としてリバースリードを用いることも可能である。その場合、本実施形態でのソース線拡散層ＳＬＤとビット線拡散層ＢＬＤとのそれぞれに印加する電圧値が、お互い入れ替わることになる。
【００４３】
次にリバースリード時の電圧印加状態を説明する。選択ワード線はリバースリード用選択ワード電圧（電源電圧Ｖｃｃ）にチャージアップされる。選択メモリブロック内のすべてのソース線８０はリバースリード用選択ソース電圧（Ｖｃｃ）に設定される。また、選択ビット線はすべてリバースリード用選択ビット電圧（Ｖｃｃ−Ｖｓａ）に設定され、選択メモリブロック中の非選択ビット線はすべてリバースリード用非選択ビット電圧（Ｖｃｃ）に設定される。非選択ワード線はすべてリバースリード用非選択ワード電圧（０Ｖ）に設定される。また、選択メモリブロックの基板４１４にはリード用基板電圧（０Ｖ）が印加される。メモリセル４１０からデータを読み出せる原理は、フォワードリードと同様である。選択メモリセルのワードゲート４１２への電圧印加によって、選択メモリセルのビット線拡散層ＢＬＤ及びソース線拡散層ＳＬＤの間に形成されたチャネル内の電子はホットエレクトロンになる。この時、選択ビット線はリバースリード用選択ビット電圧（Ｖｃｃ−Ｖｓａ）にチャージアップされている。その他のビット線６０は電圧（０Ｖ）に設定されている。電圧Ｖｓａは、例えば１Ｖでもよい。よって、電圧（０Ｖ）に設定されたソース線ＳＬ０へ選択ビット線から電流が流れる。特にＯＮＯ膜４１３に電荷がトラップされていない時の選択メモリセルの場合は、より多くの電流が選択メモリセルのチャネル領域を流れる。
【００４４】
以下の表１に、リード時の電圧印加状態を示した。表１のセル内の数値または、Ｖｃｃは電圧値を表している。符号ＷＬはワード線５０を示し、符号ＳＬはソース線８０を示す。また、符号ＢＬはビット線６０を示す。なお、以下の表すべてにおいて、表１の符号と同符号のものは、表１の同符号のものと同じものを示す。
【００４５】
【表１】
【００４６】
表１の非選択ブロックは、スタンバイ時の状態と全く同じである。プログラム時と、イレーズ時も同様に、非選択ブロックは、スタンバイ時の状態と同じ状態である。
【００４７】
また、表２に示すようにフォワードリード及びリバースリードについて、符号ＳＬ（ソース線８０）と符号ＢＬ（ビット線６０）の印加電圧を入れ替えることも可能である。選択メモリセル内のチャネルに流れる電流を制御するゲート素子が、ワードゲート４１２一つであるため、メモリセル４１０のチャネルに流れる電流の方向は、両方とも可能である。
【００４８】
【表２】
【００４９】
（プログラム）
選択メモリセルに接続されているワード線５０（選択ワード線）はプログラム用選択ワード電圧（５．５Ｖ）にチャージアップされる。選択メモリブロック内の非選択ワード線はすべてプログラム用非選択ワード電圧（０Ｖ）に設定されている。選択メモリセルに接続されたソース線８０（選択ソース線）はプログラム用選択ソース電圧（５Ｖ）にチャージアップされ、非選択ソース線はすべてプログラム用非選択ソース電圧（０Ｖ）に設定されている。また、選択メモリセルに接続されたビット線６０（選択ビット線）はすべてプログラム用選択ビット電圧（０Ｖ）に設定され、その他のビット線６０、つまり選択メモリブロック中の非選択ビット線はすべてプログラム用非選択ビット電圧（Ｖｃｃ）に設定される。また、選択メモリブロックの基板４１４にはプログラム用基板電圧（０Ｖ）が印加される。
【００５０】
前述のような電圧印加状態になると、選択メモリセルの両側にあるソース線拡散層ＳＬＤとビット線拡散層ＢＬＤの間のチャネル領域にチャネルが形成される。そして、選択メモリセルのワードゲート４１２はプログラム用選択ワード電圧（５．５Ｖ）にチャージアップされているので、チャネル領域に飛び出した電子はホットエレクトロンとなる。さらにホットエレクトロンはワードゲートへ引き寄せられる。このとき、引き寄せられたホットエレクトロンは、ＯＮＯ膜４１３によりトラップされる。以上が選択メモリセルに対してのデータ書き込み（プログラム）の原理である。
【００５１】
表３にプログラム時の電圧印加状態を示した。
【００５２】
【表３】
【００５３】
符号ＷＬの非選択メモリセルの欄に５．５Ｖ ｏｒ Ｖｃｃとあるが、これは、選択ワード線に接続されている非選択メモリセルと、選択ワード線に接続されていない非選択メモリセルがあるためである。符号ＳＬについても同様である。選択ソース線に接続されている非選択メモリセルと、選択ソース線に接続されていない非選択メモリセルがあるためである。非選択ブロックについては、前述の通り、スタンバイ時の状態と同じである。
【００５４】
また、リード動作と同様に、符号ＳＬ（ソース線８０）と符号ＢＬ（ビット線６０）の印加電圧を入れ替えることも可能である（表４参照）。
【００５５】
【表４】
【００５６】
符号ＢＬの非選択メモリセルの欄に０ ｏｒ ５Ｖとあるが、これは、選択ビット線に接続されている非選択メモリセルと、選択ビット線に接続されていない非選択メモリセルがあるためである。
【００５７】
（イレーズ）
イレーズは、選択メモリブロック内すべてのメモリセル４１０に対して行われる。つまり、選択メモリブロック内のすべてのメモリセル４１０が選択メモリセルとなる。選択メモリブロック内のすべてのワード線５０はすべて消去用ワード（−３Ｖ）にチャージアップされている。また、選択メモリブロック内のすべてのソース線８０はすべて消去用ソース電圧（５Ｖ）にチャージアップされている。さらに、選択メモリブロック内のすべてのビット線６０は消去用ビット電圧（０Ｖ）に設定される。また、選択メモリブロックの基板４１４には消去用基板電圧（０Ｖ）が印加される。
【００５８】
前述のような電圧印加状態になると、ソース線拡散層ＳＬＤとビット線拡散層ＢＬＤの間のチャネル領域にチャネルが形成される。ところが、選択ブロック内のメモリセル４１０の各ワードゲート４１２は消去用ワード電圧（−３Ｖ）にチャージアップされているので、各ワードゲート４１２とビット線拡散層ＢＬＤの間に電界が生じる。その結果で生じたホットホールにより、ＯＮＯ膜４１３にトラップされていた電荷（電子）を消去できるのである。
【００５９】
表５にイレーズ時の電圧印加状態（ホットホールによる消去）を示した。
【００６０】
【表５】
【００６１】
また、リード動作と同様に、符号ＳＬ（ソース線８０）と符号ＢＬ（ビット線６０）の印加電圧を入れ替えることも可能である（表６参照）。
【００６２】
【表６】
【００６３】
本実施形態では、ホットホールによってデータ消去を行ったが、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｈｅｉｍ）消去という手法を用いることもできる。選択メモリブロック内のすべてのワード線５０はすべてＦＮ消去用ワード電圧（−８Ｖ）にチャージアップされている。また、選択メモリブロック内のすべてのソース線８０はフローティング状態、または、ＦＮ消去用ソース電圧（５Ｖ）に設定されている。さらに、選択メモリブロック内のすべてのビット線６０は消去用ビット電圧（５Ｖ）に設定される。また、選択メモリブロックの基板４１４（符号Ｐｗｅｌｌ）にはＦＮ消去用基板電圧（５Ｖ）が印加される。ＦＮ消去は、ＦＮトネリングを用いたものであり、ＯＮＯ膜４１３に所定の電界（例えば電圧差１５Ｖ）をかけると、ＯＮＯ膜４１３内の電荷（電子）はトンネル効果によってＯＮＯ膜４１３の外部へ放出されるという原理である。
【００６４】
イレーズ動作時（ホットホールによる消去及びＦＮ消去）の非選択メモリブロックについては、スタンバイ時と同様の電圧印加状態にある。
【００６５】
表７にイレーズ時の電圧印加状態（ＦＮ消去）を示した。
【００６６】
【表７】
【００６７】
（比較例との対比と、効果）
図８は、第１比較例におけるメモリブロック４００の一部を表した図である。図８によると、第１比較例のメモリブロック４００内の複数のメモリセル４１０のそれぞれに、ワード線５０及びセレクト線７０が１本ずつ接続されている。ワード線５０及びセレクト線７０はそれぞれ単位ワード線駆動部３２０または単位セレクト線駆動部３３０によって駆動される。つまり、第１比較例は、メモリブロック４００内において、単位ワード線駆動部３２０及び単位セレクト線駆動部３３０をメモリブロック４００内のワード線５０及びセレクト線７０の数だけ、必要とする。さらに、配線ピッチに制限があるので、多数の駆動部を配置するためには、配置方法に工夫が必要となる。これらは、結果的にレイアウト面積の増大につながる。
【００６８】
第１比較例に比べて、本実施形態では、第１比較例のセレクト線７０を有さないので、別途セレクト線７０用の単位駆動部を設置する必要がない。セレクト線７０専用の駆動部を省略できるので、レイアウト面積を大幅に小さく設計することができる。
【００６９】
図９は、第２比較例のメモリブロック４００の一部を表した断面図である。図９の符号４２１はセレクトゲートを表す。第２比較例のメモリセル４１０は、セレクトゲート４２１、ワードゲート４１２及びＯＮＯ膜４１３で構成されている。
【００７０】
本実施形態では、メモリセル４１０内のワードゲート４１２はサイドウォール状に形成され、一つのチャネル領域上に一つのワードゲート４１２が形成されるので、第２比較例に比べて、本実施形態のメモリセル４１０一つあたりの面積が小さくなる。これにより、メモリセルアレイ４０００のレイアウト面積を小さく設計することができる。
【００７１】
さらに、本実施形態では、メモリセル４１０内のチャネル領域の電流制御を一つのゲート素子（ワードゲート４１２）で行っているので、メモリセル４１０内の２つの拡散層（ビット線拡散層ＢＬＤ及びソース線拡散層ＳＬＤ）の電流方向を意識せずにメモリセルアレイ４０００のレイアウトを設計できる。これにより、本実施形態は、設計段階での自由度が広がるという利点も有する。
【００７２】
（第２実施形態）
以下に、第２実施形態について図を参照しながら説明する。
【００７３】
（第２実施形態の構成、動作及び効果）
図１０は、本実施形態のメモリブロック４００の一部を表す断面図である。第１実施形態との違いは、ワードゲート支持部４１１の材質である。第１実施形態では、ワードゲート支持部４１１は絶縁体（例えば酸化シリコン）で形成されているが、本実施形態のワードゲート支持部４１１は、導電体（例えばポリシリコン）で形成されている。そのほかは、第１実施形態と同様である。
【００７４】
各ワードゲート支持部４１１は、導電体（例えばポリシリコン）で形成され、さらに各ビット線６０に接触しているので、各ビット線６０から電圧の供給を受ける。そのため、図１０に示すように、ビット線拡散層ＢＬＤの列方向Ｙでの幅を狭くすることができる。
【００７５】
また、本実施形態に係る変形例として、図１１に示すように窒化膜４１７は、ワードゲート支持部４１１及びワードゲート４１２の間に延在形成せずにワードゲート４１２及び基板４１４の間に形成されてもよい。さらに、ビット線拡散層ＢＬＤは、図１２に示すように両端のワードゲート４１２まで届くように列方向Ｙでの幅を広く配置することもできる。
【００７６】
図１３は、図１０に表されるような態様でのメモリブロック４００の一部を表す回路図である。表８に本実施形態の各動作における印加電圧を示した。本実施形態の各動作（リード、プログラム、イレーズ）は、表８のように電圧印加が行われることで実施される。本実施形態の主な効果は、第１実施形態と同様である。
【００７７】
【表８】
【００７８】
本実施形態においても、ＦＮ消去が可能である。表９にイレーズ時の電圧印加状態（ＦＮ消去）を示した。なお、符号Ｐｗｅｌｌは基板４１４を示し、以下のすべての表において同様の意味を示す。
【００７９】
【表９】
【００８０】
（第３実施形態）
以下に、第３実施形態について図を参照しながら説明する。
【００８１】
（第３実施形態の構成、動作及び効果）
図１４は、第３実施形態のメモリブロック４００の一部を表す断面図である。第１実施形態との構造的な違いは、ビット線拡散層ＢＬＤ及びソース線拡散層ＳＬＤの位置である。第１実施形態では、２つのワードゲート支持部４１１の間にソースライン拡散層ＳＬＤが配置され、２つのワードゲート４１２の間にビット線拡散層ＢＬＤが配置されている。本実施形態では、第１実施形態に比べ、ビット線拡散層ＢＬＤ及びソース線拡散層ＳＬＤの位置関係が逆になっている。つまり、図１４に示されるように、２つのワードゲート支持部４１１の間にビット線拡散層ＢＬＤが配置される。また、図１４では、一部分しか図示されていないが、２つのワードゲート４１２の間には、ソース線拡散層ＳＬＤが配置されている。
【００８２】
また、図１５に示されるように本実施形態の変形例として、窒化膜４１７をワードゲート支持部４１１及びワードゲート４１２の間に延在形成せずに、ワードゲート４１２及び基板４１４の間に形成することもできる。
【００８３】
本実施形態での各動作時の電圧印加状態は、第１実施形態での電圧印加状態と同様である。また、効果も第１実施形態と同様である。
【００８４】
（第４実施形態）
以下に、第４実施形態について図を参照しながら説明する。
【００８５】
（第４実施形態の構成、動作及び効果）
図１６は、第４実施形態のメモリブロック４００の一部を表す断面図である。第３実施形態のソース線拡散層ＳＬＤ上に対向して形成されたポリプラグＰＳＬＤ及び２つのワードゲート支持部４１１の代わりに、本実施形態では、ソース導電体４２２がソース線拡散層ＳＬＤ上に対向して形成されている。そのほかの構成は、第３実施形態と同様である。
【００８６】
また、図１７に示されるように、窒化膜４１７をワードゲート支持部４１１及びワードゲート４１２の間に延在形成せずに、ワードゲート４１２及び基板４１４の間に形成することもできる。
【００８７】
本実施形態での各動作時の電圧印加状態は、第１実施形態での電圧印加状態と同様である。また、効果も第１実施形態と同様である。
【００８８】
（第１実施形態及び第２実施形態の不揮発性半導体記憶装置の製造方法）
次に、第１実施形態及び第２実施形態に係る不揮発性半導体記憶装置の製造方法について、図を参照しながら説明する。
【００８９】
まず、基板４１４上にベース材層である第１絶縁層４５０（例えば酸化シリコン層）が形成され、パターニングされる（図１８参照）。ついで、全面にＯＮＯ膜４１３が堆積される（図１９参照）。ついで、第１導電層４６０（例えばポリシリコン層）が全面に堆積され、第１導電層４６０はエッチングされる（図２０参照）。これにより、サイドウォール状のワードゲート４１２が形成される。
【００９０】
ついで、サイドウォール状に形成された第１導電層４６０をマスクとして、ＯＮＯ膜４１３がエッチングされる。ついで、全面に絶縁体（例えば酸化シリコン）が堆積される。ついで、堆積された絶縁体がエッチングされることで、第２絶縁層４５１が形成される（図２１参照）。
【００９１】
ついで、基板４１４表面にＮ型不純物が注入（Ｉｏｎ Ｉｍｐｌａｎｔａｔｉｏｎ）され、基板４１４内にソース線拡散層ＳＬＤが形成される。ついで、全面に導電体（たとえばポリシリコン）が堆積され、ベース材層である第１絶縁層４５０上表面に堆積された導電体が正方エッチングされることで、第２導電層４６１（ポリプラグＰＳＬＤ）が形成される（図２２参照）。
【００９２】
ついで、ベース材層である第１絶縁層４５０がエッチングされる。これにより、サイドウォール状の第１絶縁層４５０（ワードゲート支持部４１１）が形成される（図２３参照）。
【００９３】
ついで、基板４１４表面に不純物濃度の濃いＮ型不純物が注入（Ｉｏｎ Ｉｍｐｌａｎｔａｔｉｏｎ）され、全面に絶縁体（例えば酸化シリコン）が堆積される。ついで、堆積された絶縁体がエッチングされる。ついで、不純物濃度の濃いＮ型不純物が注入（Ｉｏｎ Ｉｍｐｌａｎｔａｔｉｏｎ）された基板４１４表面が加熱処理されることで、不純物濃度の薄いＮ型不純物拡散層が形成される。これにより、基板４１４内にビット線拡散層ＢＬＤが形成される（図２４参照）。
【００９４】
ついで、全面に金属配線層４７０が堆積され、堆積された金属配線層４７０は配線パターンに応じてエッチングされる。これにより、ビット線６０が形成される（図２５参照）。
【００９５】
以上が、第１実施形態に係る不揮発性半導体記憶装置の製造方法である。また、ベース材層である第１絶縁層４５０を形成する工程において、用いる材料を絶縁体（例えば酸化シリコン）から、導電体（例えばポリシリコン）へ変更することで、上記の製造方法は、第２実施形態に係る不揮発性半導体記憶装置の製造方法とすることが可能である。
【００９６】
（第３実施形態の不揮発性半導体記憶装置の製造方法）
まず、基板４１４上にＯＮＯ膜４１３が堆積され、その上に第１導電層４６０（例えばポリシリコン層）が堆積される。ついで、第１導電層４６０（例えばポリシリコン層）は、窒化シリコン膜４８０によってパターニングされ、窒化シリコン膜４８０をマスクとして第１導電層４６０はエッチングされる。ついで、窒化シリコン膜４８０をマスクとしてＯＮＯ膜４１３はエッチングされる（図２６参照）。
【００９７】
ついで、第１絶縁層４５０が基板４１４上に堆積される。ついで、第１絶縁層４５０は、エッチングされ、サイドウォール状の第１絶縁層４５０（ワードゲート支持部４１１）が形成される。ついで、基板４１４表面に不純物濃度の濃いＮ型不純物が注入（Ｉｏｎ Ｉｍｐｌａｎｔａｔｉｏｎ）される。ついで、イオン注入された基板４１４表面が加熱処理され、基板４１４内に不純物濃度の薄い不純物拡散層が拡散形成される。これにより、ソース線拡散層ＳＬＤが形成される（図２７参照）。
【００９８】
ついで、基板４１４上に第２導電層４６１（例えばポリシリコン層）が堆積される。ついで、各層が積層された基板４１４の最上面はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、研磨され平坦化される。これらにより、ソース線拡散層ＳＬＤ上にポリプラグＰＳＬＤが形成される（図２８参照）。
【００９９】
ついで、ポリプラグＰＳＬＤの表面が酸化処理されることで、ポリプラグＰＳＬＤの表面に絶縁体（酸化シリコン）が形成される。ついで、窒化シリコン膜４８０が除去され、第１導電層４６０（例えばポリシリコン層）はエッチングされる。これらにより、第１導電層４６０（例えばポリシリコン層）はサイドウォール状に形成される（図２９参照）。
【０１００】
ついで、ＯＮＯ膜４１３がエッチングされる。ついで、第２絶縁層４５１が堆積され、さらにエッチングされることで、第２絶縁層４５１は絶縁膜として形成される（図３０参照）。
【０１０１】
ついで、基板４１４表面にＮ型不純物が注入（Ｉｏｎ Ｉｍｐｌａｎｔａｔｉｏｎ）されることで、ビット線拡散層ＢＬＤが形成される。ついで、全面に金属配線層４７０が堆積され、堆積された金属配線層４７０は配線パターンに応じてエッチングされる。これにより、ビット線６０が形成される（図３１参照）。
【０１０２】
以上が、第３実施形態に係る不揮発性半導体記憶装置の製造方法である。
【０１０３】
（第４実施形態の不揮発性半導体記憶装置の製造方法）
まず、第１絶縁層４５０（例えば酸化シリコン層）が堆積される。ついで、第１絶縁層４５０（例えば酸化シリコン層）はパターニングされ、エッチングされる。ついで、基板４１４表面にＮ型不純物が注入（Ｉｏｎ Ｉｍｐｌａｎｔａｔｉｏｎ）され、ソース線拡散層ＳＬＤが形成される（図３２参照）。
【０１０４】
ついで、全面に第１導電層４６０（例えばポリシリコン層）が堆積される。ついで、堆積された第１導電層４６０表面はエッチングされ、ＣＭＰ法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によって、研磨され平坦化される（図３３参照）。
【０１０５】
ついで、第１絶縁層４５０（例えば酸化シリコン層）は除去され、全面にＯＮＯ膜４１３が堆積される（図３４参照）。ついで、全面に第２導電層４６１が堆積される（図３５参照）。
【０１０６】
ついで、第２導電層４６１はエッチングされる。これにより、第２導電層４６１はサイドウォール状のワードケート４１２として形成される。ついで、ＯＮＯ膜４１３がエッチングされる（図３６参照）。ついで、第２絶縁層４５１が堆積され、さらにエッチングされることで、第２絶縁層４５１は絶縁膜として形成される（図３７参照）。
【０１０７】
ついで、基板４１４表面にＮ型不純物が注入（Ｉｏｎ Ｉｍｐｌａｎｔａｔｉｏｎ）されることで、ビット線拡散層ＢＬＤが形成される。ついで、全面に金属配線層４７０が堆積され、堆積された金属配線層４７０は配線パターンに応じてエッチングされる。これにより、ビット線６０が形成される（図３８参照）。
【０１０８】
以上が、第４実施形態に係る不揮発性半導体記憶装置の製造方法である。
【０１０９】
なお、第４実施形態に係る不揮発性半導体記憶装置の製造方法は、サイドウォール状の素子（例えば、ワードゲート支持部４１１、ワードゲート４１２）を形成する工程が一回である。サイドウォール状の素子を形成する工程は手間がかかるのことから、該製造方法は、製造工程の簡略化という効果を奏する。
【０１１０】
以上のようにして、本発明はレイアウト面積の小さい不揮発性半導体記憶装置を提供できる。
【０１１１】
本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る全体図。
【図２】本発明のメモリブロックの構成図。
【図３】第１実施形態に係るメモリブロックの断面構造図。
【図４】第１実施形態に係るメモリブロックの他の断面構造図。
【図５】第１実施形態に係る変形例のメモリブロックの断面構造図。
【図６】図５を立体的に示した概略斜視図。
【図７】ＯＮＯ膜内の電荷の有無と流れる電流の関係を表す図。
【図８】第１比較例のメモリブロックの一部を示した図。
【図９】第２比較例のメモリブロックの断面構造図。
【図１０】第２実施形態に係るメモリブロックの断面構造図。
【図１１】第２実施形態に係る変形例のメモリブロックの断面構造図。
【図１２】第２実施形態に係る他の変形例のメモリブロックの断面構造図。
【図１３】第２実施形態に係るメモリブロックの一部を示した図である。
【図１４】第３実施形態に係るメモリブロックの断面構造図である。
【図１５】第３実施形態に係る変形例のメモリブロックの断面構造図である。
【図１６】第４実施形態に係るメモリブロックの断面構造図。
【図１７】第４実施形態に係る変形例のメモリブロックの断面構造図。
【図１８】第１実施形態または第２実施形態に係る半導体装置の製造方法の一工程を表す断面図。
【図１９】第１実施形態または第２実施形態に係る半導体装置の製造方法の一工程を表す断面図。
【図２０】第１実施形態または第２実施形態に係る半導体装置の製造方法の一工程を表す断面図。
【図２１】第１実施形態または第２実施形態に係る半導体装置の製造方法の一工程を表す断面図。
【図２２】第１実施形態または第２実施形態に係る半導体装置の製造方法の一工程を表す断面図。
【図２３】第１実施形態または第２実施形態に係る半導体装置の製造方法の一工程を表す断面図。
【図２４】第１実施形態または第２実施形態に係る半導体装置の製造方法の一工程を表す断面図。
【図２５】第１実施形態または第２実施形態に係る半導体装置の製造方法の一工程を表す断面図。
【図２６】第３実施形態に係る半導体装置の製造方法の一工程を表す断面図。
【図２７】第３実施形態に係る半導体装置の製造方法の一工程を表す断面図。
【図２８】第３実施形態に係る半導体装置の製造方法の一工程を表す断面図。
【図２９】第３実施形態に係る半導体装置の製造方法の一工程を表す断面図。
【図３０】第３実施形態に係る半導体装置の製造方法の一工程を表す断面図。
【図３１】第３実施形態に係る半導体装置の製造方法の一工程を表す断面図。
【図３２】第４実施形態に係る半導体装置の製造方法の一工程を表す断面図。
【図３３】第４実施形態に係る半導体装置の製造方法の一工程を表す断面図。
【図３４】第４実施形態に係る半導体装置の製造方法の一工程を表す断面図。
【図３５】第４実施形態に係る半導体装置の製造方法の一工程を表す断面図。
【図３６】第４実施形態に係る半導体装置の製造方法の一工程を表す断面図。
【図３７】第４実施形態に係る半導体装置の製造方法の一工程を表す断面図。
【図３８】メモリブロックの断面図である。
【符号の説明】
６０ ビット線、４００ メモリブロック、４１０ メモリセル、４１１ ワードゲート支持部、４１２ ワードゲート、４１３ ＯＮＯ膜、４１４ 基板、４１７ 窒化膜、４２２ 導電体（ソース導電体）
【発明の属する技術分野】
本発明は、ワードゲート及びセレクトゲートにより制御される不揮発性メモリ素子を備えた不揮発性半導体記憶装置に関する。
【０００２】
【背景技術】
不揮発性半導体記憶装置の一例として、チャネルとゲートとの間のゲート絶縁膜が、酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜の積層体からなり、窒化シリコン膜に電荷がトラップされるＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは−ｓｕｂｓｔｒａｔｅ）型が知られている。
【０００３】
ＭＯＮＯＳ型不揮発性半導体記憶装置として、１つの選択ゲートと、１つの制御ゲートにより制御される不揮発性メモリ素子（ＭＯＮＯＳメモリ素子）を備えたＭＯＮＯＳフラッシュメモリセルが開示されている。（例えば、特許文献１、特許文献２、特許文献３及び特許文献４参照）
【０００４】
【特許文献１】
特開平６−１８１３１９号公報
【特許文献２】
特開平１１−７４３８９号公報
【特許文献３】
米国特許第５４０８１１５号明細書
【特許文献４】
米国特許第５９６９３８３号明細書
【０００５】
【発明が解決しようとする課題】
本発明は、レイアウト面積の小さい不揮発性半導体記憶装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明に係る不揮発性半導体記憶装置は、行方向及び列方向に複数のメモリセルが配設されて構成されたメモリセルアレイを有し、前記複数のメモリセルの各々は、ソース領域と、ドレイン領域と、前記ソース領域及び前記ドレイン領域間のチャネル領域と、前記チャネル領域と対向して配置されたワードゲートと、前記ワードゲートと前記チャネル領域との間に形成された不揮発性メモリ素子とを有し、前記ワードゲートの縦断面は、底辺と、底辺に対して垂直な側辺と、前記底辺と前記側辺を結ぶ湾曲辺とを有することができる。
【０００７】
前記複数のメモリセルの各々は、前記ワードゲートの側辺と対向するワードゲート支持部を有することができ、前記ワードゲート支持部の縦断面は、底辺と、底辺に対して垂直な側辺と、前記底辺と前記側辺を結ぶ湾曲辺とを有することができる。
【０００８】
前記列方向に沿って配置された各列の前記複数のメモリセルの前記ドレイン領域に、前記複数のビット線をそれぞれ共通接続することができる。また、前記ワードゲート支持部は、絶縁体により形成することもできる。
【０００９】
あるいは、前記列方向に沿って配置された各列の前記複数のメモリセルの前記ソース領域に、前記複数のビット線をそれぞれ共通接続することができる。また、前記ワードゲート支持部は、絶縁体により形成することができる。
【００１０】
あるいは、前記列方向に沿って配置された各列の前記複数のメモリセルの前記ドレイン領域に、前記複数のビット線をそれぞれ共通接続することができる。また、前記ワードゲート支持部は、導電体により形成することができる。前記ワードゲート及び前記ドレイン領域と絶縁するように、前記ワードゲート支持部を形成することができる。
【００１１】
前記列方向に沿って配置された各列の前記複数のメモリセルの前記ソース領域に、前記複数のビット線をそれぞれ共通接続することができる。また、前記複数のメモリセルの各々の前記ドレイン領域に電気的に接続することができ、かつ前記複数のメモリセルの各々の前記ワードゲートとは絶縁することができる複数の導電体を有することができる。
【００１２】
前記不揮発性メモリ素子を、前記ワードゲートと前記ワードゲート支持部との間まで延在形成することができる。
【００１３】
あるいは、前記不揮発性メモリ素子を前記ワードゲートと前記導電体との間まで延在形成することができる。
【００１４】
前記不揮発性メモリ素子を、２つの酸化膜（Ｏ）の間に窒化膜（Ｎ）を有するＯＮＯ膜で形成することができる。
【００１５】
本発明に係る不揮発性半導体記憶装置の製造方法は、半導体層上にベース材層のパターンを形成する工程と、前記ベース材層が形成された前記半導体層の全面に、不揮発性メモリ素子のトラップ層を形成する工程と、前記トラップ層に覆われた前記ベース材層のパターン間に第１導電層を形成し、その後、前記ベース材層の両側の前記第１導電層をサイドウォール状に形成する工程と、前記サイドワォール状の第１導電層及び前記ベース材層を覆う第１絶縁膜を形成する工程と、隣り合う２つの前記サイドウォール状の第１導電層の間にて、前記半導体層にコンタクトする第２導電層を形成する工程と、前記ベース材層をサイドウォール状に形成する工程と、を有することができる。
【００１６】
前記ベース材層は絶縁層で形成できる。
【００１７】
あるいは、前記ベース材層は導電層で形成できる。
【００１８】
本発明に係る不揮発性半導体記憶装置の製造方法は、不揮発性メモリ素子のトラップ層と、その上層に形成される第１導電層との二層構造のパターンを形成する工程と、前記二層構造の両側に、サイドウォール状のワードゲート支持部を形成する工程、隣り合う２つの前記ワードゲート支持部の間にて、前記半導体層上にコンタクトする第２導電層を形成する工程と、前記第２導電層をマスクして、前記第１導電層をサイドウォール状のワードゲート層に形成する工程と、隣り合う２つの前記ワードゲート層の間の前記トラップ層をエッチングする工程と、を有することができる。
【００１９】
本発明に係る不揮発性半導体記憶装置の製造方法は、半導体層内の拡散領域にコンタクトする第１導電層を形成する工程と、前記第１導電層が形成された前記半導体層の全面に、不揮発性メモリ素子のトラップ層を形成する工程と、前記トラップ層上に第２導電層を形成する工程と、前記第１導電層の両側の前記第２導電層をサイドウォール状に形成する工程と、隣り合う２つの前記サイドウォール状の第２導電層の間の前記トラップ層をエッチングする工程と、を有することができる。
【００２０】
【発明の実施の形態】
（第１実施形態）
以下、本発明の第１実施形態について、図面を参照して説明する。
【００２１】
（全体構成とメモリブロック）
図１は、本実施形態の全体構成を表すブロック図である。メモリセルアレイ４０００は、行方向Ｘ及び列方向Ｙに沿って配列された複数のメモリセル４１０（後に図示する）を備える。また、メモリセルアレイ４０００は、複数のメモリブロック４００を備える。電源回路１００からは複数種の電圧が発生される。発生された複数種の電圧は、複数の電圧供給線により各メモリブロック４００へ供給される。また、メモリセルアレイ４０００は、メモリセルアレイ４０００中のビット線６０（後に図示する）を駆動するビット線駆動部（図示せず）を備える。
【００２２】
図２は、メモリブロック４００の一部を示した回路図である。メモリブロック４００は、複数のワード線５０、複数のビット線６０、複数のソース線８０及び複数のメモリセル４１０を備える。また、メモリブロック４００は、ワード線駆動部３００及びソース線駆動部（図示せず）を備える。図２中で点線で丸く囲まれた部分は、メモリセル４１０を示す。
【００２３】
メモリセル４１０は、ワードゲート支持部４１１（後に図示する）、ワードゲート４１２（後に図示する）及びＯＮＯ膜４１３（後に図示する）を有する。メモリセル４１０の構造については、後に詳細を述べる。
【００２４】
ワード線駆動部３００は、複数の単位ワード線駆動部３１０から構成されている。複数のワード線５０の各々は、メモリブロック４００内の行方向Ｘに沿って配置された複数のメモリセル４１０のワードゲート４１２（後に図示する）を共通接続する。
【００２５】
複数のビット線６０の各々は列方向Ｙに、複数のメモリセル４１０のそれぞれのビット線拡散層ＢＬＤ（後に図示する）を共通接続する。また、複数のソース線８０の各々は列方向Ｙに、複数のメモリセル４１０のそれぞれのソース線拡散層ＳＬＤ（後に図示する）を共通接続する。
【００２６】
図３は、メモリブロック４００の一部の断面図である。符号４１４は基板を表す。ビット線６０は、導電体（例えばメタル）で形成することができる。ソース・ドレイン領域（図３中の符号ＢＬＤまたはＳＬＤで示された拡散層）に挟まれたチャネル領域上にワードゲート支持部４１１及びワードゲート４１２が絶縁体膜（例えばＳｉＯ２）を介して配置されている。前記絶縁体膜は、窒化酸化膜でも形成することができる。また、ワードゲート４１２とチャネル領域との間にＬ字状（または逆Ｌ字状）に窒化膜４１７（例えばＳｉＮ）が形成されている。ワードゲート支持部４１１は絶縁体（例えばＳｉＯ２）で形成されている。ワードゲート４１２はポリシリコンで形成することができる。符号ＰＳＬＤはポリプラグ（ポリシリコン製のプラグ）を表し、ポリプラグＰＳＬＤは他の導電体で形成することもでき、ソース線拡散層ＳＬＤの抵抗を下げる効果を奏する。
【００２７】
各ビット線拡散層ＢＬＤは、各ビット線拡散層の列方向Ｙでの両端側に配置されている２つのメモリセル４１０に共用される。また、各ソース線拡散層ＳＬＤは、各ソース線拡散層の列方向Ｙでの両端側に配置されている２つのメモリセル４１０に共用される。図３の断面では、それぞれのビット線拡散層ＢＬＤはビット線６０に列方向Ｙに沿って共通接続される。なお、以下の図において図３と同符号のものは、図３中の同符号のものと同様の意味を表す。
【００２８】
図４は、図３の一部分を表した図である。窒化膜４１７を絶縁体４１６（例えばＳｉＯ２）の膜で挟むようにして構成されたものが、ＯＮＯ膜４１３である。また、本実施形態に係る変形例として、メモリセル４１０の窒化膜４１７は図５に示すように、ワードゲート支持部４１１及びワードゲート４１２の間に延在形成させなくてもよい。
【００２９】
また、ワードゲート４１２の表面には、シリサイド（図示せず）を形成することができる。シリサイド（図示せず）として、例えばＣｏシリサイドまたはＴｉシリサイドを使用することができる。これによりワードゲート４１２の抵抗値を下げることができる。
【００３０】
上記の構造とは別に、ビット線拡散層ＢＬＤとソース線拡散層ＳＬＤとは互いに入れ替えて構成することもできる。その場合は、ビット線駆動部（図示せず）の出力電圧とソース線駆動部（図示せず）の出力電圧を互いに入れ替えればよい。なお、この構成については、後に記載する。
【００３１】
図６は、図３の一部を立体的に表した概略斜視図である。図６によると、素子分離部４１９（例えばＳＴＩ（Ｓｈａｌｌｏｗ−Ｔｒｅｎｃｈ−Ｉｓｏｌａｔｉｏｎ））によって、行方向Ｘにてビット線拡散層ＢＬＤが素子分離されている。これにより、各々のビット線６０を、行方向Ｘに沿って配列された複数のメモリセル４１０毎に、電気的に分離することができる。ワードゲート４１２は行方向Ｘに沿って素子が連続して形成されているので、これをもってワード線５０と兼用できるが、ワードゲート４１２に沿って金属配線を裏打ちし、その金属配線をワード線５０としても良い。
【００３２】
（動作説明）
本実施形態では、各メモリセル４１０へのアクセスは、メモリブロック４００単位で行われる。つまり、メモリセル４１０を選択するためには、まず、メモリブロック４００を選択し、その後メモリセル４１０を選択する。選択されたメモリセル４１０を選択メモリセルと呼ぶ。選択メモリセルを有するメモリブロック４００を選択メモリブロック、それ以外のメモリブロック４００を非選択メモリブロックと呼ぶ。
【００３３】
複数のワード線５０のうち、選択されたワード線５０を選択ワード線、それ以外のワード線５０を非選択ワード線と呼ぶ。複数のビット線６０のうち、選択されたビット線６０を選択ビット線、それ以外のビット線６０を非選択ビット線と呼ぶ。複数のソース線８０のうち、選択されたソース線８０を選択ソース線、それ以外のソース線８０を非選択ソース線と呼ぶ。
【００３４】
また、非選択メモリブロック中のワード線５０、ビット線６０及びソース線８０は、すべての動作において、すべて非選択メモリブロック電圧（０Ｖ）に設定されている。以下に、図２を参照しながら、各動作（スタンバイ、リード、プログラム、イレーズ）を説明する。
【００３５】
（スタンバイ）
各ワード線５０はすべてスタンバイ用ワード電圧（０Ｖ）に設定される。各ビット線６０はすべてスタンバイ用ビット電圧（０Ｖ）に設定される。また、各ソース線８０はすべてスタンバイ用ソース電圧（０Ｖ）に設定される。
【００３６】
スタンバイ時は、メモリセルアレイ４０００内（選択メモリブロック内及び非選択メモリブロック内）のすべてのメモリセル４１０は、上述のような電圧印加状態にある。
【００３７】
（リード）
図２の点線で丸く囲まれたメモリセル４１０は、選択メモリセルを表す。選択メモリに接続されたワード線５０（選択ワード線）はリード用選択ワード電圧（電源電圧Ｖｃｃ）にチャージアップされる。選択メモリブロック内のすべてのソース線８０はリード用選択ソース電圧（０Ｖ）に設定される。また、選択メモリセルに接続されているビット線５０（選択ビット線）はすべてリード用選択ビット電圧（Ｖｓａ、例えば電圧１Ｖ）に設定され、その他のビット線６０つまり選択メモリブロック中の非選択ビット線はすべてリード用非選択ビット電圧（０Ｖ）に設定される。選択メモリブロック内の非選択ワード線はすべてリード用非選択ワード電圧（０Ｖ）に設定される。また、選択メモリブロックの基板４１４にはリード用基板電圧（０Ｖ）が印加される。
【００３８】
前述のような電圧印加状態になると、選択メモリセルの両側にあるソース線拡散層ＳＬＤとビット線拡散層ＢＬＤの間のチャネル領域にチャネルが形成される。そして、選択メモリセルのワードゲート４１２はリード用選択ワード電圧（Ｖｃｃ）にチャージアップされているので、チャネル領域に飛び出した電子はホットエレクトロンとなる。このようにして、選択メモリセルの両側にあるソース線拡散層ＳＬＤとビット線拡散層ＢＬＤの間のチャネル領域に電流（ＩＤＳ）が流れる。
【００３９】
メモリセル４１０のワードゲート４１２、ＯＮＯ膜４１３、チャネル領域の３つの領域構造を、ＭＯＳトランジスタと見なすことができる。このとき、ＯＮＯ膜４１３に電荷がトラップされている状態では、電荷がトラップされていない状態より閾値が高くなる。前述の電荷の有無と、ソース線拡散層ＳＬＤとビット線拡散層ＢＬＤとの間に流れる電流についての相関関係が図７に示されている。
【００４０】
図７によると、ワードゲート４１２に電圧Ｖｒｅａｄを印加した時において、ＯＮＯ膜に電荷がトラップされていない場合では電流ＩＤＳは２０μＡ流れるが、電荷がトラップされている場合では電流ＩＤＳはあまり流れない。つまり、ＯＮＯ膜に電荷がトラップされていると、トランジスタの閾値が高くなるので、ワードゲート４１２への印加電圧が電圧Ｖｒｅａｄでは、電流ＩＤＳがあまり流れないのである。
【００４１】
この電流の大小を各ビット線６０に配置されているセンスアンプ（図示せず）で読みとることで、選択メモリセルに保持されているデータを読みとることができる。
【００４２】
以上が選択メモリセルに対してのデータ読み出し（リード）の原理である。なお、上述のリード動作は、フォワードリードである。つまり、ソース線拡散層ＳＬＤとビット線拡散層ＢＬＤとにおいて、プログラム時と同様にソース線拡散層ＳＬＤに高電圧を印加している。読み出し方法としてリバースリードを用いることも可能である。その場合、本実施形態でのソース線拡散層ＳＬＤとビット線拡散層ＢＬＤとのそれぞれに印加する電圧値が、お互い入れ替わることになる。
【００４３】
次にリバースリード時の電圧印加状態を説明する。選択ワード線はリバースリード用選択ワード電圧（電源電圧Ｖｃｃ）にチャージアップされる。選択メモリブロック内のすべてのソース線８０はリバースリード用選択ソース電圧（Ｖｃｃ）に設定される。また、選択ビット線はすべてリバースリード用選択ビット電圧（Ｖｃｃ−Ｖｓａ）に設定され、選択メモリブロック中の非選択ビット線はすべてリバースリード用非選択ビット電圧（Ｖｃｃ）に設定される。非選択ワード線はすべてリバースリード用非選択ワード電圧（０Ｖ）に設定される。また、選択メモリブロックの基板４１４にはリード用基板電圧（０Ｖ）が印加される。メモリセル４１０からデータを読み出せる原理は、フォワードリードと同様である。選択メモリセルのワードゲート４１２への電圧印加によって、選択メモリセルのビット線拡散層ＢＬＤ及びソース線拡散層ＳＬＤの間に形成されたチャネル内の電子はホットエレクトロンになる。この時、選択ビット線はリバースリード用選択ビット電圧（Ｖｃｃ−Ｖｓａ）にチャージアップされている。その他のビット線６０は電圧（０Ｖ）に設定されている。電圧Ｖｓａは、例えば１Ｖでもよい。よって、電圧（０Ｖ）に設定されたソース線ＳＬ０へ選択ビット線から電流が流れる。特にＯＮＯ膜４１３に電荷がトラップされていない時の選択メモリセルの場合は、より多くの電流が選択メモリセルのチャネル領域を流れる。
【００４４】
以下の表１に、リード時の電圧印加状態を示した。表１のセル内の数値または、Ｖｃｃは電圧値を表している。符号ＷＬはワード線５０を示し、符号ＳＬはソース線８０を示す。また、符号ＢＬはビット線６０を示す。なお、以下の表すべてにおいて、表１の符号と同符号のものは、表１の同符号のものと同じものを示す。
【００４５】
【表１】
表１の非選択ブロックは、スタンバイ時の状態と全く同じである。プログラム時と、イレーズ時も同様に、非選択ブロックは、スタンバイ時の状態と同じ状態である。
【００４７】
また、表２に示すようにフォワードリード及びリバースリードについて、符号ＳＬ（ソース線８０）と符号ＢＬ（ビット線６０）の印加電圧を入れ替えることも可能である。選択メモリセル内のチャネルに流れる電流を制御するゲート素子が、ワードゲート４１２一つであるため、メモリセル４１０のチャネルに流れる電流の方向は、両方とも可能である。
【００４８】
【表２】
（プログラム）
選択メモリセルに接続されているワード線５０（選択ワード線）はプログラム用選択ワード電圧（５．５Ｖ）にチャージアップされる。選択メモリブロック内の非選択ワード線はすべてプログラム用非選択ワード電圧（０Ｖ）に設定されている。選択メモリセルに接続されたソース線８０（選択ソース線）はプログラム用選択ソース電圧（５Ｖ）にチャージアップされ、非選択ソース線はすべてプログラム用非選択ソース電圧（０Ｖ）に設定されている。また、選択メモリセルに接続されたビット線６０（選択ビット線）はすべてプログラム用選択ビット電圧（０Ｖ）に設定され、その他のビット線６０、つまり選択メモリブロック中の非選択ビット線はすべてプログラム用非選択ビット電圧（Ｖｃｃ）に設定される。また、選択メモリブロックの基板４１４にはプログラム用基板電圧（０Ｖ）が印加される。
【００５０】
前述のような電圧印加状態になると、選択メモリセルの両側にあるソース線拡散層ＳＬＤとビット線拡散層ＢＬＤの間のチャネル領域にチャネルが形成される。そして、選択メモリセルのワードゲート４１２はプログラム用選択ワード電圧（５．５Ｖ）にチャージアップされているので、チャネル領域に飛び出した電子はホットエレクトロンとなる。さらにホットエレクトロンはワードゲートへ引き寄せられる。このとき、引き寄せられたホットエレクトロンは、ＯＮＯ膜４１３によりトラップされる。以上が選択メモリセルに対してのデータ書き込み（プログラム）の原理である。
【００５１】
表３にプログラム時の電圧印加状態を示した。
【００５２】
【表３】
符号ＷＬの非選択メモリセルの欄に５．５Ｖ ｏｒ Ｖｃｃとあるが、これは、選択ワード線に接続されている非選択メモリセルと、選択ワード線に接続されていない非選択メモリセルがあるためである。符号ＳＬについても同様である。選択ソース線に接続されている非選択メモリセルと、選択ソース線に接続されていない非選択メモリセルがあるためである。非選択ブロックについては、前述の通り、スタンバイ時の状態と同じである。
【００５４】
また、リード動作と同様に、符号ＳＬ（ソース線８０）と符号ＢＬ（ビット線６０）の印加電圧を入れ替えることも可能である（表４参照）。
【００５５】
【表４】
符号ＢＬの非選択メモリセルの欄に０ ｏｒ ５Ｖとあるが、これは、選択ビット線に接続されている非選択メモリセルと、選択ビット線に接続されていない非選択メモリセルがあるためである。
【００５７】
（イレーズ）
イレーズは、選択メモリブロック内すべてのメモリセル４１０に対して行われる。つまり、選択メモリブロック内のすべてのメモリセル４１０が選択メモリセルとなる。選択メモリブロック内のすべてのワード線５０はすべて消去用ワード（−３Ｖ）にチャージアップされている。また、選択メモリブロック内のすべてのソース線８０はすべて消去用ソース電圧（５Ｖ）にチャージアップされている。さらに、選択メモリブロック内のすべてのビット線６０は消去用ビット電圧（０Ｖ）に設定される。また、選択メモリブロックの基板４１４には消去用基板電圧（０Ｖ）が印加される。
【００５８】
前述のような電圧印加状態になると、ソース線拡散層ＳＬＤとビット線拡散層ＢＬＤの間のチャネル領域にチャネルが形成される。ところが、選択ブロック内のメモリセル４１０の各ワードゲート４１２は消去用ワード電圧（−３Ｖ）にチャージアップされているので、各ワードゲート４１２とビット線拡散層ＢＬＤの間に電界が生じる。その結果で生じたホットホールにより、ＯＮＯ膜４１３にトラップされていた電荷（電子）を消去できるのである。
【００５９】
表５にイレーズ時の電圧印加状態（ホットホールによる消去）を示した。
【００６０】
【表５】
また、リード動作と同様に、符号ＳＬ（ソース線８０）と符号ＢＬ（ビット線６０）の印加電圧を入れ替えることも可能である（表６参照）。
【００６２】
【表６】
本実施形態では、ホットホールによってデータ消去を行ったが、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｈｅｉｍ）消去という手法を用いることもできる。選択メモリブロック内のすべてのワード線５０はすべてＦＮ消去用ワード電圧（−８Ｖ）にチャージアップされている。また、選択メモリブロック内のすべてのソース線８０はフローティング状態、または、ＦＮ消去用ソース電圧（５Ｖ）に設定されている。さらに、選択メモリブロック内のすべてのビット線６０は消去用ビット電圧（５Ｖ）に設定される。また、選択メモリブロックの基板４１４（符号Ｐｗｅｌｌ）にはＦＮ消去用基板電圧（５Ｖ）が印加される。ＦＮ消去は、ＦＮトネリングを用いたものであり、ＯＮＯ膜４１３に所定の電界（例えば電圧差１５Ｖ）をかけると、ＯＮＯ膜４１３内の電荷（電子）はトンネル効果によってＯＮＯ膜４１３の外部へ放出されるという原理である。
【００６４】
イレーズ動作時（ホットホールによる消去及びＦＮ消去）の非選択メモリブロックについては、スタンバイ時と同様の電圧印加状態にある。
【００６５】
表７にイレーズ時の電圧印加状態（ＦＮ消去）を示した。
【００６６】
【表７】
（比較例との対比と、効果）
図８は、第１比較例におけるメモリブロック４００の一部を表した図である。図８によると、第１比較例のメモリブロック４００内の複数のメモリセル４１０のそれぞれに、ワード線５０及びセレクト線７０が１本ずつ接続されている。ワード線５０及びセレクト線７０はそれぞれ単位ワード線駆動部３２０または単位セレクト線駆動部３３０によって駆動される。つまり、第１比較例は、メモリブロック４００内において、単位ワード線駆動部３２０及び単位セレクト線駆動部３３０をメモリブロック４００内のワード線５０及びセレクト線７０の数だけ、必要とする。さらに、配線ピッチに制限があるので、多数の駆動部を配置するためには、配置方法に工夫が必要となる。これらは、結果的にレイアウト面積の増大につながる。
【００６８】
第１比較例に比べて、本実施形態では、第１比較例のセレクト線７０を有さないので、別途セレクト線７０用の単位駆動部を設置する必要がない。セレクト線７０専用の駆動部を省略できるので、レイアウト面積を大幅に小さく設計することができる。
【００６９】
図９は、第２比較例のメモリブロック４００の一部を表した断面図である。図９の符号４２１はセレクトゲートを表す。第２比較例のメモリセル４１０は、セレクトゲート４２１、ワードゲート４１２及びＯＮＯ膜４１３で構成されている。
【００７０】
本実施形態では、メモリセル４１０内のワードゲート４１２はサイドウォール状に形成され、一つのチャネル領域上に一つのワードゲート４１２が形成されるので、第２比較例に比べて、本実施形態のメモリセル４１０一つあたりの面積が小さくなる。これにより、メモリセルアレイ４０００のレイアウト面積を小さく設計することができる。
【００７１】
さらに、本実施形態では、メモリセル４１０内のチャネル領域の電流制御を一つのゲート素子（ワードゲート４１２）で行っているので、メモリセル４１０内の２つの拡散層（ビット線拡散層ＢＬＤ及びソース線拡散層ＳＬＤ）の電流方向を意識せずにメモリセルアレイ４０００のレイアウトを設計できる。これにより、本実施形態は、設計段階での自由度が広がるという利点も有する。
【００７２】
（第２実施形態）
以下に、第２実施形態について図を参照しながら説明する。
【００７３】
（第２実施形態の構成、動作及び効果）
図１０は、本実施形態のメモリブロック４００の一部を表す断面図である。第１実施形態との違いは、ワードゲート支持部４１１の材質である。第１実施形態では、ワードゲート支持部４１１は絶縁体（例えば酸化シリコン）で形成されているが、本実施形態のワードゲート支持部４１１は、導電体（例えばポリシリコン）で形成されている。そのほかは、第１実施形態と同様である。
【００７４】
各ワードゲート支持部４１１は、導電体（例えばポリシリコン）で形成され、さらに各ビット線６０に接触しているので、各ビット線６０から電圧の供給を受ける。そのため、図１０に示すように、ビット線拡散層ＢＬＤの列方向Ｙでの幅を狭くすることができる。
【００７５】
また、本実施形態に係る変形例として、図１１に示すように窒化膜４１７は、ワードゲート支持部４１１及びワードゲート４１２の間に延在形成せずにワードゲート４１２及び基板４１４の間に形成されてもよい。さらに、ビット線拡散層ＢＬＤは、図１２に示すように両端のワードゲート４１２まで届くように列方向Ｙでの幅を広く配置することもできる。
【００７６】
図１３は、図１０に表されるような態様でのメモリブロック４００の一部を表す回路図である。表８に本実施形態の各動作における印加電圧を示した。本実施形態の各動作（リード、プログラム、イレーズ）は、表８のように電圧印加が行われることで実施される。本実施形態の主な効果は、第１実施形態と同様である。
【００７７】
【表８】
本実施形態においても、ＦＮ消去が可能である。表９にイレーズ時の電圧印加状態（ＦＮ消去）を示した。なお、符号Ｐｗｅｌｌは基板４１４を示し、以下のすべての表において同様の意味を示す。
【００７９】
【表９】
（第３実施形態）
以下に、第３実施形態について図を参照しながら説明する。
【００８１】
（第３実施形態の構成、動作及び効果）
図１４は、第３実施形態のメモリブロック４００の一部を表す断面図である。第１実施形態との構造的な違いは、ビット線拡散層ＢＬＤ及びソース線拡散層ＳＬＤの位置である。第１実施形態では、２つのワードゲート支持部４１１の間にソースライン拡散層ＳＬＤが配置され、２つのワードゲート４１２の間にビット線拡散層ＢＬＤが配置されている。本実施形態では、第１実施形態に比べ、ビット線拡散層ＢＬＤ及びソース線拡散層ＳＬＤの位置関係が逆になっている。つまり、図１４に示されるように、２つのワードゲート支持部４１１の間にビット線拡散層ＢＬＤが配置される。また、図１４では、一部分しか図示されていないが、２つのワードゲート４１２の間には、ソース線拡散層ＳＬＤが配置されている。
【００８２】
また、図１５に示されるように本実施形態の変形例として、窒化膜４１７をワードゲート支持部４１１及びワードゲート４１２の間に延在形成せずに、ワードゲート４１２及び基板４１４の間に形成することもできる。
【００８３】
本実施形態での各動作時の電圧印加状態は、第１実施形態での電圧印加状態と同様である。また、効果も第１実施形態と同様である。
【００８４】
（第４実施形態）
以下に、第４実施形態について図を参照しながら説明する。
【００８５】
（第４実施形態の構成、動作及び効果）
図１６は、第４実施形態のメモリブロック４００の一部を表す断面図である。第３実施形態のソース線拡散層ＳＬＤ上に対向して形成されたポリプラグＰＳＬＤ及び２つのワードゲート支持部４１１の代わりに、本実施形態では、ソース導電体４２２がソース線拡散層ＳＬＤ上に対向して形成されている。そのほかの構成は、第３実施形態と同様である。
【００８６】
また、図１７に示されるように、窒化膜４１７をワードゲート支持部４１１及びワードゲート４１２の間に延在形成せずに、ワードゲート４１２及び基板４１４の間に形成することもできる。
【００８７】
本実施形態での各動作時の電圧印加状態は、第１実施形態での電圧印加状態と同様である。また、効果も第１実施形態と同様である。
【００８８】
（第１実施形態及び第２実施形態の不揮発性半導体記憶装置の製造方法）
次に、第１実施形態及び第２実施形態に係る不揮発性半導体記憶装置の製造方法について、図を参照しながら説明する。
【００８９】
まず、基板４１４上にベース材層である第１絶縁層４５０（例えば酸化シリコン層）が形成され、パターニングされる（図１８参照）。ついで、全面にＯＮＯ膜４１３が堆積される（図１９参照）。ついで、第１導電層４６０（例えばポリシリコン層）が全面に堆積され、第１導電層４６０はエッチングされる（図２０参照）。これにより、サイドウォール状のワードゲート４１２が形成される。
【００９０】
ついで、サイドウォール状に形成された第１導電層４６０をマスクとして、ＯＮＯ膜４１３がエッチングされる。ついで、全面に絶縁体（例えば酸化シリコン）が堆積される。ついで、堆積された絶縁体がエッチングされることで、第２絶縁層４５１が形成される（図２１参照）。
【００９１】
ついで、基板４１４表面にＮ型不純物が注入（Ｉｏｎ Ｉｍｐｌａｎｔａｔｉｏｎ）され、基板４１４内にソース線拡散層ＳＬＤが形成される。ついで、全面に導電体（たとえばポリシリコン）が堆積され、ベース材層である第１絶縁層４５０上表面に堆積された導電体が正方エッチングされることで、第２導電層４６１（ポリプラグＰＳＬＤ）が形成される（図２２参照）。
【００９２】
ついで、ベース材層である第１絶縁層４５０がエッチングされる。これにより、サイドウォール状の第１絶縁層４５０（ワードゲート支持部４１１）が形成される（図２３参照）。
【００９３】
ついで、基板４１４表面に不純物濃度の濃いＮ型不純物が注入（Ｉｏｎ Ｉｍｐｌａｎｔａｔｉｏｎ）され、全面に絶縁体（例えば酸化シリコン）が堆積される。ついで、堆積された絶縁体がエッチングされる。ついで、不純物濃度の濃いＮ型不純物が注入（Ｉｏｎ Ｉｍｐｌａｎｔａｔｉｏｎ）された基板４１４表面が加熱処理されることで、不純物濃度の薄いＮ型不純物拡散層が形成される。これにより、基板４１４内にビット線拡散層ＢＬＤが形成される（図２４参照）。
【００９４】
ついで、全面に金属配線層４７０が堆積され、堆積された金属配線層４７０は配線パターンに応じてエッチングされる。これにより、ビット線６０が形成される（図２５参照）。
【００９５】
以上が、第１実施形態に係る不揮発性半導体記憶装置の製造方法である。また、ベース材層である第１絶縁層４５０を形成する工程において、用いる材料を絶縁体（例えば酸化シリコン）から、導電体（例えばポリシリコン）へ変更することで、上記の製造方法は、第２実施形態に係る不揮発性半導体記憶装置の製造方法とすることが可能である。
【００９６】
（第３実施形態の不揮発性半導体記憶装置の製造方法）
まず、基板４１４上にＯＮＯ膜４１３が堆積され、その上に第１導電層４６０（例えばポリシリコン層）が堆積される。ついで、第１導電層４６０（例えばポリシリコン層）は、窒化シリコン膜４８０によってパターニングされ、窒化シリコン膜４８０をマスクとして第１導電層４６０はエッチングされる。ついで、窒化シリコン膜４８０をマスクとしてＯＮＯ膜４１３はエッチングされる（図２６参照）。
【００９７】
ついで、第１絶縁層４５０が基板４１４上に堆積される。ついで、第１絶縁層４５０は、エッチングされ、サイドウォール状の第１絶縁層４５０（ワードゲート支持部４１１）が形成される。ついで、基板４１４表面に不純物濃度の濃いＮ型不純物が注入（Ｉｏｎ Ｉｍｐｌａｎｔａｔｉｏｎ）される。ついで、イオン注入された基板４１４表面が加熱処理され、基板４１４内に不純物濃度の薄い不純物拡散層が拡散形成される。これにより、ソース線拡散層ＳＬＤが形成される（図２７参照）。
【００９８】
ついで、基板４１４上に第２導電層４６１（例えばポリシリコン層）が堆積される。ついで、各層が積層された基板４１４の最上面はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、研磨され平坦化される。これらにより、ソース線拡散層ＳＬＤ上にポリプラグＰＳＬＤが形成される（図２８参照）。
【００９９】
ついで、ポリプラグＰＳＬＤの表面が酸化処理されることで、ポリプラグＰＳＬＤの表面に絶縁体（酸化シリコン）が形成される。ついで、窒化シリコン膜４８０が除去され、第１導電層４６０（例えばポリシリコン層）はエッチングされる。これらにより、第１導電層４６０（例えばポリシリコン層）はサイドウォール状に形成される（図２９参照）。
【０１００】
ついで、ＯＮＯ膜４１３がエッチングされる。ついで、第２絶縁層４５１が堆積され、さらにエッチングされることで、第２絶縁層４５１は絶縁膜として形成される（図３０参照）。
【０１０１】
ついで、基板４１４表面にＮ型不純物が注入（Ｉｏｎ Ｉｍｐｌａｎｔａｔｉｏｎ）されることで、ビット線拡散層ＢＬＤが形成される。ついで、全面に金属配線層４７０が堆積され、堆積された金属配線層４７０は配線パターンに応じてエッチングされる。これにより、ビット線６０が形成される（図３１参照）。
【０１０２】
以上が、第３実施形態に係る不揮発性半導体記憶装置の製造方法である。
【０１０３】
（第４実施形態の不揮発性半導体記憶装置の製造方法）
まず、第１絶縁層４５０（例えば酸化シリコン層）が堆積される。ついで、第１絶縁層４５０（例えば酸化シリコン層）はパターニングされ、エッチングされる。ついで、基板４１４表面にＮ型不純物が注入（Ｉｏｎ Ｉｍｐｌａｎｔａｔｉｏｎ）され、ソース線拡散層ＳＬＤが形成される（図３２参照）。
【０１０４】
ついで、全面に第１導電層４６０（例えばポリシリコン層）が堆積される。ついで、堆積された第１導電層４６０表面はエッチングされ、ＣＭＰ法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によって、研磨され平坦化される（図３３参照）。
【０１０５】
ついで、第１絶縁層４５０（例えば酸化シリコン層）は除去され、全面にＯＮＯ膜４１３が堆積される（図３４参照）。ついで、全面に第２導電層４６１が堆積される（図３５参照）。
【０１０６】
ついで、第２導電層４６１はエッチングされる。これにより、第２導電層４６１はサイドウォール状のワードケート４１２として形成される。ついで、ＯＮＯ膜４１３がエッチングされる（図３６参照）。ついで、第２絶縁層４５１が堆積され、さらにエッチングされることで、第２絶縁層４５１は絶縁膜として形成される（図３７参照）。
【０１０７】
ついで、基板４１４表面にＮ型不純物が注入（Ｉｏｎ Ｉｍｐｌａｎｔａｔｉｏｎ）されることで、ビット線拡散層ＢＬＤが形成される。ついで、全面に金属配線層４７０が堆積され、堆積された金属配線層４７０は配線パターンに応じてエッチングされる。これにより、ビット線６０が形成される（図３８参照）。
【０１０８】
以上が、第４実施形態に係る不揮発性半導体記憶装置の製造方法である。
【０１０９】
なお、第４実施形態に係る不揮発性半導体記憶装置の製造方法は、サイドウォール状の素子（例えば、ワードゲート支持部４１１、ワードゲート４１２）を形成する工程が一回である。サイドウォール状の素子を形成する工程は手間がかかるのことから、該製造方法は、製造工程の簡略化という効果を奏する。
【０１１０】
以上のようにして、本発明はレイアウト面積の小さい不揮発性半導体記憶装置を提供できる。
【０１１１】
本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る全体図。
【図２】本発明のメモリブロックの構成図。
【図３】第１実施形態に係るメモリブロックの断面構造図。
【図４】第１実施形態に係るメモリブロックの他の断面構造図。
【図５】第１実施形態に係る変形例のメモリブロックの断面構造図。
【図６】図５を立体的に示した概略斜視図。
【図７】ＯＮＯ膜内の電荷の有無と流れる電流の関係を表す図。
【図８】第１比較例のメモリブロックの一部を示した図。
【図９】第２比較例のメモリブロックの断面構造図。
【図１０】第２実施形態に係るメモリブロックの断面構造図。
【図１１】第２実施形態に係る変形例のメモリブロックの断面構造図。
【図１２】第２実施形態に係る他の変形例のメモリブロックの断面構造図。
【図１３】第２実施形態に係るメモリブロックの一部を示した図である。
【図１４】第３実施形態に係るメモリブロックの断面構造図である。
【図１５】第３実施形態に係る変形例のメモリブロックの断面構造図である。
【図１６】第４実施形態に係るメモリブロックの断面構造図。
【図１７】第４実施形態に係る変形例のメモリブロックの断面構造図。
【図１８】第１実施形態または第２実施形態に係る半導体装置の製造方法の一工程を表す断面図。
【図１９】第１実施形態または第２実施形態に係る半導体装置の製造方法の一工程を表す断面図。
【図２０】第１実施形態または第２実施形態に係る半導体装置の製造方法の一工程を表す断面図。
【図２１】第１実施形態または第２実施形態に係る半導体装置の製造方法の一工程を表す断面図。
【図２２】第１実施形態または第２実施形態に係る半導体装置の製造方法の一工程を表す断面図。
【図２３】第１実施形態または第２実施形態に係る半導体装置の製造方法の一工程を表す断面図。
【図２４】第１実施形態または第２実施形態に係る半導体装置の製造方法の一工程を表す断面図。
【図２５】第１実施形態または第２実施形態に係る半導体装置の製造方法の一工程を表す断面図。
【図２６】第３実施形態に係る半導体装置の製造方法の一工程を表す断面図。
【図２７】第３実施形態に係る半導体装置の製造方法の一工程を表す断面図。
【図２８】第３実施形態に係る半導体装置の製造方法の一工程を表す断面図。
【図２９】第３実施形態に係る半導体装置の製造方法の一工程を表す断面図。
【図３０】第３実施形態に係る半導体装置の製造方法の一工程を表す断面図。
【図３１】第３実施形態に係る半導体装置の製造方法の一工程を表す断面図。
【図３２】第４実施形態に係る半導体装置の製造方法の一工程を表す断面図。
【図３３】第４実施形態に係る半導体装置の製造方法の一工程を表す断面図。
【図３４】第４実施形態に係る半導体装置の製造方法の一工程を表す断面図。
【図３５】第４実施形態に係る半導体装置の製造方法の一工程を表す断面図。
【図３６】第４実施形態に係る半導体装置の製造方法の一工程を表す断面図。
【図３７】第４実施形態に係る半導体装置の製造方法の一工程を表す断面図。
【図３８】メモリブロックの断面図である。
【符号の説明】
６０ ビット線、４００ メモリブロック、４１０ メモリセル、４１１ ワードゲート支持部、４１２ ワードゲート、４１３ ＯＮＯ膜、４１４ 基板、４１７ 窒化膜、４２２ 導電体（ソース導電体）
Claims (14)
- 行方向及び列方向に複数のメモリセルが配設されて構成されたメモリセルアレイを有し、
前記複数のメモリセルの各々は、ソース領域と、ドレイン領域と、前記ソース領域及び前記ドレイン領域間のチャネル領域と、前記チャネル領域と対向して配置されたワードゲートと、前記ワードゲートと前記チャネル領域との間に形成された不揮発性メモリ素子とを有し、
前記ワードゲートの縦断面は、底辺と、底辺に対して垂直な側辺と、前記底辺と前記側辺を結ぶ湾曲辺とを有することを特徴とする不揮発性半導体記憶装置。 - 請求項１において、
前記複数のメモリセルの各々は、前記ワードゲートの側辺と対向するワードゲート支持部を有し、
前記ワードゲート支持部の縦断面は、底辺と、底辺に対して垂直な側辺と、前記底辺と前記側辺を結ぶ湾曲辺とを有することを特徴とする不揮発性半導体記憶装置。 - 請求項１または２において、
前記列方向に沿って配置された各列の前記複数のメモリセルの前記ドレイン領域に、前記複数のビット線がそれぞれ共通接続され、
前記ワードゲート支持部は、絶縁体により形成されていることを特徴とする不揮発性記憶装置。 - 請求項１または２において、
前記列方向に沿って配置された各列の前記複数のメモリセルの前記ソース領域に、前記複数のビット線がそれぞれ共通接続され、
前記ワードゲート支持部は、絶縁体により形成されていることを特徴とする不揮発性記憶装置。 - 請求項１または２において、
前記列方向に沿って配置された各列の前記複数のメモリセルの前記ドレイン領域に、前記複数のビット線がそれぞれ共通接続され、
前記ワードゲート支持部は、導電体により形成され、
前記ワードゲート支持部は、前記ワードゲート及び前記ドレイン領域と絶縁されていることを特徴とする不揮発性記憶装置。 - 請求項１において、
前記列方向に沿って配置された各列の前記複数のメモリセルの前記ソース領域に、前記複数のビット線がそれぞれ共通接続され、
前記複数のメモリセルの各々の前記ドレイン領域に電気的に接続され、かつ前記複数のメモリセルの各々の前記ワードゲートとは絶縁される複数の導電体を有することを特徴とする不揮発性記憶装置。 - 請求項１乃至５のいずれかにおいて、
前記不揮発性メモリ素子は、前記ワードゲートと前記ワードゲート支持部との間まで延在形成されることを特徴とする不揮発性記憶装置。 - 請求項６において、
前記不揮発性メモリ素子は、前記ワードゲートと前記導電体との間まで延在形成されることを特徴とする不揮発性記憶装置。 - 請求項１乃至７のいずれかにおいて、
前記不揮発性メモリ素子は、２つの酸化膜（Ｏ）の間に窒化膜（Ｎ）を有するＯＮＯ膜で形成されていることを特徴とする不揮発性記憶装置。 - 半導体層上にベース材層のパターンを形成する工程と、
前記ベース材層が形成された前記半導体層の全面に、不揮発性メモリ素子のトラップ層を形成する工程と、
前記トラップ層に覆われた前記ベース材層のパターン間に第１導電層を形成し、その後、前記ベース材層の両側の前記第１導電層をサイドウォール状に形成する工程と、
前記サイドワォール状の第１導電層及び前記ベース材層を覆う第１絶縁膜を形成する工程と、
隣り合う２つの前記サイドウォール状の第１導電層の間にて、前記半導体層にコンタクトする第２導電層を形成する工程と、
前記ベース材層をサイドウォール状に形成する工程と、
を有することを特徴とする不揮発性半導体記憶装置の製造方法。 - 請求項１０において、
前記ベース材層は絶縁層であることを特徴とする不揮発性半導体記憶装置の製造方法。 - 請求項１０において、
前記ベース材層は導電層であることを特徴とする不揮発性半導体記憶装置の製造方法。 - 不揮発性メモリ素子のトラップ層と、その上層に形成される第１導電層との二層構造のパターンを形成する工程と、
前記二層構造の両側に、サイドウォール状のワードゲート支持部を形成する工程と、
隣り合う２つの前記ワードゲート支持部の間にて、前記半導体層上にコンタクトする第２導電層を形成する工程と、
前記第２導電層をマスクして、前記第１導電層をサイドウォール状のワードゲート層に形成する工程、
隣り合う２つの前記ワードゲート層の間の前記トラップ層をエッチングする工程と、
を有すること特徴とする不揮発性記憶装置の製造方法。 - 半導体層内の拡散領域にコンタクトする第１導電層を形成する工程と、
前記第１導電層が形成された前記半導体層の全面に、不揮発性メモリ素子のトラップ層を形成する工程と、
前記トラップ層上に第２導電層を形成する工程と、
前記第１導電層の両側の前記第２導電層をサイドウォール状に形成する工程と、
隣り合う２つの前記サイドウォール状の第２導電層の間の前記トラップ層をエッチングする工程と、
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
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