JP3900979B2 - 不揮発性レジスタおよび半導体装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、特定の情報を記憶する不揮発性レジスタおよび半導体装置に関する。
【０００２】
【背景技術】
半導体記憶装置においては、不揮発性レジスタ（たとえばＣＡＭ（Content Addressable Memory）セル）が形成されているものがある。この不揮発性レジスタには、たとえばメモリセルアレイの不良セクタ領域を特定するためのアドレスなどの種々の情報を記憶することができる。
【０００３】
【発明が解決しようとする課題】
本発明は、新規な不揮発性レジスタおよび半導体装置を提供することにある。
【０００４】
【課題を解決するための手段】
１．不揮発性レジスタ
本発明の不揮発性レジスタは、
少なくとも一つのツインメモリセルを含み、
前記少なくとも一つのツインメモリセルは、１つのワードゲートと、第１，第２のコントロールゲートにより制御される第１および第２の不揮発性メモリ素子とを有する。
【０００５】
前記第１および第２の不揮発性メモリ素子の一方は、データが記憶され、
前記第１および第２の不揮発性メモリ素子の他方は、データを記憶する素子として機能しないことができる。
【０００６】
本発明によれば、データのリード時において、データを記憶しない不揮発性メモリ素子（すなわち、データを記憶させるメモリ素子として機能させず、プログラム時に常に情報が書き込まれない素子）のコントロールゲートに印加される電圧は、メモリ素子に電荷がトラップされていない状態でのしきい値電圧よりも高い電圧であればよい。このため、データリード時において、そのコントロールゲートに、昇圧電圧を印加する必要がない。その結果、本発明の不揮発性レジスタによれば、パワーオン時にデータを読み出し易いという効果がある。
【０００７】
第１および第２の不揮発性メモリ素子の一方は、データが記憶され、他方はデータを記憶する素子として機能させない場合には、データリード時で、一つのツインメモリセルの前記第１，第２の不揮発性メモリ素子の一方が選択セル、他方が非選択対向セルとされ、前記選択セルおよび前記非選択対向セルの双方に電源電圧以下の電圧を供給することができる。この場合、選択セル及び非選択セルのコントロールゲートの双方に選択電圧を印加しても良い。
【０００８】
前記ワードゲートおよび前記コントロールゲートを駆動するための駆動電圧を生成する駆動回路をさらに含み、
前記駆動回路は、前記駆動電圧を電源電圧に基づいて生成することができる。
【０００９】
これによれば、駆動電圧は電源電圧により生成されるため、チャージポンプが不要となる。
【００１０】
前記列方向に沿って設けられた複数のビット線を有し、
前記複数のビット線の各々が、前記行方向にて隣り合う各行の２つのツインメモリセルの隣り合う前記第１，第２の不揮発性メモリ素子に共通接続されていることができる。
【００１１】
この場合、２つのツインメモリセルの隣り合う前記第１，第２の不揮発性メモリ素子は、同一のビット線を共用することとなる。その結果、前記２つのツインメモリセルの一方のメモリセルの第１の不揮発性メモリ素子と、前記２つのツインメモリセルの他方のメモリセルの第２の不揮発性メモリ素子（具体的には、共用されるビット線に隣接しない第１および第２の不揮発性メモリ素子）とに、同一のデータを記憶することにより、データリード時の電流量を増やすことができる。また、複数ビット線の各々は、ソース側かドレイン側かに固定され、前記２つのメモリセルに共通接続されたビット線がドレイン線として機能する。
【００１２】
前記不揮発性レジスタの側方に、ダミーメモリセルが設けられ、
前記ダミーメモリセルは、前記ツインメモリセルの、１つのワードゲートと、前記第１および第２の不揮発性メモリ素子の一方とを少なくとも有することができる。
【００１３】
これにより、不揮発性レジスタの中央部と端部との間で、プロセス条件の均一化を図ることができ、不良のツインメモリセルが形成されるのを抑えることができる。その結果、歩留まりの向上を図ることができる。
【００１４】
前記第１及び第２の不揮発性メモリ素子の各々は、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）からなるＯＮＯ膜を電荷のトラップサイトとして有することができる。ただし、これ以外のトラップ構造を採用することができる。
【００１５】
２．半導体装置
２．１ 本発明の半導体装置は、
本発明の不揮発性レジスタと、
前記不揮発性レジスタから読み出したデータを保持するためのデータ保持回路と、
前記データ保持回路から読み出したデータと、被判定信号との一致不一致を判定するための一致不一致回路とを含む。
【００１６】
前記不揮発性レジスタと、前記データ保持回路との間に、スイッチング素子が設けられ、
前記スイッチング素子により、前記不揮発性レジスタと前記データ保持回路との接続／非接続が選択されることができる。
【００１７】
これにより、不揮発性レジスタからデータ保持回路に一旦データを読み出した後は、不揮発性レジスタを駆動する必要がない。その結果、消費電力の低減を図ることができる。
【００１８】
前記半導体装置は、複数のセクタ領域および冗長セクタ領域を含むメモリセルアレイ領域を有し、
前記不揮発性レジスタには、冗長セクタ領域に切り替えるべきセクタ領域のアドレス情報が記憶されていることができる。
【００１９】
これにより、リペア工程で、不良セクタ領域を冗長セクタ領域に置き換える際、レーザでヒューズを切ったりする必要がなく、リペア工程の短縮を図ることができる。
【００２０】
前記メモリセルアレイ領域は、前記不揮発性レジスタと同一のツインメモリセルから構成されることができる。これにより、メモリセルアレイと不揮発性レジスタとを同一の工程で形成することができ、製造工程の短縮を図ることができる。
【００２１】
前記メモリセルアレイを駆動する駆動電圧を生成する電圧生成回路をさらに含み、
前記電圧生成回路は、前記不揮発性レジスタに供給される電圧を生成する回路として兼用されることができる。
【００２２】
この場合、不揮発性レジスタに供給される電圧を生成する回路を別途形成する必要がないため、チップを小さくすることができる。
【００２３】
２．２ 本発明の第２の半導体装置は、本発明の不揮発性レジスタと、
前記不揮発性レジスタから読み出したデータと、被判定信号との一致不一致を判定するための一致不一致回路とを含む。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【００２５】
１．不揮発性レジスタ
１．１ 不揮発性レジスタの構成
図１は、不揮発性レジスタの一例を示す回路図である。
【００２６】
不揮発性レジスタ３００は、ツインメモリセル群３１０を有する。ツインメモリセル群３１０には、複数のツインメモリセル３１２が形成されている。
【００２７】
図２は、図１のツインメモリセルを拡大して示した回路図である。
【００２８】
各ツインメモリセル３１２ａ，３１２ｂ，３１２ｃ，３１２ｄは、図２に示すように、ワードゲート１０４と、第１，第２のコントロールゲート１０６Ａ，１０６Ｂと、第１，第２の不揮発性メモリ素子（ＭＯＮＯＳメモリ素子）１０８Ａ，１０８Ｂとを有する。
【００２９】
以下では、第１，第２の不揮発性メモリ素子１０８Ａ，１０８Ｂの一方の不揮発性メモリ素子にはデータが記憶され、他方の不揮発性メモリ素子にはデータが書き込まれない例を用いて、不揮発性レジスタを説明する。
【００３０】
図１に示すように、複数のサブソース線ＳＳＬおよび複数のサブビット線ＳＢＬは、列方向に沿って設けられ、かつ、ツインメモリセル３１２間に設けられている。また、サブソース線ＳＳＬおよびサブビット線ＳＢＬは、行方向で交互に配置されている。複数のサブビット線ＳＢＬの各々は、行方向にて隣り合う各列の２つのツインメモリセル３１２の隣り合う第１，第２の不揮発性メモリ素子１０８Ａ，１０８Ｂに共通接続されている。また、複数のサブソース線ＳＳＬの各々は、行方向にて隣り合う各行の２つのツインメモリセル３１２の隣り合う第１，第２の不揮発性メモリ素子１０８Ａ，１０８Ｂに共通接続されている。
【００３１】
同一のサブビット線ＳＢＬに接続された２つのツインメモリセル３１２の一方のツインメモリセル３１２の第１の不揮発性メモリ素子１０８Ａと、他方のツインメモリセル３１２の第２の不揮発性メモリ素子１０８Ｂとは、同一のデータが記憶されている。リバースモードを例にとり図２を参照して説明すると、第１のツインメモリセル３１２ａの第２の不揮発性メモリ素子１０８Ｂと、第２のツインメモリセル３１２ｂの第１の不揮発性メモリ素子１０８Ａとには、同一のデータが記憶される。
【００３２】
図１に示すように、複数のサブソース線ＳＳＬは、選択信号線ＢＳにより、スイッチング素子３４０をオンオフさせて、メインソース線ＭＳＬに接続／非接続される。このメインソース線ＭＳＬは、接地されている。また、複数のサブビット線ＳＢＬは、選択信号線ＢＳにより、スイッチング素子３４２をオンオフさせて、対応するメインビット線ＭＢＬ１，ＭＢＬ２，・・・ＭＢＬｎに接続／非接続される。
【００３３】
サブビット線ＳＢＬを挟んで隣り合う２本のコントロールゲート１０６Ａ，１０６Ｂは、メインコントロールゲートＣＧに共通接続されている。また、サブソース線ＳＳＬを挟んで隣り合う２本のコントロールゲート１０６Ａ，１０６Ｂは、メインコントロールゲートＣＧＳに共通接続されている。
【００３４】
図１に示すように、行方向に間隔をおいて配列された複数のワードゲート１０４は、ポリサイドなどで形成される１本のワード線ＷＬに共通接続されている。
【００３５】
ツインメモリセル群３１０の周囲には、ダミーメモリセル群３２０が設けられている。これにより、不揮発性レジスタの形成時に、ツインメモリセル群３１０の中央部と端部との間におけるプロセス条件の均一化を図ることができる。このため、不良の不揮発性レジスタが製造されるのを抑えることができ、歩留まりの向上が図られる。ツインメモリセル群３１０の列方向での側方にあるダミーメモリセル群３２０のワードラインＤＷＬは、接地されている。ダミーメモリセルは、ツインメモリセル３１２の、１つのワードゲート１０４と、第１および第２の不揮発性メモリ素子１０８Ａ，１０８Ｂの一方とを少なくとも有する。
【００３６】
１．２ ツインメモリセルの構造
図３は、不揮発性レジスタに用いられるツインメモリセルの断面図である。
【００３７】
ワードゲート１０４は、Ｐ型ウェル１０２上にゲート酸化膜を介して例えばポリシリコンを含む材料から形成される。第１，第２のコントロールゲート１０６Ａ，１０６Ｂは、ワードゲート１０４の両側壁に形成され、ワードゲート１０４とはそれぞれ電気的に絶縁されている。第１，第２の不揮発性メモリ素子１０８Ａ，１０８Ｂの各々は、ＭＯＮＯＳのＭ（金属）に相当するポリシリコンにて形成される第１，第２のコントロールゲート１０６Ａ，１０６Ｂの一つと、Ｐ型ウェル１０２との間に、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）を積層することで構成される。なお、第１，第２のコントロールゲート１０６Ａ，１０６Ｂは、シリサイドなどの導電材で構成することもできる。
【００３８】
このように、１つのツインメモリセル１００は、スプリットゲート（第１，第２のコントロールゲート１０６Ａ，１０６Ｂ）を備えた第１，第２の不揮発性メモリ素子１０８Ａ，１０８Ｂを有し、第１，第２の不揮発性メモリ素子１０８Ａ，１０８Ｂにて一つのワードゲート１０４を共用している。
【００３９】
この第１，第２の不揮発性メモリ素子１０８Ａ，１０８Ｂの各々は、ＯＮＯ膜１０９にて電荷をトラップすることが可能である。
【００４０】
複数のサブビット線ＳＢＬおよび複数のサブソース線ＳＳＬは、Ｐ型ウェル１０２に設けられた不純物層１１０から構成される。
【００４１】
１．３ ツインメモリセルの動作説明
本実施形態の不揮発性レジスタのデータ読み出しについて説明する。なお、ツインメモリセルの一方の不揮発性メモリ素子のみにデータを記憶し、他方の不揮発性メモリ素子についてはデータを記憶する素子として機能させない例について、説明する。
【００４２】
不揮発性レジスタの選択セルには、選択サイド（Selected Side）の不揮発性メモリ素子（選択セル）１０８Ａまたは１０８Ｂと、対向サイド（Opposite side）の不揮発性メモリ素子（非選択対向セル）１０８Ｂまたは１０８Ａとがある。具体的には、選択サイドの不揮発性メモリ素子にはデータが記憶され、対向サイドの不揮発性メモリ素子はデータを記憶する素子として機能させていない。
【００４３】
以上のような定義の下で、リード時のコントロールゲート線ＣＧ、ビット線ＢＬ及びワード線ＷＬの各電位を、下記の表１に示す。
【００４４】
【表１】

【００４５】
なお、表１に示すように、非選択対向セルのコントロールゲートの電圧は、選択電圧であることができる。すなわち、選択セルのコントロールゲートの電圧と、非選択対向セルのコントロールゲートの電圧とは、同一であることができる。
【００４６】
また、表１に示す電位を考慮すると、駆動回路によって生成されるワードゲートおよびコントロールゲートの駆動電圧は、電源電圧に基づいて生成されることができる。これによれば、チャージポンプが不要となる。
【００４７】
１．４ 作用効果
以下、実施の形態に係る不揮発性レジスタの作用効果を説明する。
【００４８】
（１）ツインメモリセル３１２の一方の不揮発性メモリ素子についてはデータを記憶し、他方の不揮発性メモリ素子についてははデータを記憶する素子として機能せないないことにより次の効果を有する。
【００４９】
選択サイドの不揮発性メモリ素子のデータを読み出す場合、対向サイドの不揮発性メモリ素子（非選択対向セル）のコントロールゲートにも電圧を印加する必要がある。図８に示すように、非選択対向セルにデータが記憶されていない場合（電荷がない場合）には、そのセルに印加する電圧は、データが記憶されている場合（電荷がある場合）に比べて、小さな電圧でよい。つまり、表１に示すように、非選択対向セルに印加する電圧は、そのセルに電荷がない状態でのしきい値電圧よりも高い電圧、たとえば選択電圧でよくなる。あるいは、そのしきい値電圧が電源電圧以下である場合には、対向セルのコントロールゲートに印加する電圧は、表１のとおり、電源電圧Ｖｄｄでもよい。その結果、読み出し時において、対向サイドのメモリ素子のコントロールゲートに電圧を印加する際、チャージポンプを使用して昇圧した電圧を生成する必要がない。このため、選択メモリ素子の読み出し時において、ツインメモリセルを駆動するために、昇圧電圧が不要である。したがって、本実施の形態に係る不揮発性レジスタによれば、不揮発性レジスタからパワーアップ時にデータを読み出し易いという効果がある。
【００５０】
また、一方のメモリ素子にデータが記憶され、他方のメモリ素子にデータが記憶されていない場合には、イレースプログラムが簡単となる。
【００５１】
（２）同一のデータが記憶された複数のメモリ素子が同一のサブビット線に接続されていることにより、ラッチ回路に電流を流すために必要な電流を確実に確保することができる。
【００５２】
２．半導体装置
２．１ 半導体装置の構成
図４は、半導体装置の構成を示すブロック図である。
【００５３】
半導体装置４００は、本発明に係る不揮発性レジスタ４１０と、データ保持回路４２０と、一致不一致判定回路４３０とを含む。不揮発性レジスタ４１０のビットごとに、データ保持回路４２０と、一致不一致判定回路４３０とがそれぞれ設けられている。つまり、不揮発性レジスタ４１０のビットの数だけ、データ保持回路４２０と一致不一致回路４３０との組がある。
【００５４】
本発明に係る不揮発性レジスタ４１０は、実施の形態に係る不揮発性レジスタにより構成されることができる。
【００５５】
図５は、データ保持回路４２０と一致不一致回路４３０との具体的構成を示す回路図である。一致不一致判定回路４３０は、排他的ＯＲからなることができる。データ保持回路４２０は、ラッチ回路４２２を有する。データ保持回路４２０、特にラッチ回路４２２を有することにより、寄生容量による電流能力の低下を補うことができる。
【００５６】
２．２ 使用方法
不揮発性レジスタ４１０には、不良セクタ領域を特定するためのアドレスを記憶することができる。つまり、この半導体装置は、メモリセルアレイの不良メモリ領域（たとえば不良セクタ領域）から、冗長メモリ領域に切り替えるか否かを命令する信号を出力する回路として機能することができる。
【００５７】
まず、図５および図６を参照して、不揮発性レジスタ４１０からラッチ回路４２２にデータを読み出す方法の一例について説明する。なお、電源投入時を例にとり説明する。
【００５８】
まず、電源電圧ＶＤＤをパワーアップする。電源電圧ＶＤＤがＨになった段階では、リセット信号ＲＥＳはＬであるため、ｐｃｈトランジスタ４２４がオン状態となっている。このため、ＩＢＬがＨになり、ＬＡＴがＬになる。次に、リセット信号ＲＥＳをＨにし、ｐｃｈトランジスタ４２４をオフにする。ｐｃｈトランジスタ４２４がオフになった後、選択信号ＹＳにワンショットのパルスが入ることにより、ｎｃｈトランジスタ４２６がオンし、そのオン状態の間に、不揮発性レジスタ４１０から読み出されたデータがフリップフロップ回路４２２に入力される。なお、ｎｃｈトランジスタ４２６があることにより、読み出したいときのみ、フリップフロップ回路４２２を不揮発性レジスタ４１０に接続することができる。つまり、不揮発性レジスタ４１０を駆動して、不揮発性レジスタ４１０からフリップフロップ回路４２２にデータを読み出した後は、不揮発性レジスタ４１０を駆動する必要がない。このため、消費電力の低減を図ることができる。
【００５９】
次に、一致不一致回路４３０により、ラッチ回路４２２から読み出したデータと、あるメモリ領域のアドレス信号との一致不一致を判定する。そして、一致していれば一致している旨の信号が、一致不一致回路４３０から出力され、その信号が論理回路（図示せず）に入力され、あるメモリ領域から冗長メモリ領域に置き換えを命令する信号が出力される。なお、ラッチ回路４２２と一致不一致回路４３０との間に、バッファ４４０を設けることができる。
【００６０】
以上のような半導体装置は、不良セクタ領域を冗長セクタ領域に置き換えるための工程が不要である。このため、リペア工程を短縮することができる。
【００６１】
なお、上記の不揮発性レジスタに不良セクタ領域のアドレスを記憶する場合において、その冗長セクタ領域を有するメモリ装置の構成例を説明する。
【００６２】
図７（Ａ）は１チップのメモリセルアレイを有するメモリ装置の平面レイアウト図であり、メモリセルアレイ２００とグローバルワード線デコーダ２０１とを有する。メモリセルアレイ２００は、例えば計６４個の第０〜第６３のセクタ領域２１０を有する。図７（Ａ）は、セクタ数Ｎ＝６４の例である。このメモリセルアレイ２００のメモリ素子は、不揮発性レジスタのツインメモリセルにより構成されていることができる。
【００６３】
６４個のセクタ領域２１０は、図７（Ａ）に示すようにメモリセルアレイ２００を行方向Ｂでそれぞれ分割したもので、各セクタ領域２１０は列方向Ａを長手方向とする縦長形状を有する。データ消去の最小単位がセクタ領域２１０であり、セクタ領域２１０内の記憶データは一括してまたは時分割で消去される。
【００６４】
メモリセルアレイ２００は、例えば４Ｋ本のワード線ＷＬと、４Ｋ本のビット線ＢＬとを有する。ここで、本実施の形態では１本のビット線ＢＬに２つの不揮発性メモリ素子１０８Ａ，１０８Ｂが接続されるため、４Ｋ本のビット線ＢＬは８Ｋｂｉｔの記憶容量を意味する。各セクタ領域２１０の記憶容量はメモリ全体の記憶容量の１／６４であり、（４Ｋ本のワード線ＷＬ）×（６４本のビット線ＢＬ）×２で定義される記憶容量を有する。
【００６５】
図７（Ｂ）は、図７（Ａ）に示すメモリ装置の隣り合う２つの第０及び第１のセクタ領域２１０の詳細を示している。図７（Ｂ）に示すように、２つのセクタ２１０の両側に、ローカルドライバ領域（ローカルコントロールゲートドライバ、ローカルビット線選択ドライバ及びローカルワード線ドライバを含む）２２０Ａ，２２０Ｂが配置されている。また、２つのセクタ２１０と２つのローカルドライバ領域２２０Ａ，２２０Ｂの例えば上辺には、セクタ制御回路２２２が配置されている。
【００６６】
各セクタ領域２１０は、行方向Ｂにて分割された計１７個（ｎ＝１７の例）の第１メモリブロック２１４を有している。このうち、１６個の第１メモリブロック２１４は、１６ビットのデータを同時にリード・ライト可能に、計１６（ｎ−１＝１６）個のＩ／Ｏ０〜Ｉ／Ｏ１５に対応して配置された正規のメモリブロックである。残りの１個の第１メモリブロック２１４は冗長メモリブロックである。１６個の正規メモリブロック２１４のいずれか一つにてセル不良が発見されると、その不良セルを含む正規メモリブロック２１４に代わって、冗長メモリブロック２１４が使用される。なお、（ｎ−１）ビット数を１バイト（８ビット）、あるいは１ロングワード(３２ビット)などに設定しても良い。なお、各第１メモリブロック２１４は、図７（Ｂ）に示すように、４Ｋ（４０９６）本のワード線ＷＬを有する。
【００６７】
なお、セクタ領域が６４個ある場合には、上位アドレスの６ビットを不揮発性レジスタに記憶すればよい。また、不良Ｉ／Ｏを特定するデータは、他の記憶領域に記憶させておくことができる。
【００６８】
このメモリセルアレイ２００のメモリ素子が不揮発性レジスタのツインメモリセルにより構成した場合には、表２に示す電位設定により、メモリセルアレイ２００のメモリ素子を駆動することができる。
【００６９】
【表２】

【００７０】
表１および表２に示すとおり、データ読み出し時における不揮発性レジスタの各所の電位は、メモリセルアレイの各所の電位の一部と同一である。したがって、不揮発性レジスタを駆動するための電圧は、メモリセルアレイ２００のための電圧を利用することができる。つまり、メモリセルアレイを駆動する駆動電圧を生成する電圧生成回路は、不揮発性レジスタに供給される電圧を生成する回路として兼用することができる。その結果、不揮発性レジスタに供給される電圧を生成する回路を別途形成する必要がなく、半導体チップを小さくすることができる。
【００７１】
３．変形例
（１）不揮発性レジスタには、インフォメーションロッドの情報を記憶させておくことができる。
【００７２】
（２）不揮発性レジスタには、チャージポンプの出力電圧の情報を記憶させておくことができる。
【００７３】
（３）ツインメモリセルの両方のメモリ素子にデータを記憶する態様であってもよい。
【００７４】
（４）半導体装置４００は、データ保持回路４２０が形成されていない態様であってもよい。
【００７５】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【００７６】
不揮発性レジスタのツインメモリセルのプログラム動作及び消去動作の詳細説明は省略したが、必要があれば本願出願人による先願の特願平２００１−１３７１６５等に詳述されている。
【図面の簡単な説明】
【図１】不揮発性レジスタの一例を示す回路図である。
【図２】図１のツインメモリセルを拡大して示した回路図である。
【図３】不揮発性レジスタに用いられるツインメモリセルの断面図である。
【図４】半導体装置の構成を示すブロック図である。
【図５】データ保持回路４２０と一致不一致回路４３０との具体的構成を示す回路図である。
【図６】データ保持回路の動作におけるタイミングチャートである。
【図７】（Ａ）は１チップのメモリセルアレイを有するメモリ装置の平面レイアウト図であり、メモリ装置の隣り合う２つの第０及び第１のセクタ領域２１０の詳細を示している。
【図８】不揮発性レジスタの作用効果を説明するためのグラフである。
【符号の説明】
３００ 不揮発性レジスタ
３１０ ツインメモリセル群
３１２ ツインメモリセル
３２０ ダミーツインメモリセル群
４００ 半導体装置
４１０ 不揮発性レジスタ
４２０ データ保持回路
４２２ ラッチ回路
４２４ ｐｃｈトランジスタ
４２６ ｎｃｈトランジスタ
４３０ 一致不一致判定回路
４４０ バッファ

Claims (16)

1. 少なくとも一つのツインメモリセルを含み、
   前記少なくとも一つのツインメモリセルは、１つのワードゲートと、第１，第２のコントロールゲートにより制御される第１および第２の不揮発性メモリ素子とを有し、
   前記第１および第２の不揮発性メモリ素子の一方は、データが記憶され、
   前記第１および第２の不揮発性メモリ素子の他方は、データを記憶する素子として機能しない、不揮発性レジスタ。
2. 請求項１において、
   データリード時では、一つのツインメモリセルの前記第１，第２の不揮発性メモリ素子の一方が選択セル、他方が非選択対向セルとされ、前記選択セルおよび前記非選択対向セルの双方のコントロールゲートに電源電圧以下の電圧が供給される、不揮発性レジスタ。
3. 請求項２において、
   前記選択セルからのデータリード時に前記非選択対向セルと対応するコントロールゲートに印加される電圧は、前記非選択対向セルに電荷がない状態でのしきい値電圧よりも高く設定される、不揮発性レジスタ。
4. 請求項２または３において、
   前記選択セルからのデータリード時に、前記選択セルおよび前記非選択対向セルの双方のコントロールゲートに、前記選択セルのワードゲートに印加される選択電圧と同一電圧が供給される、不揮発性レジスタ。
5. 請求項１乃至４のいずれかにおいて、
   前記ワードゲートおよび前記コントロールゲートを駆動するための駆動電圧を生成する駆動回路をさらに含み、
   前記駆動回路は、前記リード時では、電源電圧以下の前記駆動電圧を生成する、不揮発性レジスタ。
6. 請求項１乃至５のいずれかにおいて、
   前記列方向に沿って設けられた複数のビット線を有し、
   前記複数のビット線の各々が、前記行方向にて隣り合う各行の２つのツインメモリセルの隣り合う前記第１，第２の不揮発性メモリ素子に共通接続されている、不揮発性レジスタ。
7. 請求項６において、
   前記２つのツインメモリセルの一方のメモリセルの第１の不揮発性メモリ素子と、前記２つのツインメモリセルの他方のメモリセルの第２の不揮発性メモリ素子とは、同一のデータが記憶されている、不揮発性レジスタ。
8. 請求項７において、
   前記２つのツインメモリセルに共通接続された前記ビット線は、ドレイン線として機能する、不揮発性レジスタ。
9. 請求項１乃至８のいずれかにおいて、
   前記不揮発性レジスタの側方に、ダミーメモリセルが設けられ、
   前記ダミーメモリセルは、前記ツインメモリセルの、１つのワードゲートと、前記第１および第２の不揮発性メモリ素子の一方とを少なくとも有する、不揮発性レジスタ。
10. 請求項１乃至９のいずれかにおいて、
    前記第１及び第２の不揮発性メモリ素子の各々は、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）からなるＯＮＯ膜を電荷のトラップサイトとして有する、不揮発性レジスタ。
11. 請求項１乃至１０のいずれかに記載の不揮発性レジスタと、
    前記不揮発性レジスタから読み出したデータを保持するためのデータ保持回路と、
    前記データ保持回路から読み出したデータと、被判定信号との一致不一致を判定するための一致不一致回路とを含む、半導体装置。
12. 請求項１１において、
    前記不揮発性レジスタと、前記データ保持回路との間に、スイッチング素子が設けられ、
    前記スイッチング素子により、前記不揮発性レジスタと前記データ保持回路との接続／非接続が選択される、半導体装置。
13. 請求項１１または１２において、
    前記半導体装置は、複数のセクタ領域および冗長セクタ領域を含むメモリセルアレイ領域を有し、
    前記不揮発性レジスタには、冗長セクタ領域に切り替えるべきセクタ領域のアドレス情報が記憶されている、半導体装置。
14. 請求項１３において、
    前記メモリセルアレイ領域は、前記不揮発性レジスタと同一のツインメモリセルから構成される、半導体装置。
15. 請求項１３または１４において、
    前記メモリセルアレイを駆動する駆動電圧を生成する電圧生成回路をさらに含み、
    前記電圧生成回路は、前記不揮発性レジスタに供給される電圧を生成する回路として兼用される、半導体装置。
16. 請求項１乃至１０のいずれかに記載の不揮発性レジスタと、
    前記不揮発性レジスタから読み出したデータと、被判定信号との一致不一致を判定するための一致不一致回路とを含む、半導体装置。

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