JP3828222B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、主として内部で発生したアドレス信号によりデータをシリアルに入出力させる一括消去型EEPROM(エレクトリカリ・イレーザブル&プログラマブル リード オンリー メモリ)の欠陥救済技術に利用して有効な技術に関するものである。
【0002】
【従来の技術】
一括消去型EEPROMは、チップに形成されたメモリセルの全て又はチップに形成されたメモリセルのうち、あるひとまとまりのメモリセル群を一括して電気的に消去する機能を持つ半導体記憶装置である。このような一括消去型EEPROM(以下、単にフラッシュメモリという)に関しては、例えば、1980年のアイ・イー・イー・イー、インターナショナル、ソリッド−ステート サーキッツコンファレンス(IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE) の頁152 〜153 、1987年のアイ・イー・イー・イー、インターナショナル、ソリッド−ステート サーキッツ コンファレンス(IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE)の頁76〜77、アイ・イー・イー・イー・ジャーナル オブソリッドステート サーキッツ,第23巻第5号(1988年)第1157頁から第1163頁(IEEE,J. Solid-State Cicuits, vol.23(1988) pp.1157-1163)に記載されている。
【0003】
【発明が解決しようとする課題】
本願発明者等においては、この発明に先立ってフラッシュメモリをワード線単位で消去するとともに、かかるワード線単位でのシリアルなデータのリード/ライトを行うようにすることを考えた。この場合、1つのワード線を1つのセクタとして扱うことにより、磁気ディスクメモリとの互換性を持つ半導体記憶装置を得ることができる。このような半導体記憶装置を用いて上記磁気ディスクメモリにも匹敵するような記憶容量を実現するためには、1つの半導体チップで如何に多くの記憶容量を実現するかが重要となる。そして、製造コストを低減させるためには製品歩留りを高くする必要があり、欠陥救済回路を設けることが必須となる。しかしながら、このような欠陥救済回路を設けると、半導体チップに占める救済回路の面積が増大し、その分記憶容量が犠牲になってしまう。そこで、ワード線単位でのシリアルなデータのリード/ライト動作の特徴を生かして簡単な構成により欠陥救済が実現できる半導体記憶装置の開発が行われた。
【0004】
この発明の目的は、ワード単位でのシリアルなデータの入出力を行うとともに、簡単な構成からなる欠陥救済回路を備えた半導体記憶装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0005】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、ワード線の選択動作により選択される複数のメモリセルに対して、アドレスカウンタにより形成されたアドレス信号により上記メモリセルが接続されるデータ線を順次に選択して、少なくともかかるワード線単位でのシリアルなデータのリードを行う半導体記憶装置において、上記ワード線と直交するように配置された冗長用データ線を設け、Y系のアドレス信号を受けるカラム選択回路により上記データ線又は冗長用のデータ線の選択動作を行い、冗長用記憶回路に上記データ線のうちの欠陥データ線の不良アドレス信号と上記冗長データ線に対応した救済先アドレス信号とをその選択順序に従って記憶させておき、かかる冗長用記憶回路から読み出された1つの不良アドレス信号と上記アドレスカウンタにより形成されたアドレス信号とをアドレス比較回路で比較し、その一致信号により計数動作を行って上記冗長用記憶回路の選択動作を行うアドレス信号を生成するとともに、上記一致信号により上記冗長用記憶回路から読み出された救済先アドレス信号を上記アドレスカウンタにより形成されたアドレス信号に置き換えて上記Y系のアドレス信号とする。
【0006】
【課題を解決するための手段】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、ワード線の選択動作により選択される複数のメモリセルに対して、アドレスカウンタにより形成されたアドレス信号により上記メモリセルが接続されるデータ線を順次に選択して、少なくともかかるワード線単位でのシリアルなデータのリードを行う半導体記憶装置において、上記メモリアレイのうちの欠陥データ線の不良アドレス信号をその選択順序に従って記憶させ、かかる上記冗長用記憶回路から読み出された1つの不良アドレス信号と上記アドレスカウンタにより形成されたアドレス信号とをアドレス比較回路で比較し、その一致信号により上記アドレスカウンタの計数動作を制御させて欠陥部分のアドレスを実質的にスキップさせて不良データ線の救済を行う。
【0007】
【発明の実施の形態】
図1には、この発明に係るフラッシュメモリの一実施例の概略ブロック図が示されている。同図の各回路ブロックは、公知の半導体集積回路の製造技術により、単結晶シリコンのような1個の半導体基板上において形成される。
【0008】
特に制限されないが、この実施例では外部端子数を削減するためにデータ端子I/O0−7を介して動作モードを指定するコマンド及びX(行)アドレス信号も取り込まれるようにされる。つまり、入出力バッファ(I/O Buffer)35を介して入力された入力信号は、マルチプレクサ(Multiplexer)37を介してXアドレスラッチ(X Address Latch)38とコマンドラッチ(Command Latch)39及びカラムスイッチ(Y Gate) 34に振り分けられる。カラムスイッチ34のメモリアレイ側には、後述するようなラッチ機能を有するセンス回路(Sense&Latch)が含まれる。上記のような入力信号の振り分けは、制御信号入力回路(Control Signal Input) 36に供給される制御信号/CDEとクロック信号SC1とSC2の組み合わせにより指定される。信号/CEはチップイネーブル信号であり、この信号/CEがロウレベルにされることにより、フラッシュメモリの動作が有効とされる。
【0009】
上記Xアドレスラッチ38に取り込まれたXアドレス(セクタアドレス)信号は、Xデコーダ(X Decoder)32,33に供給され、ここで解読されてメモリアレイ30又は31の1つのワード線が選択される。特に制限されないが、この実施例では、メモリアレイ30と31を挟むように上記Yゲート34が中央部に共通に設けられる。Xデコーダ32と33は、書込み動作、消去動作及び読み出し動作のそれぞれにおいて、後述するような選択MOSFETのゲートに接続されるメインワード線(SiD )と、記憶トランジスタのコントロールゲートに接続されるワード線(Word Line)の電位がそれぞれのモードに応じて区々であることから、それぞれの動作モードに対応した電圧の選択/非選択レベルを出力する出力回路を持つものである。これらの動作モードに必要な電圧は、内部電圧発生回路(Internal Voltage) 40により形成される。
【0010】
メモリアレイ30と31は、ワード線とデータ線(Global Bit Line) の交点に記憶トランジスタが設けられる。特に制限されないが、上記データ線は、選択MOSFETを介して複数の記憶トランジスタのドレインに接続される。同様に、これら1つのブロックを構成する記憶トランジスタのソースは選択MOSFETを介して共通ソース線(Common Source Line) に接続される。
【0011】
メモリアレイ30と31は、それぞれがX方向に約8Kb(8キロビット)の記憶容量を持つようにされる。それ故、ワード線の数は正確には8192本とされる。特に制限されないが、ワード線の欠陥救済を行うようにするためには、冗長ワード線が更に加えられる。したがって、ワード線の選択を行うXアドレス信号は、X0〜X8の9ビットから構成される。前記のようにデータ端子I/O0−7からXアドレス信号を入力する方式では、かかるアドレス信号X0〜X8を取り込むために2サイクルが費やされる。
【0012】
Y方向には512B(バイト)+32B(バイト)の記憶容量を持つようにされる。それ故、データ線(又はビット線)の数は、正規アレイに512×8=4096本が設けられ、管理アレイに16×8=128本が設けられ、冗長アレイに16×8=128本が設けられる。メモリアレイ30と31は、上記管理アレイと冗長アレイとがデータ記憶に用いられないため、実効的には正規アレイに対応してそれぞれが約4Mバイト(32Mビット)の記憶容量を持つようにされために、記憶装置全体では約64Mビットのような大きな記憶容量を持つようにされる。管理アレイ中のメモリセルには、各セクタのデータの書き込み/消去回数の情報や不良アドレスの対応セクタであるか否かを示す不良セクタ情報が格納される。
【0013】
上記データ線は、センスアンプに接続される。このセンスアンプは、先にも述べたようにデータ線のハイレベルとロウレベルを読み出してセンスするとともに、それをラッチする機能を合わせ持つようにされる。このセンスアンプは、レジスタとしての機能を持つようにされる。特に制限されないが、センスアンプは、公知のダイナミック型RAMに用いられるようなCMOSセンスアンプと類似の回路が利用される。すなわち、センスアンプは、入力と出力とが交差接続された一対のCMOSインバータ回路と、複数からなるCMOSインバータ回路に動作電圧と回路の接地電圧を与えるパワースイッチから構成される。
【0014】
センスアンプは、ライトデータを保持するレジスタとしても利用される。すなわち、カラムスイッチ34を介してデータ入出力線に接続されて、読み出し動作のときには、カラムスイッチ34により選択されたものが、入出力線とマルチプレクサ37を介してシリアルに入出力バッファ35に伝えられ、上記データ端子I/O0−7から出力される。書込み動作のときには、データ端子I/O0−7からシリアルに入力された書込みデータが、入出力バッファ35とマルチプレクサ37を通して入出力線に伝えられ、カラムスイッチ34を通して上記データ線に対応したラッチ回路としてのセンスアンプに取り込まれるという第1段階の書き込み動作が外部から行われる。そして、書き込むべき全てのデータの取り込みが終了すると、第2段階の書き込み動作として、一斉に対応するデータ線に伝えられてメモリセルへの実際の書き込みが行われる。
【0015】
カラムスイッチ34は、アドレスカウンタ(Y Add.Counter)41により形成されたアドレス信号をデコードして形成された選択信号によりセンスアンプの入出力ノードを入出力線に接続させる。上記選択信号を形成するYデコーダは、上記カラムスイッチ34に含まれるものと理解されたい。冗長回路(Redundancy) 42は、後述するような機能を持ち、メモリアレイの正規アレイの不良データ線を冗長アレイに設けられた予備データ線に切り換えるようにする。上記アドレスカウンタ41は、外部端子から供給されたシリアルクロックSC2を計数して、上記Yアドレス信号を発生させる。上記シリアルに入力される書込みデータは、上記シリアルクロックSC2に同期して入力され、シリアルに出力される読み出しデータは、上記シリアルクロックSC2に同期して出力される。
【0016】
データ端子I/O0−7は、データの入力や出力の他に、前述のように動作モードを指定するコマンド及びXアドレス信号の入力端子としても利用される。I/O端子から入力されたコマンドやXアドレス信号は、制御信号入力回路36に含まれる制御論理回路により解読されて、かかる制御論理回路により動作に必要なタイミング信号や電位設定が行われる。
【0017】
この実施例では、ワード線を1セクタとした単位での消去、書込み及び読み出しを行うようにした場合、HDC(ハードディスクコントローラ)のような通常のマスストレージコントローラでの制御が容易になり、メモリシステムの構築が簡単となる。そして、ハードディスクメモリ等のようなファイルメモリとの互換性が採れ、それとの置き換えも容易になるものである。
【0018】
図2には、この発明に係る冗長回路の一実施例のブロック図が示されている。この実施例の冗長回路100は、前記図1の冗長回路42とアドレスカウンタ41とに対応している。つまり、同図のアドレスカウンタ103は、前記図1のアドレスカウンタ41に対応しており、制御信号入力回路36によって生成されたシリアルクロック信号SCLKの計数動作を行ってシリアルアクセスのためのYアドレス信号を形成する。前記のような管理アレイや冗長アレイが設けられることに対応し、アドレスカウンタ103は、制御入力回路36によって形成された初期値信号LOADが供給された時、初期値がセットされる。セットされる初期値は、制御回路36により供給されるモード切り替え信号RM2で制御している。10ビットのバイナリーカウンタ回路から構成されるアドレスカウンタ103の最上位ビットのデータ入力端子のみモード切り替え信号RM2で供給し、残り9ビットのデータ入力端子を回路の接地電位に固定的に接続する。つまり、モード切り替え信号RM2の状態がロウレベル(L)であれば、アドレスカウンタ103は0000000000がセットされ、0番地目の正規アレイから順にアクセスを行い、ハイレベル(H)であればアドレスカウンタ103は1000000000にセットされ512番地目の管理アレイから順にアクセスすることが可能である。したがって、512番地目のアドレスを直接入力することにより管理アレイから順にアクセスすることや、528番地目のアドレスに初期化することにより冗長アレイのみを順にアクセスすることも可能となる。
【0019】
ヒューズアレイ105は、不良アドレスの記憶と救済先のYアドレスを記憶する記憶回路である。このヒューズアレイ105は、上記冗長アレイのデータ線の数に対応した16組の不良アドレスと救済先のYアドレス信号が記憶される。このため、最大16個の不良データ線は、0〜511までの正規アレイの選択順序に従って順次に記憶される。ただし、これに対して救済先の冗長データ線のアドレスは、このような規則性は要求されず、上記16本の冗長データ線のうちいずれか1つが指定されればよい。
【0020】
ヒューズアレイカウンタ109は、上記のようにヒューズアレイ105が0〜15の合計16組の記憶データを持つものであるので、4ビットのバイナリーカウンタ回路から構成される。電源投入やメモリアクセスのときにカウンタ出力118は0000に初期化される。したがって、このようなシリアルアクセス開始前のクリア状態では、上記カウンタ出力118の0000によりデコーダ107は16本からなる選択信号117のうち第1番目の選択線を選択状態にするので、ヒューズアレイ105からは0〜511(正規アレイ)、512〜527(管理アレイ)のYアドレスのうち、最も若いアドレス番号のデータ線についての不良アドレスが読み出されてヒューズデータレジスタ106にセットされる。
【0021】
したがって、アドレスカウンタ103がシリアルクロックSCLKの入力毎に計数動作を行って形成されたYアドレス信号113と、上記ヒューズデータレジスタ106に読み出された不良アドレス信号115とはアドレス比較器110により比較される。上記Yアドレス信号113と不良アドレス信号115とが一致したなら、比較器110は一致を示す出力信号121を発生する。この一致を示す出力信号121は、ヒューズアレイカウンタ制御回路111に供給されて、ヒューズアレイカウンタ109を+1の計数動作を行わせる計数パルス120を発生させる。これにより、ヒューズアレイカウンタ109は、計数出力118が0001となり、ヒューズアレイ105の第2番目の選択信号が選択状態にされて、次に若いアドレス番号のデータ線ついての不良アドレスの読み出しが行われる。以下、上記一致を示す出力信号121が発生する毎にヒューズアレイ105から若い番号順に不良アドレスがヒューズデータレジスタ106に出力される。
【0022】
セレクタ104にも比較器110の出力信号121が供給される。上記アドレスカウンタ103で形成されたアドレス信号113とヒューズアレイ105から出力される救済先アドレス信号119とは、セレクタ104を介して選択的にマスタースレーブラッチ108に入力される。セレクタ104は、上記比較器110の出力信号121が不一致を示す信号ならアドレスカウンタ103により生成されたアドレス信号113をマスタースレーブラッチ108に伝える。これに対して、上記比較器110の出力信号121が一致を示す信号ならヒューズアレイ105から読み出された救済先アドレス信号119をマスタースレーブラッチ108に伝える。前記のように冗長アレイが16組(バイト分)の予備データ線しか持たないので、それを指定するために下位4ビットのアドレスのみがヒューズアレイ105に記憶される。これにより、冗長アレイを指定するために必要なビットが10ビットであるにもかかわらずに飛び越し先の記憶アドレス信号が4ビットでよいからヒューズの数を削減できる。
【0023】
つまり、冗長アレイは、前記のように528から543までのYアドレスが割り当てられているので、その中の16アドレスを指定する下位4ビットのみが上記ヒューズアレイ105の救済先アドレスとして記憶され、残りの6ビットの上位アドレス信号は、ヒューズアレイ105の外部に設けられた固定信号生成部においてセレタク104の救済先アドレス119に対応した入力端子が回路の接地電位又は電源電圧になるように固定的に配線接続される。
【0024】
上記マスタースレーブラッチ108は、前記図1のカラムスイッチ34に供給されるYアドレス信号A0〜Aiを形成する。マスタースレーブラッチ108は、上記アドレスカウンタ103の計数動作に対して1クロック遅れて上記アドレス信号A0〜Aiを図18に示されるYデコーダに出力するものであり、その1クロック期間に上記のようなアドレス比較動作結果によるアドレス信号の切り換えが行われるようにされる。それ故、正規アレイのデータ線の読み出しと、その欠陥データ線を冗長データ線に切り換えた場合の読み出しとがクロック信号SCLKに同期してシリアルに順次行われる。
【0025】
この実施例の欠陥救済方式は、上記の説明から理解されるようにYアドレスについてバイト単位で救済を行うものである。したがって、前記のように約16Kのワード線のうちいずれか1ワード線において不良ビットがあれば救済の対象となり、1つのワード線において欠陥セルがあっても救済することになる。冗長アレイに余裕があれば問題ないが、冗長アレイに余裕がなければ、このような不良はワード線を予備のワード線に切り換えることが望ましい。つまり、この実施例の欠陥救済方式は、特定のデータ線に多くの欠陥セルが存在する場合やデータ線そのものが断線や短絡をしている不良を救済するのに向いており、現実的な欠陥救済方式であると言える。
【0026】
この実施例では、アドレス比較を行う比較器110は、上記のように16組もの冗長データ線が存在するにもかかわらずに1つで最大16組の不良アドレスとの比較に共通に用いることができる。このため、排他的論理回路等からなるアドレス比較回路が簡素化され、冗長回路100に占める面積を大幅に削減でき、チップの小型化が可能になる。この実施例の救済方式は、救済効率を高くするめたに冗長アレイ部を大きくしても、上記比較器100は1つでよいので専有面積の増大を回避できる。
【0027】
図19には、冗長回路の動作概念図が示されている。正規メモリアレイ及び冗長メモリアレイにデータ線の良否の情報として「○」「×」が示されているが、「○」はそのデータ線が正常なデータ線であることを意味し、「×」は不良データ線であることを意味している。また、正規メモリアレイ中のデータ線はアドレスカウンタ103のカウント動作によりアドレス000H→001H→002H・・・というように順番に選択される。
【0028】
ヒューズアレイ105内のリード・オンリー・メモリROMに正規メモリアレイ内の欠陥アドレスDnとその欠陥アドレスに対応した冗長アドレスRnが格納される。例えば、正規メモリアレイ中のアドレスD0(D1、・・・、D15)のデータ線が不良データ線であった場合、その不良データ線の救済先として冗長メモリアレイ中のアドレスR0(R1、・・・、R15)のデータ線がリード・オンリー・メモリROMに格納されている。
【0029】
フラッシュメモリの動作開始時にリード・オンリー・メモリROMから欠陥アドレスD0と冗長アドレスR0がヒューズデータレジスタ106に読み出され、そして格納される。比較器110は、アドレスカウンタ103からのカウンタ値(アドレス)とヒューズデータレジスタ106の欠陥アドレスD0を比較する。比較の結果、不一致の場合、比較器110は不一致を示す信号を出力し、アドレスカウンタ103のカウンタ値が選択されるようセレクタ104を制御する。したがって、図18に示されるY−デコーダにそのカウンタ値が供給される。比較器110が不一致を示す信号を出力するとき、ヒューズアレイカウンタ109のカウンタ値は前の状態のまま維持され、ヒューズデータレジスタ106には最初に格納された欠陥アドレスD0と冗長アドレスR0が保持されたままになっている。
【0030】
上記比較の結果、一致の場合、比較器110は一致を示す信号を出力しヒューズデータレジスタ106の冗長アドレスR0が選択されるようセレクタ104を制御する。したがって、図18に示されるY−デコーダに冗長アドレスR0が供給され、正規メモリアレイ内の不良データ線に対する救済がされる。比較器110が一致を示す信号を出力するとき、ヒューズアレイカウンタ109のカウント値が1つカウントアップされ、ROMデコーダがそのカウント値をデコードすることによって、ヒューズデータ線レジスタ106には次の欠陥アドレスD1と冗長アドレスR1が格納されることになる。
【0031】
図3には、この発明に係る冗長回路の一実施例のブロック図が示されている。同図では、発明をより具体的に説明するために各部の具体的回路図が例示的に示されている。ヒューズアレイ(Fuse) 105は、ヒューズFとNチャンネル型からなる選択スイッチMOSFETQ1とが直列接続されて構成される。つまり、ヒューズFの一端は回路の接地電位に接続され、他端がNチャンネル型からなる選択スイッチMOSFETQ1のソースに接続される。このMOSFETQ1のドレインは、同じ不良アドレスのビットが割り当てられた他の同様もMOSFETのドレインと共通化され、ヒューズデータレジスタ106を構成するラッチ(Latch)の入力線とされる。
【0032】
上記のようなヒューズと選択MOSFETは、前記管理アレイも救済の対象と含めるようアドレスカウンタにより形成されたアドレス信号YA0〜YA9に対応して10個設けられ、それぞれのゲートは、デコーダ(Decoder)107の0〜15の選択線に共通に接続される。救済先アドレス(Redundancy Address) を書き込むために上記同様なヒューズと選択MOSFETからなる記憶回路が冗長アレイの下位4ビット分設けられる。上記のような選択MOSFETのドレインが接続された入力線と、選択MOSFETのゲートが接続された選択線とがマトリックス状態にされて、上記ヒューズアレイが構成される。
【0033】
上記入力線には、Pチャンネル型プリチャージMOSFETQ2が設けられる。このプリチャージMOSFETのゲートには、図2中のヒューズアレイカウンタ制御111からプリチャージ信号120が供給される。この入力線の信号は、インバータ回路N1の入力端子に接続される。このインバータ回路N1の出力信号は、その入力端子と電源端子との間に設けられた帰還用のPチャンネル型MOSFETQ3のゲートに伝えられる。上記のような選択信号線0のハイレベルにより選択MOSFETQ1がオン状態にされる。
【0034】
このとき、ヒューズFが切断されていないなら、入力線は、上記プリチャージによりハイレベルからロウレベルにディチャージされる。インバータ回路N1は、上記入力線のロウレベルによりハイレベルの出力信号を形成する。もしも、ヒューズFが切断されていたなら、入力線がハイレベルのままとなり、インバータ回路N1の出力信号はロウレベルとなる。このため、上記帰還用MOSFETQ3をオン状態にして上記プリチャージレベルを維持してラッチ状態となる。つまり、上記帰還用MOSFETQ3は、入力線がヒューズFの切断によりフローティング状態になるのを防止し、上記ハイレベルの入力信号をラッチさせるものである。
【0035】
このような不良アドレス信号と、上記アドレスカウンタにより形成されたアドレス信号YA0とは、比較回路110内の排他的論理和回路EXに入力され、その出力から比較出力が形成される。アドレス信号YA0〜YA9の全ビットについて、排他的論理和回路EXがハイレベルの一致信号を形成したなら、アンドゲート回路G1がハイレベルの一致信号HITを形成する。この一致信号HITのハイレベルにより、セレクタ(Selector) 104を構成するNチャンネル型のMOSFETQ5がオン状態となり、上記ヒューズアレイの救済先アドレス(Redundancy Address) に記憶された下位4ビットのアドレス信号がYデコーダ(Y Decoder)に供給される。上位ビットのアドレス信号は、下位の接地電位に接続されることにより、セレクタ104で527にされる。つまり、適宜にインバータ回路を設けることにより、527に対応したアドレス信号が生成される。
【0036】
アドレス信号YA0〜YA9のいずれか1ビットでも排他的論理和回路EXがロウレベルの不一致信号を形成したなら、アンドゲート回路G1が出力信号HITをロウレベルにする。この一致信号HITのロウレベルにより、セレクタ(Selector) 104を構成するNチャンネル型のMOSFETQ4がオン状態となり、上記アドレスカウンタにより形成されたアドレス信号YA0〜YA9が図18に示すY−デコーダ(Y Decoder)に供給されて、正規アレイのデータ線の選択動作が行われる。
【0037】
図4には、この発明に係る冗長回路の他の一実施例のブロック図が示されている。この実施例の冗長回路200では、メモリアレイが前記のように正規アレイと冗長アレイのような明確な区別がされていない。この実施例の欠陥救済方式は、正規アレイと冗長アレイとが区別なく1つのメモリアレイとして構成される。つまり、メモリアレイの全体としては、正規アレイ分に対応したデータ線と冗長アレイ分に対応したデータ線とが設けられる。シリアルアクセスのときに不良データ線に当たるとかかる不良データ線をスキップして次のデータ線を選択する。次のデータ線にも不良が存在すればそれもスキップさせるようにして、不良の存在しないデータ線まで飛び越してデータ線選択を行うようにするものである。
【0038】
この実施例では、上記のような不良データ線をスキップさせる方式として、ヒューズアレイ205に飛び先アドレスが記憶される。ヒューズアレイ205、デコーダ207及びヒューズアレイカウンタ208とヒューズデータレジスタ206及び比較器210は、前記図3の実施例に対応する各回路と同様である。アドレスカウンタ202には、飛び先アドレスをプリセットさせるための入力機能が設けられる。この構成では、クロック制御回路204とカウンタカウントアップ制御回路203は、シリアルクロックSCLKに同期して順次にカウント動作を行う。
【0039】
特に制限されないが、ヒューズアレイ205に記憶される不良アドレスは、実際に不良が存在する1つ前のアドレスが記憶される。したがって、ヒューズアレイ205の先頭アドレスに記憶された不良アドレス218と、アドレスカウンタ202により形成されたアドレス信号A0〜Ai+nとが一致したなら、そのときのアドレス信号A0〜Ai+nによりそのままデータ線の選択が行われる。これと並行して、比較器210が上記不良アドレスとの一致を検出して、ヒューズアレイ205に記憶された飛び先アドレスをアドレスカウンタにセットする。これにより、次に選択されるはずであった不良データ線を飛び越して不良の存在しないデータ線に対応したアドレス信号A0〜Aiを生成することができる。以下、同様にして最大16組の不良データ線の救済が可能になる。
【0040】
前記のようにアドレスカウンタ202で形成されたアドレス信号A0〜Ai+nを前記のようなマスタースレーブラッチ回路を介して図18に示されるY−デコーダに供給するようにして、1クロック分遅れてカラムスイッチの選択動作を行うようにするなら、メモリアレイ205には実際に不良アドレスとその救済先のアドレスとを記憶するようにする。上記のように不良アドレスの一致する度に、不良データ線が複数連続存在してもそれを飛び越して不良の存在しないデータ線の選択を行うようにすることができる。この構成では、上記のように連続したアドレスで不良が存在した場合にも、1つの不良アドレスで救済できるからヒューズアレイの使用効率を高くすることができる。
【0041】
この実施例においては、ヒューズアレイに記憶される不良アドレスの数に対して、メモリアレイに予備として設けられるデータ線の数は一致させる必要はなく、予備データ線の数を不良アドレス数に比べて多く設けることが望ましい。なぜなら、1つの不良アドレスにより2バイト分のデータ線をスキップさせると、それに対応してメモリアレイでは2バイト分のデータ線が余分に必要になるからである。また、正規データ線と冗長データ線との区別がないから、実質的に冗長データ線と見做されるような最終アドレス付近に不良データ線があってもそれ以降に1つでも置き換え可能なデータ線があれば救済することができる。
【0042】
上記ヒューズアレイ205には、必ずしも飛び先アドレスを記憶させる必要はない。クロック制御回路204とカウントアップ制御回路203とにより、一致信号によりアドレスカウンタ202の計数動作を+1にして不良データ線に対するアドレス選択動作をスキップさせることができる。
【0043】
図5には、前記図4の実施例に示した冗長回路に用いられるアドレスカウンタ202及びカウンタカウントアップ制御203の一実施例の概略ブロック図が示されている。同図には、代表として下位2ビット分のカウンタ回路が例示的に示されている。この実施例は、いわば飛び越し先アドレス置換方式であり、アドレスカウンタのロード信号(LOAD)をアドレスカウンタカウントアップ制御回路での一致信号HITとロード信号の論理(HIT+LOAD)によるACC信号で制御し、ヒューズアレイから読み出された飛び先アドレス信号221をアドレスカウンタに置換することで不良データ線選択時のアドレスカウントアップを行わせる。
【0044】
図6には、この発明に係る冗長回路に用いられるアドレスカウンタ202及びカウンタカウントアップ制御203の他の一実施例の概略ブロック図が示されている。同図においても、代表として下位2ビット分のカウンタ回路が例示的に示されている。この実施例は、いわばアドレスカウンタクロック信号制御方式であり、アドレスカウンタのクロック信号SCLKをアドレスカウンタカウントアップ制御回路での一致信号HITとクロック信号SCLKの論理(HIT+LOAD)によるACC信号で制御し、アドレスカウントアップを行わせる。この構成では、特に制限されないが、ヒューズアレイには連続不良データ線数に対応した飛び越し数を読み出し、それに対応してN回のHIT信号を形成して不良データ線選択時のアドレスカウントアップを行わせる。
【0045】
図7には、この発明に係る冗長回路に用いられるアドレスカウンタ202及びカウンタカウントアップ制御203の更に他の一実施例の概略ブロック図が示されている。同図においても、代表として下位2ビット分のカウンタ回路が例示的に示されている。この実施例は、いわばアドレスカウンタキャリー信号制御方式であり、アドレスカウンタのキャリー信号をアドレスカウンタカウントアップ制御回路での一致信号HITとの論理ゲートによるACC信号で制御し、アドレスカウントアップを行わせる。この構成では、特に制限されないが、ヒューズアレイには前記のように飛び越し先アドレスに関するデータが不用とされ、HIT信号により無条件で+1のカウントアップ動作が行われて次アドレスのデータ線の選択に切り換えられる。
【0046】
図8には、上記図5ないし図7の冗長回路に用いられるアドレスカウンタの動作を説明するためのタイミング図が示されている。同図(A)は、前記図5に対応した飛び越し先アドレス置換方式が示され、アドレスカウンタのアドレスデータは、SA1に不良アドレスがあると、ヒューズアレイから読み出された飛び越し先アドレス221に対応したアドレスSA+RD0に置換される。
【0047】
同図(B)は、前記図6に対応したアドレスカウンタクロック信号制御方式が示され、n個のHIT信号によりアドレスウカウンタのアドレスデータがSA0からSA0+nにスキップさせられる。同図(C)は、前記図7に対応したアドレスカウンタキャリー信号制御方式が示され、HIT信号により+1のカウントアップ動作が行われて、アドレスウカウンタのアドレスデータがSA0からSA2に不良アドレスSA1がスキップさせられる。
【0048】
図9には、この発明に係る冗長回路の他の一実施例のブロック図が示されている。同図では、発明をより具体的に説明するために各部の具体的回路図が例示的に示されている。ヒューズアレイは、前記のようなヒューズとNチャンネル型選択スイッチMOSFETとが直列接続されてなるセルFがマトリックス配置されて構成されている。この実施例は、基本的には前記図3の実施例と同一である。だだし、前記図3のセレクタとしてCMOSスイッチからなる3入力のマルチプレクサを用いて、ヒューズアレイから飛び越し先アドレスの他に、不良アドレスの読み出しも可能にされる。
【0049】
このような機能を付加することに応じて、図1において冗長回路42から読み出されたらアドレス信号をそのままマルチプレクサ37を介して入出力バッファ35に伝え、上記不良アドレスをデータ端子から読み出すことができるようにする機能が付加される。前記実施例のように不良アドレスが10ビットからなり、データ端子が8ビットしかないときには、2サイクルに分けて出力させればよい。このような動作モードを行うようにするために、不良アドレス読み出しコマンドが設けられる。
【0050】
図10には、上記図9の冗長回路の動作の一例を説明するためのタイミング図が示されている。メモリアクセスの開始に際して、ロード信号LOADが発生され、アドレスカウンタがクリアされて、先頭アドレスSA0がセットされる。同様にヒューズアレイ側からは、最初の不良アドレスFD0/と飛び越し先アドレスRD0が読み出されている。この実施例では、上記不良アドレスFD0は、実際に不良が存在するデータ線のアドレスの1つ前のアドレスが記憶される。
【0051】
シリアルクロックSCLKにより上記アドレスデータSA0によるカラムスイッチの選択動作が行われて、最初の1バイトのデータが読み出される。このとき、かかるアドレスデータSA0と上記不良アドレスFD0の一致により信号HIT0がハイレベルにされて、次アドレスSA1に不良データ線が存在することが判る。これにより、クロックSCLKがロウレベルの期間に一致信号HIT1が出力されて、飛び越し先アドレスRD0の読み出しが行われるとともに、ヒューズアレイカウンタ回路が+1の計数動作を行い、これと同期してプリチャージ信号PCのロウレベルにされてヒューズアレイがいったんリセットされる。
【0052】
クロック信号SCLKがハイレベルにされると、セレクタはアドレスカウンタの計数値SA1に代えて、上記飛び越し先アドレスRD0をアドレスデータとして出力させる。これにより、第2番目のクロックSCLKに同期して、正規アレイのアドレスSA1のデータ線に代えて、冗長アレイのアドレスRD0のデータ線が選択されて第2番目の1バイトのデータが出力される。これに同期して、上記ヒューズアレイからは第2番目に不良アドレスFD1と、それに対応した飛び越し先アドレスRD1が出力される。
【0053】
第3番目のアドレスSA2以降に不良データ線が存在しなければ、上記一致信号が形成されないので、アドレスカウンタにより形成されたアドレスSA2、SA3がアドレスデータとして出力されて、正規アレイのデータ線が順次に選択されて、バイト単位でのシリアル出力が行われる。
【0054】
図11には、この発明に係る前記飛び越し先アドレス置換方式による冗長回路の動作を説明するためのフローチャート図が示されている。同図は、正規アレイに対するアクセスに対応している。リード/ライト動作に対応してYアドレスカウンタ103とROM(ヒューズアレイ)アドレスカウンタ109の初期化が行われる。上記ROMの不良ビット線(データ線)のデータ(アドレス)とYアドレスカウンタのデータ(アドレス)とが不一致(No)なら、マルチプレクサによりYアドレスカウンタを選択し、外部クロック信号がロウレベル(L)の状態でマスタラッチにラッチさせ、外部クロック信号のハイレベル(H)でスレーブラッチにラッチさせてアドレスデータを出力させる。上記外部クロック信号によりYアドレスカウンタの繰り上げ(カウントアップ)が行われて、上記ROMの不良ビット線のデータとYアドレスカウンタのデータとが不一致(No)なら、上記同様な動作を繰り返して行う。
【0055】
上記ROMの不良ビット線のデータとYアドレスカウンタのデータとが一致(Yes)したなら、マルチプレクサによりROMの飛び越し先アドレスを出力し、それを前記同様に外部クロック信号がロウレベル(L)の状態でマスタラッチにラッチさせ、外部クロック信号のハイレベル(H)でスレーブラッチにラッチさせてアドレスデータを出力させる。このような不良データ線の置換動作と並行して上記外部クロック信号によりYアドレスカウンタの繰り上げ(カウントアップ)が行われて、不良アドレスがスキップさせられる。上記ROMは、上記一致信号と外部クロック信号との論理積(AND)によりROM(ヒューズアレイ)カウンタ回路の計数動作が行われて、次の不良アドレスと飛び越し先アドレスの読み出しが行われる。
【0056】
図12には、この発明に係る前記飛び越し先アドレス置換方式による冗長回路の他の動作を説明するためのフローチャート図が示されている。同図は、管理アレイに対するアクセスに対応している。管理アレイに対するアクセスに対応してYアドレスカウンタは最上位ビットが1にセットされる。このような最上位ビットを1にセットする動作は、管理アレイに対するアクセスモードを指定するコマンドの入力により行われる。つまり、512番目のアドレスを外部から入力するのではなく、上記のコマンドのデコードにより内部で形成された1の信号が先頭アドレスビットにセットされる。ROM(ヒューズアレイ)アドレスカウンタは、管理アレイに対応した最も若いアドレスがどれか不明であるのでとりあえず前記同様の初期化が行われる。
【0057】
上記ROMの不良ビット線(データ線)のデータ(アドレス)を上記管理アレイに対応したものにするために、冗長回路においてダミーサイクルが実施される。つまり、強制的に一致信号HITを発生させ、ROMから読み出された不良アドレスの最上位ビットが0か1かを判定する。つまり、最上位ビットが0と判定されたなら(No)、正規アレイに対応した不良アドレスであるので、ROMアドレスカウンタのカウントアップを行わせる。もしも、16回のカウントアップ動作を行っても上記最上位ビットが0であるなら、管理アレイには不良データ線が存在しないものと識別され、それに対応した不良アドレスと飛び越し先アドレスが読み出された状態とされるが、管理アレイのアドレスとは一致しないから実際上は使用されない。
【0058】
ROMから読み出された不良アドレス信号の最上位ビットが1と判定(Yes)とされたならROMのダミーサイクルが終了される。Yアドレスカウンタの上記のような管理アレイに対応した初期化に対応した最初のアドレスと上記ROMから読み出された不良アドレスとが比較され、上記ROMの不良ビット線(データ線)のデータ(アドレス)とYアドレスカウンタのデータ(アドレス)とが不一致(No)なら、マルチプレクサによりYアドレスカウンタを選択し、外部クロック信号がロウレベル(L)の状態でマスタラッチにラッチさせ、外部クロック信号のハイレベル(H)でスレーブラッチにラッチさせてアドレスデータを出力させる。上記外部クロック信号によりYアドレスカウンタの繰り上げ(カウントアップ)が行われて、上記ROMの不良ビット線のデータとYアドレスカウンタのデータとが不一致(No)なら、上記同様な動作を繰り返して行う。
【0059】
上記ROMの不良ビット線のデータとYアドレスカウンタのデータとが一致(Yes)したなら、マルチプレクサによりROMの飛び越し先アドレスを出力し、それを前記同様に外部クロック信号がロウレベル(L)の状態でマスタラッチにラッチさせ、外部クロック信号のハイレベル(H)でスレーブラッチにラッチさせてアドレスデータを出力させる。このような管理アレイにおける不良データ線の置換動作と並行して上記外部クロック信号によりYアドレスカウンタの繰り上げ(カウントアップ)が行われて、不良アドレスがスキップさせられる。上記ROMは、上記一致信号と外部クロック信号との論理積(AND)によりROM(ヒューズアレイ)カウンタ回路の計数動作が行われて、管理アレイにおける次の不良アドレスと飛び越し先アドレスの読み出しが行われる。
【0060】
図13には、図9の冗長回路における不良アドレスの読み出し動作を説明するためのフローチャート図が示されている。前記同様にROMアドレスカウンタが先頭アドレスに初期化される。マルチプレクサによりROMに記憶された不良アドレスを出力し、内部クロックのロウレベル(L)の状態でマスタラッチヘラッチさせ、内部クロックのハイレベル(H)よりスレーブラッチへラッチさせてアドレスデータを出力させる。このような動作を内部クロックによりROMアドレスの繰り上げと上記マスタースレーブラッチの動作を16回行わせるようにするものである。
【0061】
図14には、この発明に係る冗長回路に用いられる記憶回路の他の一実施例の概略構成図が示されている。この実施例では、不良アドレスや飛び越し先アドレスの記憶にフラッシュメモリのメモリセルが用いられる。ただし、このままで前記シリアルアクセスに同期した不良アドレスの読み出し動作が遅くなるので、電源投入直後にフラッシュメモリのデータが順次に読み出されて、スタティック型RAM(SRAM)に転送させられる。スタティック型メモリセルは、2つのCMOSインバータ回路の入力と出力とを互いに交差接続してラッチ形態とし、その一対の入出力ノードに入出力動作を行わせる伝送ゲートMOSFETが設けられて構成される。上記のようなシリアルアクセスのときには、上記SRAMから読み出しが行われるので、不良アドレスの切り換えが高速に行え、シリアルアクセスに同期した不良データ線の救済を行うことができる。
【0062】
上記フラッシュメモリやSRAMは全体の素子数は大きくなるが、半導体チップ上の専有面積はそれほど大きくならない。つまり、ヒューズアレイを用いた場合には、1つのヒューズが占める専有面積が上記MOSFETに比べて遙に大きいから、前記ヒューズアレイに比べて上記のような16組程度の不良アドレスや飛び越し先アドレスを記憶させる小規模のフラッシュメモリ及びSRAMの専有面積を小さくすることができる。
【0063】
図15には、この発明に係るフラッシュメモリにおける消去動作を説明するための一実施例の概念図が示されている。同図(A)にはメモリセルバイアスが、同図(B)にはメモリアレイ回路が、同図(C)にはアドレス空間がそれぞれ示されている。
【0064】
(A)において、記憶MOSFETはフローティングゲートがソース領域及びドレイン領域の各々一部を覆うスタックドゲート構造とされる。フローティングゲートと半導体基板との間のゲート絶縁膜は、トンネル電流を流すような薄い酸化膜から構成される。消去動作においては、コントロールゲートに+Vgが印加され、基板には−Vwが印加される。これにより、基板とフローティングゲートとの間にトンネル電流が流れるような高電界が発生し、基板側からフローティングゲートに向かって電子が注入される。この結果、記憶MOSFETは消去状態のときにはワード線の選択レベルに対してオフ状態とされる。消去時には、ソース・ドレインには、特に制限されないが、電圧−Vwが印加されるが、消去動作そのものは、ゲート−基板間のバイアスで行われる。
【0065】
(B)のメモリアレイ回路において、記憶MOSFETは、複数個が1ブロックとされてドレインとソースが共通化される。記憶MOSFETの共通化されたドレインとデータ線との間には、それぞれ選択MOSFETが設けられる。消去時、ソース線とデータ線は、基板電位−Vwと共通化される。このとき、選択MOSFETのゲート電圧は0Vのためにオン状態となり、ブロック内の共通ドレイン,ソースとも上記電圧−Vwとなる。記憶MOSFETのコントロールゲートはワード線に接続される。上記の選択MOSFETは、上記ワード線と平行に延長される選択線によって選択され、この選択線はメインワード線という呼ぶことができる。
【0066】
消去動作においては、上記のように基板Wellに−Vw(−4V)のような負電圧を印加し、ワード線に+12Vのような選択電圧+Vgを供給する。これにより、ワード線単位での一括消去動作が行われる。この実施例では、1つのワード線が1セクタのような記憶単位とされる。1セクタは、特に制限されないが、512バイトから構成される。すなわち、1つのワード線(物理的に1本という意味ではない)には、512×8=約4Kのメモリセルが接続される。この場合、メモリアレイを8個設けるようにすれば、1本のワード線には512個の記憶トランジスタが割り当てられるので、比較的小さな電流駆動能力しかもたないワードドライバを用いてもワード線の選択動作を高速にすることができる。
【0067】
(C)において、メモリ空間ではワード線の選択信号がセクタアドレスとして扱われる。すなわち、メモリ空間的にはワード線のアドレスに対応して0からnまでのセクタが割り当てられ、かかるセクタ単位での消去動作が行われる。つまり、この実施例では、ワード線に対応されたXアドレスがセクタアドレスとして入力される。
【0068】
図16には、この発明に係るフラッシュメモリにおける書込み動作を説明するための一実施例の概念図が示されている。同図(A)にはメモリセルバイアスが、同図(B)にはメモリアレイ回路が、同図(C)にはアドレス空間がそれぞれ示されている。
【0069】
(A)において、書込み動作のときには、コントロールゲートに−Vg(−9.5V)が印加され、ドレインに+Vd(4.5V)が印加される。これにより、フローティングゲートとドレインとの間にトンネル電流が流れるような高電界が発生し、フローティングゲートからドレインに向かって電子が放出される。非選択のワード線はVCC(+3V)にされており、上記のようなドレイン電圧+Vdが印加される記憶MOSFETにおいては実質的なトンネル電流が発生しないので書込み動作は行われない。これにより、書込みが行われた記憶MOSFETは、そのしきい値電圧が下がり、ワード線の選択レベルに対してオン状態にされる。この書込み動作のとき、ソースは、オープン状態にされる。
【0070】
(B)のメモリアレイ回路において、記憶MOSFETの共通化されたドレイン側の選択MOSFETは、書込み動作のときにはゲートにハイレベル(“H”)が印加されることによってオン状態にされる。これにより、記憶トランジスタのドレインはデータ線に接続される。ソース側の選択MOSFETは、書込み動作のときにはゲートにロウレベル(“L”)が印加されることによってオフ状態にされる。それ故、記憶MOSFETの共通化されたソースはオープン状態にされる。そして、代表として例示的に示されているように、データ線が書込み信号の“1”と“0”に対応して+Vd/0Vにされて、記憶MOSFETのしきい値電圧が選択的に変化させられる。
【0071】
同図には、1つの記憶MOSFETに対して+Vd/0Vが印加されるようにされているが、実際には全てのデータ線に対して書込み信号が伝えられており、選択状態にされたワード線に接続される全ての記憶トランジスタに対して一斉に書込み動作が行われる。この実施例では、書込み動作にトンネル電流を用いるものである。これにより、記憶トランジスタに流れるトンネル電流は微小であるから、上記のように約4Kビットの一斉書込みが可能になる。つまり、従来の記憶トランジスタのようにドレイン近傍でホットエレクトロンを発生させてフローティングゲートに電荷を注入するという書込み方法を採るものでは、例えワード線単位でのトンネル電流による消去動作を行うようにしても、書込み動作のときに記憶トランジスタに流れる電流が膨大となってしまうものであるので、この本願発明のような大量のデータを一斉に書込むことは不可能であることに注目すべきである。
【0072】
(C)において、メモリ空間ではワード線の選択信号がセクタアドレスとして扱われるものであるため、メモリ空間的にはワード線のアドレスに対応して0からnまでのセクタが割り当てられており、かかるセクタ単位での書込み動作が行われる。このような1セクタ分の記憶トランジスタへの書込み動作の準備として、書込みデータがシリアルにレジスタに入力される。1セクタ分のデータの入力が行われると、レジスタに保持された書込みデータが上記各データ線に伝えられて選択状態にされたワード線に接続された記憶トランジスタに一斉に書込みが行われる。
【0073】
上記のようにメモリセルをブロックに分けて、それぞれに選択MOSFETを介してデータ線や回路の接地電位を与える構成により、非選択のメモリセルに対するストレスを軽減させることができる。すなわち、ワード線が非選択状態にされ、データ線が選択状態にされることによって、書き込み動作においてデータを保持すべきメモリセルに上記書き込み用の電圧が印加されることを防止するものである。この構成では、上記ブロック内の小数のメモリセルにおいて上記のようなストレスがかかるのみとなる。
【0074】
図17には、この発明に係るフラッシュメモリにおける読み出し動作を説明するための一実施例の概念図が示されている。同図(B)にはメモリアレイ回路が、同図(C)にはアドレス空間がそれぞれ示されている。メモリセルのバイアスは、(B)より容易に理解できるものであるので省略されている。
【0075】
選択ワード線にはVCC(+3V)のようなハイレベルが印加される。非選択のワード線は0Vのようなロウレベルが印加される。そして、データ線には代表として例示的に示されているように、+Vrd(+1V)のようなバイアス電圧にプリチャージされる。記憶トランジスタが消去状態ならワード線の選択レベルVCCに対してしきい値電圧が高くされるからオフ状態となり、データ線の電位は+Vrdのままとされる。これに対して、前記のような書込み動作が行われて、ワード線の選択レベルVCCに対してしきい値電圧が低くされているならオン状態となり、データ線のプリチャージ電圧Vrdをディスチャージさせる。このように記憶トランジスタの記憶情報に対応して、データ線の電位はハイレベルとロウレベルにされて読み出される。
【0076】
同図には、1つの記憶MOSFETに対して+Vrdが印加されるようにされているが、実際には全てのデータ線に対してプリチャージ電圧+Vrdが与えられており、選択状態にされたワード線に接続される全ての記憶トランジスタから一斉に読み出し動作が行われる。この一斉の読み出しは、前記図1のセンスアンプにより増幅とラッチが行われる。
【0077】
(C)において、メモリ空間ではワード線の選択信号がセクタアドレスとして扱われるものであるため、メモリ空間的にはワード線のアドレスに対応して0からnまでのセクタが割り当てられおり、かかるセクタ単位での読み出し動作が行われる。このような1セクタ分の記憶トランジスタへの読み出し動作は、上記記憶トランジスタからの読み出しデータは、第1段階としてレジスタによりパラレルにセンスとラッチが行われる。第2段階として、上記レジスタは図1のセンスアンプに対応したものであり、ここに保持された読み出しデータが上記のようなYアドレスカウンタのカウンタ動作に同期してシリアルに出力される。
【0078】
図18には、この発明に係るフラッシュメモリの一実施例の概略レイアウト図が示されている。同図における縦長の半導体チップの左側に入出力端子、制御端子や電源端子に接続されるパッド(PAD)列が配置される。これに隣接して半導体チップの左側上部には入力系、制御系回路が配置され、左側下部には電源系の各回路が配置される。電源系は、前記のような消去、書き込み、読み出し動作のために必要とされる各種内部電圧を形成するものである。
【0079】
半導体チップの中央部分に横方向にセンスラッチが設けられる。このセンスラッチは、前記図1のカラムスイッチ34に対応されており、センスラッチの他にカラムスイッチも含まれ、1バイト分のデータ入出力線が横方向に延長される。このようなセンスラッチを挟んでメモリアレイが上下に振り分けられて配置される。このように上下に振り分けられたメモリアレイは、図1の30と31に対応している。メモリアレイは、さらに左右に分けられ、縦方向にメインワードデコーダ及びサブワードデコーダが設けられる。つまり、ワード線は横方向に延長されており、メインワードデコーダにより図1に示されたところの選択MOSFETの選択/非選択が行われ、サブワードデコーダによりメモリセルが結合されるワード線の選択/非選択が行われる。サブワードデコーダには、ワードドライバが含まれており、中間部分にサブワードデコーダを配置することにより、ワードドライバの負荷を軽減しつつ、その駆動動作の高速化を図っている。
【0080】
半導体チップの右側上部には、べき乗比パルス発生回路が設けられる。つまり、消去動作と書き込み動作に用いられるパルスは、公知の高速アルゴリズムによる消去(書き込み)が行われる。つまり、1パルスに対応して単位の消去(書き込み)を行う、ベリファイを行って記憶MOSFETのしきい値電圧を調べ、不足なら再度消去(書き込み)を行うようにする。このとき、次の消去(書き込み)時間を制御するパルスのパルス幅が1つ前の半分の時間、すなわちべき乗比の逆数で形成され、過剰消去や過剰書き込みを防止しつつ、効率のより消去や書き込みを実施できるようにするものである。
【0081】
半導体チップの右側下部には、救済系回路が設けられる。つまり、前記のようなヒューズ等のROMアレイやそれを制御するROMアドレスカウンタ回路や比較回路が設けられる。また、上記Yアドレスカウンタもかかる救済系の中に配置され、上記飛び先アドレス等の置換を容易にし、それにより形成さたYアドレス信号を右端中央部のYデコーダに供給する。Yデコーダは、センスラッチに含まれるカラムスイッチの選択信号を形成し、上記シリアルに入出力させるためのセンスラッチ(データ線と一対一に対応)の選択信号を形成する。
【0082】
この実施例では、救済系やべき乗比パルス発生回路及びYデコーダが、入出力系が配置される左側と反対の右側に配置するものであるので、Yデコーダの入力部やチップ左側の配線の混雑を回避でき、配線間隔に余裕が生まれて、配線幅を均一にすることができる。この結果、寄生素子の影響も低減でき電気的特性が良好となる。また、配線が容易になることでレイアウト工数低減にもなる。
【0083】
上記の実施例から得られる作用効果は、下記の通りである。
(1) ワード線の選択動作により選択される複数のメモリセルに対して、アドレスカウンタにより形成されたアドレス信号により上記メモリセルが接続されるデータ線を順次に選択して、少なくともかかるワード線単位でのシリアルなデータのリードを行う半導体記憶装置において、上記ワード線と直交するように配置された冗長用データ線を設け、Y系のアドレス信号を受けるカラム選択回路により上記データ線又は冗長用のデータ線の選択動作を行い、冗長用記憶回路に上記データ線のうちの欠陥データ線の不良アドレス信号と上記冗長データ線に対応した救済先アドレス信号とをその選択順序に従って記憶させておき、かかる冗長用記憶回路から読み出された1つの不良アドレス信号と上記アドレスカウンタにより形成されたアドレス信号とをアドレス比較回路で比較し、その一致信号により計数動作を行って上記冗長用記憶回路の選択動作を行うアドレス信号を生成するとともに、上記一致信号により上記冗長用記憶回路から読み出された救済先アドレス信号を上記アドレスカウンタにより形成されたアドレス信号に置き換えて上記Y系のアドレス信号とすることにより、アドレス比較回路が1個で構成できるから簡単な構成による冗長回路を得ることができるという効果が得られる。
【0084】
(2) 上記冗長用記憶回路に記憶される救済先アドレス信号として、上記冗長用アレイに設けられた冗長データ線の数に対応された下位ビットのみのアドレス信号のみが記憶させることにより、ヒューズアレイ等のROMの記憶容量を減らすことができるという効果が得られる。
【0085】
(3) 複数からなるワード線に対して交差するように複数からなる管理ビット用のデータ線を持つ管理用アレイを更に備え、上記冗長用アレイの冗長用データ線はかかる管理ビット用における不良データ線の救済にも用いるようにすることにより、使い勝手のよいフラッシュメモリを得るとともに冗長回路による救済効率を高くすることができるという効果が得られる。
【0086】
(4) ワード線の選択動作により選択される複数のメモリセルに対して、アドレスカウンタにより形成されたアドレス信号により上記メモリセルが接続されるデータ線を順次に選択して、少なくともかかるワード線単位でのシリアルなデータのリードを行う半導体記憶装置において、上記メモリアレイのうちの欠陥データ線の不良アドレス信号をその選択順序に従って記憶させ、かかる上記冗長用記憶回路から読み出された1つの不良アドレス信号と上記アドレスカウンタにより形成されたアドレス信号とをアドレス比較回路で比較し、その一致信号により上記アドレスカウンタの計数動作を制御させて欠陥部分のアドレスを実質的にスキップさせて不良データ線の救済を行うことにより、アドレス比較回路が1個で構成できるから簡単な構成による冗長回路を得ることができるという効果が得られる。
【0087】
(5) 上記複数のデータ線は、アドレスカウンタにより形成されるアドレス信号により指定可能な数のデータ線と、上記冗長用記憶回路により救済可能な数のデータ線とにして、正規データ線と冗長データ線の区別を無くすことにより、結果として冗長データ線の不良をも救済することができるという効果が得られる。
【0088】
(6) 上記メモリセルは、ワード線単位での一括消去が可能とされる電気的書き込みと消去が可能とされる不揮発性のメモリセルとすることにより、ハードディスクコントローラのような通常のマスストレージコントローラでの制御が容易になり、メモリシステムの構築が簡単となるとともに、ハードディスクメモリ等のようなファイルメモリとの互換性が採れ、それとの置き換えも容易になるという効果が得られる。
【0089】
(7) 制御信号とクロック信号の組み合わせによりデータ端子から各種動作モードを指定するためのコマンドと複数からなるワード線のうちの1つのワード線を選択のためのX系のアドレス信号とを時分割式に入力することにより、外部端子数を減らしつつ、使い勝手のよいフラッシュメモリを得ることができるという効果が得られる。
【0090】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、メモリセルは前記のような不揮発性メモリであることの他、マスク型ROM等のリードオンリーメモリやスタティック型メモリセルやダイナミック型メモリセルを用いた揮発性メモリであってもよい。ダイナミック型メモリセルを用いた場合には、リフレッシュ機能が付加される。また、冗長回路を構成する各回路の具体的構成は、種々の実施形態を採ることができるものである。また、ワード線の不良に対して、予備のワード線を設けて切り換えるような冗長回路を設けるものであってもよい。この発明は、上記のようなシリアル入出力が行われる半導体記憶装置に広く利用することができるものである。
【0091】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、ワード線の選択動作により選択される複数のメモリセルに対して、アドレスカウンタにより形成されたアドレス信号により上記メモリセルが接続されるデータ線を順次に選択して、少なくともかかるワード線単位でのシリアルなデータのリードを行う半導体記憶装置において、上記ワード線と直交するように配置された冗長用データ線を設け、Y系のアドレス信号を受けるカラム選択回路により上記データ線又は冗長用のデータ線の選択動作を行い、冗長用記憶回路に上記データ線のうちの欠陥データ線の不良アドレス信号と上記冗長データ線に対応した救済先アドレス信号とをその選択順序に従って記憶させておき、かかる冗長用記憶回路から読み出された1つの不良アドレス信号と上記アドレスカウンタにより形成されたアドレス信号とをアドレス比較回路で比較し、その一致信号により計数動作を行って上記冗長用記憶回路の選択動作を行うアドレス信号を生成するとともに、上記一致信号により上記冗長用記憶回路から読み出された救済先アドレス信号を上記アドレスカウンタにより形成されたアドレス信号に置き換えて上記Y系のアドレス信号とすることにより、アドレス比較回路が1個で構成できるから簡単な構成による冗長回路を得ることができる。
【0092】
ワード線の選択動作により選択される複数のメモリセルに対して、アドレスカウンタにより形成されたアドレス信号により上記メモリセルが接続されるデータ線を順次に選択して、少なくともかかるワード線単位でのシリアルなデータのリードを行う半導体記憶装置において、上記メモリアレイのうちの欠陥データ線の不良アドレス信号をその選択順序に従って記憶させ、かかる上記冗長用記憶回路から読み出された1つの不良アドレス信号と上記アドレスカウンタにより形成されたアドレス信号とをアドレス比較回路で比較し、その一致信号により上記アドレスカウンタの計数動作を制御させて欠陥部分のアドレスを実質的にスキップさせて不良データ線の救済を行うことにより、アドレス比較回路が1個で構成できるから簡単な構成による冗長回路を得ることができる。
【図面の簡単な説明】
【図1】この発明に係るフラッシュメモリの一実施例を示す概略ブロック図である。
【図2】この発明に係る冗長回路の一実施例を示すブロック図である。
【図3】この発明に係る冗長回路の一実施例を示すブロック図である。
【図4】この発明に係る冗長回路の他の一実施例を示すブロック図である。
【図5】図4の冗長回路に用いられるアドレスカウンタ及びカウンタカウントアップ制御の一実施例を示す概略ブロック図である。
【図6】この発明に係る冗長回路に用いられるアドレスカウンタ及びカウンタカウントアップ制御の他の一実施例を示す概略ブロック図である。
【図7】この発明に係る冗長回路に用いられるアドレスカウンタ及びカウンタカウントアップ制御の更に他の一実施例を示す概略ブロック図である。
【図8】図5ないし図7の冗長回路の動作を説明するためのタイミング図である。
【図9】この発明に係る冗長回路の他の一実施例を示すブロック図である。
【図10】図9の冗長回路の動作の一例を説明するためのタイミング図である。
【図11】この発明に係る前記飛び越し先アドレス置換方式による冗長回路の動作を説明するためのフローチャート図である。
【図12】この発明に係る前記飛び越し先アドレス置換方式による冗長回路の他の動作を説明するためのフローチャート図である。
【図13】図9の冗長回路における不良アドレスの読み出し動作を説明するためのフローチャート図である。
【図14】この発明に係る冗長回路に用いられる記憶回路の他の一実施例を示す概略構成図である。
【図15】この発明に係るフラッシュメモリにおける消去動作を説明するための一実施例の概念図である。
【図16】この発明に係るフラッシュメモリにおける書込み動作を説明するための一実施例の概念図である。
【図17】この発明に係るフラッシュメモリにおける読み出し動作を説明するための一実施例の概念図である。
【図18】この発明に係るフラッシュメモリの一実施例を示す概略レイアウト図である。
【図19】この発明に係る冗長回路を説明するための動作概念図である。
【符号の説明】
30,31…メモリアレイ、32,33…Xデコーダ、34…カラムスイッチ(センス&ラッチ)、35…入出力バッファ、36…コントロール信号入力回路、37…マルチプレクサ、38…Xアドレスラッチ回路、39…コマンドラッチ回路、40…電圧発生回路、41…Yアドレスカウンタ、42…冗長回路、
100…冗長回路、103…アドレスカウンタ、104…セレクタ、105…ヒューズアレイ、106…ヒューズデータレジスタ、107…デコーダ、108…マスタスレーブラッチ、109…ヒューズアレイカウンタ、110…比較器、111…ヒューズアレイカウンタ制御回路、
200…冗長回路、202…アドレスカウンタ、203…カウンタカウントアップ制御回路、204…クロック制御回路、205…ヒューズアレイ、206…ヒューズデータレジスタ、207…デコーダ、208…ヒューズアレイカウンタ、209…ヒューズアレイカウンタ制御回路、210…比較器。
Claims (6)
- 複数からなるワード線と複数からなるデータ線との交点に複数からなるメモリセルがマトリックス配置されてなる正規メモリアレイと、
上記複数からなるワード線と複数からなる冗長データ線との交点に複数からなる冗長メモリセルがマトリックス配置されてなる冗長用アレイと、
上記正規メモリアレイのデータ線を選択するアドレス信号を形成するアドレスカウンタと、
Y系のアドレス信号に従い、上記メモリアレイ又は冗長用アレイのデータ線の選択動作を行うカラム選択回路と、
上記正規メモリアレイのうちの欠陥データ線の不良アドレス信号と上記冗長用アレイに割り当てられた救済先アドレス信号とがその選択順序に従って書き込まれた冗長用記憶回路と、
上記冗長用記憶回路から読み出された1つの不良アドレス信号と上記アドレスカウンタにより形成されたアドレス信号とを比較するアドレス比較回路と、
かかるアドレス比較回路の一致信号により計数動作を行って上記冗長用記憶回路から次の不良アドレス信号を読み出すためのアドレス信号を生成する冗長アドレスカウンタと、
かかる冗長アドレスカウンタにより形成されたアドレス信号を受けて上記冗長用記憶回路から1つの不良アドレス信号とその救済先アドレス信号を選択する冗長アドレス選択回路とを備え、
上記アドレス比較回路の一致信号により上記冗長用記憶回路から読み出された救済先アドレス信号を上記アドレスカウンタにより形成されたアドレス信号に置き換えて上記Y系のアドレス信号を形成してなることを特徴とする半導体記憶装置。 - 上記冗長用記憶回路に記憶される救済先アドレス信号は、上記冗長用アレイに設けられた冗長データ線の数に対応された下位ビットのみのアドレス信号のみが記憶され、かかる冗長用アレイに割り当てられた上位ビットのアドレス信号は、上記冗長用記憶回路の外部で固定的に形成されて上記下位ビットのアドレス信号に加えられて上記Y系のアドレス信号とされるものであることを特徴とする請求項1の半導体記憶装置。
- 上記複数からなるワード線に対して交差するように複数からなる管理ビット用のデータ線を持つ管理用アレイを更に備え、上記冗長用アレイの冗長用データ線はかかる管理ビット用における不良データ線の救済にも用いられるものであることを特徴とする請求項1の半導体記憶装置。
- 上記冗長用記憶回路は、レーザー光線の照射によって選択的に切断されるヒューズ手段を記憶素子として用いるものであることを特徴とする請求項1の半導体記憶装置。
- 上記メモリセルは、ワード線単位での一括消去が可能とされる電気的書き込みと消去が可能とされる不揮発性のメモリセルであることを特徴とする請求項1の半導体記憶装置。
- 上記半導体記憶装置は、制御信号とクロック信号の組み合わせによりデータ端子から動作モードを指定するためのコマンドと複数からなるワード線のうちの1つのワード線を選択のためのX系のアドレス信号とが時分割式に入力されるものであることを特徴とする請求項1の半導体記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP01468297A JP3828222B2 (ja) | 1996-02-08 | 1997-01-10 | 半導体記憶装置 |
US08/797,654 US5808944A (en) | 1996-02-08 | 1997-01-31 | Semiconductor memory device having a defect relief arrangement |
KR1019970003530A KR100456380B1 (ko) | 1996-02-08 | 1997-02-05 | 반도체기억장치 |
TW086101490A TW355843B (en) | 1996-02-08 | 1997-02-11 | Semiconductor memory device |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4670696 | 1996-02-08 | ||
JP8-46706 | 1996-02-08 | ||
JP01468297A JP3828222B2 (ja) | 1996-02-08 | 1997-01-10 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09274799A JPH09274799A (ja) | 1997-10-21 |
JP3828222B2 true JP3828222B2 (ja) | 2006-10-04 |
Family
ID=26350690
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP01468297A Expired - Fee Related JP3828222B2 (ja) | 1996-02-08 | 1997-01-10 | 半導体記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5808944A (ja) |
JP (1) | JP3828222B2 (ja) |
KR (1) | KR100456380B1 (ja) |
TW (1) | TW355843B (ja) |
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- 1997-02-05 KR KR1019970003530A patent/KR100456380B1/ko not_active IP Right Cessation
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JPH09274799A (ja) | 1997-10-21 |
KR100456380B1 (ko) | 2005-04-06 |
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US5808944A (en) | 1998-09-15 |
KR970063276A (ko) | 1997-09-12 |
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JP4950816B2 (ja) | 半導体メモリ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060619 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060629 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060706 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100714 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110714 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110714 Year of fee payment: 5 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110714 Year of fee payment: 5 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120714 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120714 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130714 Year of fee payment: 7 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130714 Year of fee payment: 7 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |