JP4161481B2 - フェイルメモリ回路及びそのインタリーブコピー方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、メモリデバイスの試験装置において、その不良情報(フェイルデータ)を記憶させておくフェイルメモリ回路及びフェイルメモリ回路のインタリーブコピー方法に関するものである。
【0002】
【従来の技術】
近年のメモリデバイスは、その汎用機器の高性能化に伴い、大容量化・高速化が進んでいる。デバイステストによるデバイスの不良情報(フェイルデータ)を解析する為に、メモリテスタ内には不良データを記憶させるフェイルメモリ回路が存在する。図4は、従来のフェイルメモリ回路のブロック図である。
【0003】
符号6は、被測定デバイスをテストするテスト装置であり、不良が発生している箇所のアドレス及びテストの結果をフェイルデータとしてフェイルメモリ回路1に出力する。7は、テストアドレスADを出力するパターン発生回路である。フェイルメモリ回路1は、テスト装置6から入力されたフェイルデータFDをリアルタイムでメモリユニットA〜Dに記憶する。
【0004】
ところで、フェイルメモリ回路1は、フェイルデータFDの書き込みを高速動作させるために、インタリーブ方式によりフェイルデータFDを記憶する。これにより、各メモリユニットは、「テスト周波数/メモリユニット数」の周波数で動作する。
【0005】
2は、デバイス選択信号発生回路9から入力を受けると、稼動状態となるメモリであり、書き込み信号発生回路8からの入力信号に応じて、リードモード/ライトモードが切り換えられる。
【0006】
60は、メモリ2からデータが入力されると、同データをOR回路70の入力に適合する形式に変換するDout制御回路である。また、メモリユニットA〜Dは各々同一構成である。
70は、メモリユニットA〜Dの各Dout制御回路60から出力されるデータのORをとるOR回路である。
4は、OR回路70からデータが入力されると、同データをメモリアレイ3の入力に適合する形式に変換するデータ制御回路である。
【0007】
ところで、テストにより得られたフェイルデータを、デバイスの不良解析に必要なデータへ変換するためには、並列処理されたフェイルデータをまとめる処理(インタリーブコピー)が必要となる。このインタリーブコピーの方法について図5を参照して説明する。
尚、図5の(a)は、図4のフェイルメモリ回路1を簡略化したものである。
【0008】
アドレス発生回路10は、時刻t1に、アドレスa1を発生させ、出力信号A1としてアドレスa1を、アドレス制御回路5へ出力する。アドレス制御回路5は、入力されたアドレスa1を、時刻t3に、出力信号A2として、メモリアレイ3へ出力する。この場合、アドレス発生回路10は、時刻t1から時t7まで、アドレスa1を出力し、アドレス制御回路5は、それに伴って、時刻t3から時刻t9まで、アドレスa1を出力する。
【0009】
メモリアレイ3は、アドレスa1が入力されると、時刻t5に、メモリユニットA〜Dのアドレスa1に記憶されているフェイルデータd1ー1〜d1ー4を、出力信号D1ー1〜D1ー4としてOR回路70へ出力する。
OR回路70は、入力されたフェイルデータd1−1〜d1−4をOR処理してフェイルデータd1とし、同フェイルデータd1を、データ制御回路4へ出力する。
【0010】
データ制御回路4は、時刻t8において、入力されたフェイルデータd1を、メモリアレイ3へ出力する。メモリアレイ3は、フェイルデータd1が入力されると、メモリユニットA〜Dのアドレスa1に、フェイルデータd1を上書きする。
この一連の動作により、インタリーブコピーが行われる。
【0011】
ここで、OR処理後のフェイルデータを書き込む各メモリユニットA〜Dのアドレスは、フェイルデータ読み出し時のアドレスと同じものである。そこで、上述した従来回路では、インタリーブコピーをする場合、フェイルデータを読み出す時から、OR処理後のフェイルデータを各メモリユニットに書き込む時まで(t4からt9まで)同一のアドレスを出力し続ける様になっていた。
【0012】
この結果、従来のものにおいては、リードモードから、ライトモードまでの所要クロック段数をN段とした場合、インタリーブコピーに
(レート)×(N+2)×(メモリ容量) [ns]
の処理時間が必要であった。
【0013】
【発明が解決しようとする課題】
上述したように、フェイルメモリ回路において、インタリーブ方式で書き込まれたフェイルデータは、OR処理を行って1つにまとめて、再度メモリユニットに書き込む必要がある。従来方式では、リードモードからライトモードになるまでの間、同一のアドレスを出力し続けることによりインタリーブコピーを行っていたため、回路のクロック段数に比例した処理時間を必要としていた。
【0014】
このためメモリデバイスの大容量化、及びフェイルメモリ回路の増大化は、フェイルデータ処理時間増加の原因となっていた。
本発明は、以上のことに鑑みてなされたものであり、インタリーブコピーの処理時間を最小限に抑えるフェイルメモリ回路及びそのインタリーブコピー方法を提供することを目的とする。
【0015】
【課題を解決するための手段】
上記目的を達成するために、請求項1に記載の発明は、デバイステストの結果として得られた不良メモリの情報であるフェイルデータを、複数のメモリユニットにインタリーブ方式で記憶するフェイルメモリ回路において、前記フェイルデータが記憶されているアドレスを発生するアドレス発生回路と、前記アドレス回路が発生したアドレスを予め決められた一定時間だけ遅延させるパイプライン回路と、前記予め定められた一定時間よりも短い時間間隔で、前記アドレス発生回路の出力及び前記パイプライン回路の出力を第1のアドレス及び第2のアドレスとしてそれぞれ交互に選択するセレクタと、複数の前記メモリユニットから構成され、前記セレクタで前記第1のアドレスが選択された場合に複数の前記メモリユニットの当該第1のアドレスに記憶されている前記フェイルデータを出力し、前記セレクタで前記第2のアドレスが選択された場合に所定のデータを複数の前記メモリユニットの当該第2のアドレスに書き込むメモリアレイと、前記セレクタによる前記第1のアドレスの選択によって前記メモリアレイから出力される複数の前記フェイルデータのOR処理を行い、当該OR処理により得られたデータを前記所定のデータとして前記メモリアレイに出力するOR回路とを備えることを特徴とするフェイルメモリ回路である。
【0016】
請求項2に記載の発明は、デバイステストの結果として得られた不良メモリの情報であるフェイルデータを、複数のメモリユニットにインタリーブ方式で記憶するフェイルメモリ回路のインタリーブコピー方法において、前記フェイルデータが記憶されているアドレスを発生して、前記複数のメモリユニットへ第1のアドレスとして供給すると共に、該アドレスを一定時間遅延させて前記複数のメモリユニットへ第2のアドレスとして供給し、複数の前記メモリユニットから前記第1のアドレスに基づいて読み出された複数の前記フェイルデータのOR処理を行い、当該OR処理により得られたデータを前記第2のアドレスに基づいて前記メモリユニットに書き込むことを特徴とするフェイルメモリ回路のインタリーブコピー方法である。
【0017】
【発明の実施の形態】
以下、図面を参照し、本発明の一実施形態について説明する。
本実施形態では、インタリーブコピーに用いるアドレスの発生方式として、各メモリユニットから読み出すフェイルデータのアドレスであるリードアドレスと、各メモリユニットに書き込むフェイルデータのアドレスであるライトアドレスとをレート毎に交互に出力する方式で行う。
【0018】
つまり、リードモードからライトモードまでの間、同一アドレスを与えていた従来方式とは異なり、リードアドレスを1レート分与えるリードモードと、ライトアドレスを1レート分与えるライトモードを繰り返す方式である。
【0019】
以上のことを、本発明の一実施形態によるフェイルメモリ回路である図1(a)及び同フェイルメモリ回路のタイムチャートである図1(b)に沿って説明をする。
図1は、同実施形態によるフェイルメモリ回路の構成を示すブロック図である。この図において、10は、アドレスを発生させ、第2の論理回路15に出力するアドレス発生回路である。
【0020】
論理回路15は、アドレスが入力されると、すぐに同アドレスを出力し、さらに、一定時間後に再び同アドレスを出力する。ここで、最初にアドレスを出力してから、再びアドレスを出力するまでの時間は、メモリアレイ16,OR回路70及びデータ制御回路80における処理で必要となる時間と等しく、本実施形態では、この時間は5クロックである。
【0021】
メモリアレイ16は、論理回路15からアドレス(信号A2)が入力されている時に、データ変換回路80からデータ(信号D2)が入力されると、メモリユニットの同アドレスに入力されたデータを書き込むライトモードになり、論理回路15からアドレス(信号A2)が入力されている時に、データ制御回路80からフェイルデータ(信号D2)が入力されていないと、メモリユニットA〜Dから、同アドレスに記憶されているデータを出力するリードモードになる。
【0022】
OR回路70は、メモリアレイ16の出力信号D1−1〜D1−4をOR処理する。
データ制御回路80は、OR処理されたデータをメモリアレイ16に適合する形式に変換し、変換後のデータをメモリアレイ16へ出力する。
【0023】
このような構成において、まず、アドレス発生回路10は、時刻t1に、リードアドレスとしてアドレスa1を発生させ、出力信号A1としてアドレスa1を、論理回路15へ出力する。論理回路15は、アドレスa1が入力されると、時刻t3に、出力信号A2としてリードアドレスa1を、メモリアレイ16に出力する。
メモリアレイ16は、アドレスa1が入力されると、時間t5に、メモリユニットA〜Dのアドレスa1に記憶されているフェイルデータd1ー1〜d1ー4を出力信号D1−1〜D1ー4として、OR回路70に出力する。
【0024】
OR回路70は、入力されたフェイルデータd1ー1〜d1ー4をOR処理してフェイルデータd1とし、同フェイルデータd1をデータ制御回路80に出力する。データ制御回路80は、入力されたフェイルデータd1をメモリアレイ16の入力に適合する形式に変換し、時刻t8に、出力信号D2としてフェイルデータd1を、メモリアレイ16へ出力する。
【0025】
一方、論理回路15は、時刻t8に、出力信号A2としてライトアドレスとしてアドレスa1を、再びメモリアレイ16へ出力する。
従って、メモリアレイ16は、時刻t8に、フェイルデータd1及びライトアドレスa1が入力されるので、アドレスa1に、フェイルデータd1を上書きする。
尚、時刻t2,t4,・・・において、メモリユニットへの書き込みは行わないので、ライトアドレスはダミーのアドレス(−と表記)とする。
【0026】
この様に一定時刻毎にリードアドレス、ライトアドレスを発生させ、リードモードとライトモードを交互に行うことにより、インタリーブコピーの処理時間は以下のようになる。
リードモードからライトモードまでの回路の必要段数をN段とすると、
(レート)×2×(メモリ容量)+N/2 [ns]
となる。ここでのN/2はダミーのアドレスを出力するサイクルを示す。
【0027】
以上、リードモードからライトモードまでの回路の必要段数Nがインタリーブコピー処理時間に与える影響を従来回路と比べると、従来回路では乗算で、本発明では加算で影響する。よって本発明によりインタリーブコピーの処理時間の短縮が可能となる。
【0028】
次に、本発明の他の実施形態によるインタリーブコピーの方式を実現する回路構成を図2に、タイムチャートを図3に示す。尚、図2において、図1の各部と同一の部分には、同一の符号が付してある。
【0029】
20は、アドレス発生回路10から入力されたアドレスを必要段数分遅延させるパイプライン回路である。パイプライン回路20において、遅延させる段数は、メモリアレイ16にリードアドレスを与えてから、OR処理されたフェイルデータを書き込むまでの間に必要となるクロック段数である。つまり、アドレス制御回路50、Dout制御回路60、データ制御回路80の処理にクロック段数がX段必要である場合、パイプライン回路20は、入力されたデータをX段数分シフトさせる。
【0030】
30は、入力された選択信号S1が”L(ロー)”である場合、アドレス発生回路10から入力された信号A10を出力し、入力された選択信号S1が”H(ハイ)”である場合、パイプライン回路20から入力された信号A20を出力するセレクタである。
【0031】
選択信号発生回路40は、1クロック毎に”L”と”H”を交互に出力する選択信号S1を、セレクタ30へ出力する。アドレス制御回路50は、入力されたアドレスをメモリ17の入力に適合する形式に変換し、変換されたアドレスをメモリ17へ出力する。Dout制御回路60は、入力されたデータをOR回路70の入力に適合する形式に変換し、変換後のデータをOR回路70へ出力する。
また、メモリユニットA〜Dは同一構成である。
【0032】
次に、以上の構成によるフェイルメモリ回路の動作について説明する。
アドレス発生回路10は、図3に示す時刻t1に、リードアドレスとしてアドレスa1を発生させ、出力信号A10としてパイプライン回路20及びセレクタ30へ出力する。セレクタ30は、時刻t1に、選択信号S1が”L”であるので、A(アドレス発生回路10からの入力)を選択してアドレスa1を読み込み、アドレス制御回路50へ出力する。
アドレス制御回路50は、入力されたアドレスa1をメモリ17の入力に適合する形式に変換し、時刻t3に、出力信号A3としてメモリ17へ出力する。
【0033】
メモリ17は、アドレスa1が入力されると、時刻t5に、メモリユニットA〜Dのアドレスa1に記憶されているフェイルデータd1ー1〜d1ー4を、Dout制御回路60へ出力する。Dout制御回路60は、フェイルデータd1ー1〜d1ー4をOR回路70の入力に適合する形式に変換し、変換後のフェイルデータd1ー1〜d1ー4を出力信号D10ー1〜D10ー4として、OR回路70へ出力する。
【0034】
OR回路70は、入力されたフェイルデータd1ー1〜d1ー4をOR処理してフェイルデータd1とし、出力信号D20として同フェイルデータd1を、データ制御回路80へ出力する。データ制御回路80は、入力されたフェイルデータをメモリ17の入力に適合する形式に変換し、時刻t8に、出力信号D30として変換後のフェイルデータd1を、メモリ17へ出力する。
【0035】
一方、パイプライン回路20は、時刻t6に、ライトアドレスとしてアドレスa1を、セレクタ30へ出力する。セレクタ30は、時刻t6に、選択信号S1が、”H”であるので、B(パイプライン回路20からの入力)を選択してアドレスa1を読み込み、アドレス制御回路50へ出力する。アドレス制御回路50は、入力されたアドレスa1をメモリ17の入力に適合する形式に変換し、時刻t8に、出力信号A30として変換後のライトアドレスa1を、メモリ17へ出力する。
【0036】
従って、メモリ17は、時刻t8に、フェイルデータd1及びライトアドレスa1が入力されるので、メモリユニットA〜Dのアドレスa1に、フェイルデータd1を上書きする。
以上、この発明の実施形態を図面を参照して詳述してきたが、この発明には、上述した実施形態のみならず、この発明の要旨を逸脱しない範囲の設計,変更等も勿論含まれる。
【0037】
【発明の効果】
以上説明したように、この発明によれば、フェイルメモリ回路の段数が増加した場合でも、インタリーブコピーを最小限の処理時間で行うことができる効果がある。
【図面の簡単な説明】
【図1】 本発明の一実施形態によるフェイルメモリ回路のブロック図である。
【図2】 本発明の他の実施形態によるフェイルメモリ回路のブロック図である。
【図3】 同他の実施形態によるフェイルメモリ回路のタイムチャートである。
【図4】 従来のフェイルメモリ回路のブロック図である。
【図5】 従来のフェイルメモリ回路のブロック図及びタイムチャートである。
【符号の説明】
10 アドレス発生回路
15 論理回路
16 メモリアレイ
17 メモリ
20 パイプライン回路
30 セレクタ
40 選択信号発生回路
50 アドレス制御回路
60 Dout制御回路
70 OR回路
80 データ制御回路
Claims (2)
- デバイステストの結果として得られた不良メモリの情報であるフェイルデータを、複数のメモリユニットにインタリーブ方式で記憶するフェイルメモリ回路において、
前記フェイルデータが記憶されているアドレスを発生するアドレス発生回路と、
前記アドレス回路が発生したアドレスを予め決められた一定時間だけ遅延させるパイプライン回路と、
前記予め定められた一定時間よりも短い時間間隔で、前記アドレス発生回路の出力及び前記パイプライン回路の出力を第1のアドレス及び第2のアドレスとしてそれぞれ交互に選択するセレクタと、
複数の前記メモリユニットから構成され、前記セレクタで前記第1のアドレスが選択された場合に複数の前記メモリユニットの当該第1のアドレスに記憶されている前記フェイルデータを出力し、前記セレクタで前記第2のアドレスが選択された場合に所定のデータを複数の前記メモリユニットの当該第2のアドレスに書き込むメモリアレイと、
前記セレクタによる前記第1のアドレスの選択によって前記メモリアレイから出力される複数の前記フェイルデータのOR処理を行い、当該OR処理により得られたデータを前記所定のデータとして前記メモリアレイに出力するOR回路と
を備えることを特徴とするフェイルメモリ回路。 - デバイステストの結果として得られた不良メモリの情報であるフェイルデータを、複数のメモリユニットにインタリーブ方式で記憶するフェイルメモリ回路のインタリーブコピー方法において、
前記フェイルデータが記憶されているアドレスを発生して、前記複数のメモリユニットへ第1のアドレスとして供給すると共に、該アドレスを一定時間遅延させて前記複数のメモリユニットへ第2のアドレスとして供給し、
複数の前記メモリユニットから前記第1のアドレスに基づいて読み出された複数の前記フェイルデータのOR処理を行い、当該OR処理により得られたデータを前記第2のアドレスに基づいて前記メモリユニットに書き込むことを特徴とするフェイルメモリ回路のインタリーブコピー方法。
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