JP2001101897A - フェイルメモリ回路及びそのインタリーブコピー方法 - Google Patents
フェイルメモリ回路及びそのインタリーブコピー方法Info
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- Techniques For Improving Reliability Of Storages (AREA)
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 インタリーブコピーの処理時間を最小限に抑
えるフェイルメモリ回路及びそのインタリーブコピー方
法を提供する。 【解決手段】 アドレス発生回路１０は、フェイルデー
タを記憶しているアドレスを発生させる。論理回路１５
は、アドレスが入力されると、該アドレスを予め決めら
れた一定時間だけ遅延させる回路と、２値レベル信号で
ある選択信号を出力する回路と、選択信号の値に応じて
アドレス発生回路１０から入力された信号またはパイプ
ライン回路から入力された信号を出力する回路とから構
成されている。メモリアレイ１６は、アドレスが入力さ
れると、メモリユニットＡ〜Ｄの該アドレスに記憶され
ているフェイルデータを出力するか、または、入力され
たフェイルデータをメモリユニットＡ〜Ｄの該アドレス
に書き込む。ＯＲ回路７０は、入力された複数のフェイ
ルデータのＯＲをとり、メモリアレイ１６に出力する。
えるフェイルメモリ回路及びそのインタリーブコピー方
法を提供する。 【解決手段】 アドレス発生回路１０は、フェイルデー
タを記憶しているアドレスを発生させる。論理回路１５
は、アドレスが入力されると、該アドレスを予め決めら
れた一定時間だけ遅延させる回路と、２値レベル信号で
ある選択信号を出力する回路と、選択信号の値に応じて
アドレス発生回路１０から入力された信号またはパイプ
ライン回路から入力された信号を出力する回路とから構
成されている。メモリアレイ１６は、アドレスが入力さ
れると、メモリユニットＡ〜Ｄの該アドレスに記憶され
ているフェイルデータを出力するか、または、入力され
たフェイルデータをメモリユニットＡ〜Ｄの該アドレス
に書き込む。ＯＲ回路７０は、入力された複数のフェイ
ルデータのＯＲをとり、メモリアレイ１６に出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリデバイスの
試験装置において、その不良情報（フェイルデータ）を
記憶させておくフェイルメモリ回路及びフェイルメモリ
回路のインタリーブコピー方法に関するものである。
試験装置において、その不良情報（フェイルデータ）を
記憶させておくフェイルメモリ回路及びフェイルメモリ
回路のインタリーブコピー方法に関するものである。
【０００２】
【従来の技術】近年のメモリデバイスは、その汎用機器
の高性能化に伴い、大容量化・高速化が進んでいる。デ
バイステストによるデバイスの不良情報（フェイルデー
タ）を解析する為に、メモリテスタ内には不良データを
記憶させるフェイルメモリ回路が存在する。図４は、従
来のフェイルメモリ回路のブロック図である。
の高性能化に伴い、大容量化・高速化が進んでいる。デ
バイステストによるデバイスの不良情報（フェイルデー
タ）を解析する為に、メモリテスタ内には不良データを
記憶させるフェイルメモリ回路が存在する。図４は、従
来のフェイルメモリ回路のブロック図である。
【０００３】符号６は、被測定デバイスをテストするテ
スト装置であり、不良が発生している箇所のアドレス及
びテストの結果をフェイルデータとしてフェイルメモリ
回路１に出力する。７は、テストアドレスＡＤを出力す
るパターン発生回路である。フェイルメモリ回路１は、
テスト装置６から入力されたフェイルデータＦＤをリア
ルタイムでメモリユニットＡ〜Ｄに記憶する。
スト装置であり、不良が発生している箇所のアドレス及
びテストの結果をフェイルデータとしてフェイルメモリ
回路１に出力する。７は、テストアドレスＡＤを出力す
るパターン発生回路である。フェイルメモリ回路１は、
テスト装置６から入力されたフェイルデータＦＤをリア
ルタイムでメモリユニットＡ〜Ｄに記憶する。
【０００４】ところで、フェイルメモリ回路１は、フェ
イルデータＦＤの書き込みを高速動作させるために、イ
ンタリーブ方式によりフェイルデータＦＤを記憶する。
これにより、各メモリユニットは、「テスト周波数／メ
モリユニット数」の周波数で動作する。
イルデータＦＤの書き込みを高速動作させるために、イ
ンタリーブ方式によりフェイルデータＦＤを記憶する。
これにより、各メモリユニットは、「テスト周波数／メ
モリユニット数」の周波数で動作する。
【０００５】２は、デバイス選択信号発生回路９から入
力を受けると、稼動状態となるメモリであり、書き込み
信号発生回路８からの入力信号に応じて、リードモード
／ライトモードが切り換えられる。
力を受けると、稼動状態となるメモリであり、書き込み
信号発生回路８からの入力信号に応じて、リードモード
／ライトモードが切り換えられる。
【０００６】６０は、メモリ２からデータが入力される
と、同データをＯＲ回路７０の入力に適合する形式に変
換するＤｏｕｔ制御回路である。また、メモリユニット
Ａ〜Ｄは各々同一構成である。７０は、メモリユニット
Ａ〜Ｄの各Ｄｏｕｔ制御回路６０から出力されるデータ
のＯＲをとるＯＲ回路である。４は、ＯＲ回路７０から
データが入力されると、同データをメモリアレイ３の入
力に適合する形式に変換するデータ制御回路である。
と、同データをＯＲ回路７０の入力に適合する形式に変
換するＤｏｕｔ制御回路である。また、メモリユニット
Ａ〜Ｄは各々同一構成である。７０は、メモリユニット
Ａ〜Ｄの各Ｄｏｕｔ制御回路６０から出力されるデータ
のＯＲをとるＯＲ回路である。４は、ＯＲ回路７０から
データが入力されると、同データをメモリアレイ３の入
力に適合する形式に変換するデータ制御回路である。
【０００７】ところで、テストにより得られたフェイル
データを、デバイスの不良解析に必要なデータへ変換す
るためには、並列処理されたフェイルデータをまとめる
処理（インタリーブコピー）が必要となる。このインタ
リーブコピーの方法について図５を参照して説明する。
尚、図５の（ａ）は、図４のフェイルメモリ回路１を簡
略化したものである。
データを、デバイスの不良解析に必要なデータへ変換す
るためには、並列処理されたフェイルデータをまとめる
処理（インタリーブコピー）が必要となる。このインタ
リーブコピーの方法について図５を参照して説明する。
尚、図５の（ａ）は、図４のフェイルメモリ回路１を簡
略化したものである。
【０００８】アドレス発生回路１０は、時刻ｔ１に、ア
ドレスａ１を発生させ、出力信号Ａ１としてアドレスａ
１を、アドレス制御回路５へ出力する。アドレス制御回
路５は、入力されたアドレスａ１を、時刻ｔ３に、出力
信号Ａ２として、メモリアレイ３へ出力する。この場
合、アドレス発生回路１０は、時刻ｔ１から時ｔ７ま
で、アドレスａ１を出力し、アドレス制御回路５は、そ
れに伴って、時刻ｔ３から時刻ｔ９まで、アドレスａ１
を出力する。
ドレスａ１を発生させ、出力信号Ａ１としてアドレスａ
１を、アドレス制御回路５へ出力する。アドレス制御回
路５は、入力されたアドレスａ１を、時刻ｔ３に、出力
信号Ａ２として、メモリアレイ３へ出力する。この場
合、アドレス発生回路１０は、時刻ｔ１から時ｔ７ま
で、アドレスａ１を出力し、アドレス制御回路５は、そ
れに伴って、時刻ｔ３から時刻ｔ９まで、アドレスａ１
を出力する。
【０００９】メモリアレイ３は、アドレスａ１が入力さ
れると、時刻ｔ５に、メモリユニットＡ〜Ｄのアドレス
ａ１に記憶されているフェイルデータｄ１ー１〜ｄ１ー
４を、出力信号Ｄ１ー１〜Ｄ１ー４としてＯＲ回路７０
へ出力する。ＯＲ回路７０は、入力されたフェイルデー
タｄ１−１〜ｄ１−４をＯＲ処理してフェイルデータｄ
１とし、同フェイルデータｄ１を、データ制御回路４へ
出力する。
れると、時刻ｔ５に、メモリユニットＡ〜Ｄのアドレス
ａ１に記憶されているフェイルデータｄ１ー１〜ｄ１ー
４を、出力信号Ｄ１ー１〜Ｄ１ー４としてＯＲ回路７０
へ出力する。ＯＲ回路７０は、入力されたフェイルデー
タｄ１−１〜ｄ１−４をＯＲ処理してフェイルデータｄ
１とし、同フェイルデータｄ１を、データ制御回路４へ
出力する。
【００１０】データ制御回路４は、時刻ｔ８において、
入力されたフェイルデータｄ１を、メモリアレイ３へ出
力する。メモリアレイ３は、フェイルデータｄ１が入力
されると、メモリユニットＡ〜Ｄのアドレスａ１に、フ
ェイルデータｄ１を上書きする。この一連の動作によ
り、インタリーブコピーが行われる。
入力されたフェイルデータｄ１を、メモリアレイ３へ出
力する。メモリアレイ３は、フェイルデータｄ１が入力
されると、メモリユニットＡ〜Ｄのアドレスａ１に、フ
ェイルデータｄ１を上書きする。この一連の動作によ
り、インタリーブコピーが行われる。
【００１１】ここで、ＯＲ処理後のフェイルデータを書
き込む各メモリユニットＡ〜Ｄのアドレスは、フェイル
データ読み出し時のアドレスと同じものである。そこ
で、上述した従来回路では、インタリーブコピーをする
場合、フェイルデータを読み出す時から、ＯＲ処理後の
フェイルデータを各メモリユニットに書き込む時まで
（ｔ４からｔ９まで）同一のアドレスを出力し続ける様
になっていた。
き込む各メモリユニットＡ〜Ｄのアドレスは、フェイル
データ読み出し時のアドレスと同じものである。そこ
で、上述した従来回路では、インタリーブコピーをする
場合、フェイルデータを読み出す時から、ＯＲ処理後の
フェイルデータを各メモリユニットに書き込む時まで
（ｔ４からｔ９まで）同一のアドレスを出力し続ける様
になっていた。
【００１２】この結果、従来のものにおいては、リード
モードから、ライトモードまでの所要クロック段数をＮ
段とした場合、インタリーブコピーに （レート）×（Ｎ＋２）×（メモリ容量） ［ｎｓ］ の処理時間が必要であった。
モードから、ライトモードまでの所要クロック段数をＮ
段とした場合、インタリーブコピーに （レート）×（Ｎ＋２）×（メモリ容量） ［ｎｓ］ の処理時間が必要であった。
【００１３】
【発明が解決しようとする課題】上述したように、フェ
イルメモリ回路において、インタリーブ方式で書き込ま
れたフェイルデータは、ＯＲ処理を行って１つにまとめ
て、再度メモリユニットに書き込む必要がある。従来方
式では、リードモードからライトモードになるまでの
間、同一のアドレスを出力し続けることによりインタリ
ーブコピーを行っていたため、回路のクロック段数に比
例した処理時間を必要としていた。
イルメモリ回路において、インタリーブ方式で書き込ま
れたフェイルデータは、ＯＲ処理を行って１つにまとめ
て、再度メモリユニットに書き込む必要がある。従来方
式では、リードモードからライトモードになるまでの
間、同一のアドレスを出力し続けることによりインタリ
ーブコピーを行っていたため、回路のクロック段数に比
例した処理時間を必要としていた。
【００１４】このためメモリデバイスの大容量化、及び
フェイルメモリ回路の増大化は、フェイルデータ処理時
間増加の原因となっていた。本発明は、以上のことに鑑
みてなされたものであり、インタリーブコピーの処理時
間を最小限に抑えるフェイルメモリ回路及びそのインタ
リーブコピー方法を提供することを目的とする。
フェイルメモリ回路の増大化は、フェイルデータ処理時
間増加の原因となっていた。本発明は、以上のことに鑑
みてなされたものであり、インタリーブコピーの処理時
間を最小限に抑えるフェイルメモリ回路及びそのインタ
リーブコピー方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載の発明は、デバイステストの結果と
して得られた不良メモリの情報であるフェイルデータ
を、複数のメモリユニットにインタリーブ方式で記憶す
るフェイルメモリ回路において、前記フェイルデータを
記憶しているアドレスを発生させるアドレス発生回路
と、前記アドレス回路によって発生したアドレスが入力
されると、該アドレスを予め決められた一定時間だけ遅
延させるパイプライン回路と、２値レベル信号である選
択信号を発生し、出力する選択信号発生回路と、前記ア
ドレス発生回路または前記パイプライン回路の出力のい
ずれか一方を前記選択信号に基づいて選択し、出力する
セレクタと、複数の前記メモリユニットから構成され、
前記セレクタからアドレスが入力されると、各メモリア
レイの該アドレスに記憶されている前記フェイルデータ
を出力するか、または、入力された前記フェイルデータ
を各メモリアレイの該アドレスに書き込むメモリアレイ
と、前記メモリアレイから入力される複数の前記フェイ
ルデータのＯＲをとり、前記メモリアレイに出力するＯ
Ｒ回路とを有することを特徴とするフェイルメモリ回路
である。
に、請求項１に記載の発明は、デバイステストの結果と
して得られた不良メモリの情報であるフェイルデータ
を、複数のメモリユニットにインタリーブ方式で記憶す
るフェイルメモリ回路において、前記フェイルデータを
記憶しているアドレスを発生させるアドレス発生回路
と、前記アドレス回路によって発生したアドレスが入力
されると、該アドレスを予め決められた一定時間だけ遅
延させるパイプライン回路と、２値レベル信号である選
択信号を発生し、出力する選択信号発生回路と、前記ア
ドレス発生回路または前記パイプライン回路の出力のい
ずれか一方を前記選択信号に基づいて選択し、出力する
セレクタと、複数の前記メモリユニットから構成され、
前記セレクタからアドレスが入力されると、各メモリア
レイの該アドレスに記憶されている前記フェイルデータ
を出力するか、または、入力された前記フェイルデータ
を各メモリアレイの該アドレスに書き込むメモリアレイ
と、前記メモリアレイから入力される複数の前記フェイ
ルデータのＯＲをとり、前記メモリアレイに出力するＯ
Ｒ回路とを有することを特徴とするフェイルメモリ回路
である。
【００１６】請求項２に記載の発明は、デバイステスト
の結果として得られた不良メモリの情報であるフェイル
データを、複数のメモリユニットにインタリーブ方式で
記憶するフェイルメモリ回路において、前記フェイルデ
ータが記憶されているアドレスを発生して、前記複数の
メモリユニットへ第１のアドレスとして供給すると共
に、該アドレスを一定時間遅延させて前記複数のメモリ
ユニットへ第２のアドレスとして供給し、複数の前記メ
モリユニットから前記第１のアドレスに基づいて読み出
された複数の前記フェイルデータのＯＲをとり、上記Ｏ
Ｒ処理により得られたデータを前記メモリユニットへ、
前記第２のアドレスに基づいて書き込むことを特徴とす
るフェイルメモリ回路のインタリーブコピー方法であ
る。
の結果として得られた不良メモリの情報であるフェイル
データを、複数のメモリユニットにインタリーブ方式で
記憶するフェイルメモリ回路において、前記フェイルデ
ータが記憶されているアドレスを発生して、前記複数の
メモリユニットへ第１のアドレスとして供給すると共
に、該アドレスを一定時間遅延させて前記複数のメモリ
ユニットへ第２のアドレスとして供給し、複数の前記メ
モリユニットから前記第１のアドレスに基づいて読み出
された複数の前記フェイルデータのＯＲをとり、上記Ｏ
Ｒ処理により得られたデータを前記メモリユニットへ、
前記第２のアドレスに基づいて書き込むことを特徴とす
るフェイルメモリ回路のインタリーブコピー方法であ
る。
【００１７】
【発明の実施の形態】以下、図面を参照し、本発明の一
実施形態について説明する。本実施形態では、インタリ
ーブコピーに用いるアドレスの発生方式として、各メモ
リユニットから読み出すフェイルデータのアドレスであ
るリードアドレスと、各メモリユニットに書き込むフェ
イルデータのアドレスであるライトアドレスとをレート
毎に交互に出力する方式で行う。
実施形態について説明する。本実施形態では、インタリ
ーブコピーに用いるアドレスの発生方式として、各メモ
リユニットから読み出すフェイルデータのアドレスであ
るリードアドレスと、各メモリユニットに書き込むフェ
イルデータのアドレスであるライトアドレスとをレート
毎に交互に出力する方式で行う。
【００１８】つまり、リードモードからライトモードま
での間、同一アドレスを与えていた従来方式とは異な
り、リードアドレスを１レート分与えるリードモード
と、ライトアドレスを１レート分与えるライトモードを
繰り返す方式である。
での間、同一アドレスを与えていた従来方式とは異な
り、リードアドレスを１レート分与えるリードモード
と、ライトアドレスを１レート分与えるライトモードを
繰り返す方式である。
【００１９】以上のことを、本発明の一実施形態による
フェイルメモリ回路である図１（ａ）及び同フェイルメ
モリ回路のタイムチャートである図１（ｂ）に沿って説
明をする。図１は、同実施形態によるフェイルメモリ回
路の構成を示すブロック図である。この図において、１
０は、アドレスを発生させ、第２の論理回路１５に出力
するアドレス発生回路である。
フェイルメモリ回路である図１（ａ）及び同フェイルメ
モリ回路のタイムチャートである図１（ｂ）に沿って説
明をする。図１は、同実施形態によるフェイルメモリ回
路の構成を示すブロック図である。この図において、１
０は、アドレスを発生させ、第２の論理回路１５に出力
するアドレス発生回路である。
【００２０】論理回路１５は、アドレスが入力される
と、すぐに同アドレスを出力し、さらに、一定時間後に
再び同アドレスを出力する。ここで、最初にアドレスを
出力してから、再びアドレスを出力するまでの時間は、
メモリアレイ１６，ＯＲ回路７０及びデータ制御回路８
０における処理で必要となる時間と等しく、本実施形態
では、この時間は５クロックである。
と、すぐに同アドレスを出力し、さらに、一定時間後に
再び同アドレスを出力する。ここで、最初にアドレスを
出力してから、再びアドレスを出力するまでの時間は、
メモリアレイ１６，ＯＲ回路７０及びデータ制御回路８
０における処理で必要となる時間と等しく、本実施形態
では、この時間は５クロックである。
【００２１】メモリアレイ１６は、論理回路１５からア
ドレス（信号Ａ２）が入力されている時に、データ変換
回路８０からデータ（信号Ｄ２）が入力されると、メモ
リユニットの同アドレスに入力されたデータを書き込む
ライトモードになり、論理回路１５からアドレス（信号
Ａ２）が入力されている時に、データ制御回路８０から
フェイルデータ（信号Ｄ２）が入力されていないと、メ
モリユニットＡ〜Ｄから、同アドレスに記憶されている
データを出力するリードモードになる。
ドレス（信号Ａ２）が入力されている時に、データ変換
回路８０からデータ（信号Ｄ２）が入力されると、メモ
リユニットの同アドレスに入力されたデータを書き込む
ライトモードになり、論理回路１５からアドレス（信号
Ａ２）が入力されている時に、データ制御回路８０から
フェイルデータ（信号Ｄ２）が入力されていないと、メ
モリユニットＡ〜Ｄから、同アドレスに記憶されている
データを出力するリードモードになる。
【００２２】ＯＲ回路７０は、メモリアレイ１６の出力
信号Ｄ１−１〜Ｄ１−４をＯＲ処理する。データ制御回
路８０は、ＯＲ処理されたデータをメモリアレイ１６に
適合する形式に変換し、変換後のデータをメモリアレイ
１６へ出力する。
信号Ｄ１−１〜Ｄ１−４をＯＲ処理する。データ制御回
路８０は、ＯＲ処理されたデータをメモリアレイ１６に
適合する形式に変換し、変換後のデータをメモリアレイ
１６へ出力する。
【００２３】このような構成において、まず、アドレス
発生回路１０は、時刻ｔ１に、リードアドレスとしてア
ドレスａ１を発生させ、出力信号Ａ１としてアドレスａ
１を、論理回路１５へ出力する。論理回路１５は、アド
レスａ１が入力されると、時刻ｔ３に、出力信号Ａ２と
してリードアドレスａ１を、メモリアレイ１６に出力す
る。メモリアレイ１６は、アドレスａ１が入力される
と、時間ｔ５に、メモリユニットＡ〜Ｄのアドレスａ１
に記憶されているフェイルデータｄ１ー１〜ｄ１ー４を
出力信号Ｄ１−１〜Ｄ１ー４として、ＯＲ回路７０に出
力する。
発生回路１０は、時刻ｔ１に、リードアドレスとしてア
ドレスａ１を発生させ、出力信号Ａ１としてアドレスａ
１を、論理回路１５へ出力する。論理回路１５は、アド
レスａ１が入力されると、時刻ｔ３に、出力信号Ａ２と
してリードアドレスａ１を、メモリアレイ１６に出力す
る。メモリアレイ１６は、アドレスａ１が入力される
と、時間ｔ５に、メモリユニットＡ〜Ｄのアドレスａ１
に記憶されているフェイルデータｄ１ー１〜ｄ１ー４を
出力信号Ｄ１−１〜Ｄ１ー４として、ＯＲ回路７０に出
力する。
【００２４】ＯＲ回路７０は、入力されたフェイルデー
タｄ１ー１〜ｄ１ー４をＯＲ処理してフェイルデータｄ
１とし、同フェイルデータｄ１をデータ制御回路８０に
出力する。データ制御回路８０は、入力されたフェイル
データｄ１をメモリアレイ１６の入力に適合する形式に
変換し、時刻ｔ８に、出力信号Ｄ２としてフェイルデー
タｄ１を、メモリアレイ１６へ出力する。
タｄ１ー１〜ｄ１ー４をＯＲ処理してフェイルデータｄ
１とし、同フェイルデータｄ１をデータ制御回路８０に
出力する。データ制御回路８０は、入力されたフェイル
データｄ１をメモリアレイ１６の入力に適合する形式に
変換し、時刻ｔ８に、出力信号Ｄ２としてフェイルデー
タｄ１を、メモリアレイ１６へ出力する。
【００２５】一方、論理回路１５は、時刻ｔ８に、出力
信号Ａ２としてライトアドレスとしてアドレスａ１を、
再びメモリアレイ１６へ出力する。従って、メモリアレ
イ１６は、時刻ｔ８に、フェイルデータｄ１及びライト
アドレスａ１が入力されるので、アドレスａ１に、フェ
イルデータｄ１を上書きする。尚、時刻ｔ２，ｔ４，・
・・において、メモリユニットへの書き込みは行わない
ので、ライトアドレスはダミーのアドレス（−と表記）
とする。
信号Ａ２としてライトアドレスとしてアドレスａ１を、
再びメモリアレイ１６へ出力する。従って、メモリアレ
イ１６は、時刻ｔ８に、フェイルデータｄ１及びライト
アドレスａ１が入力されるので、アドレスａ１に、フェ
イルデータｄ１を上書きする。尚、時刻ｔ２，ｔ４，・
・・において、メモリユニットへの書き込みは行わない
ので、ライトアドレスはダミーのアドレス（−と表記）
とする。
【００２６】この様に一定時刻毎にリードアドレス、ラ
イトアドレスを発生させ、リードモードとライトモード
を交互に行うことにより、インタリーブコピーの処理時
間は以下のようになる。リードモードからライトモード
までの回路の必要段数をＮ段とすると、 （レート）×２×（メモリ容量）＋Ｎ／２ ［ｎｓ］ となる。ここでのＮ／２はダミーのアドレスを出力する
サイクルを示す。
イトアドレスを発生させ、リードモードとライトモード
を交互に行うことにより、インタリーブコピーの処理時
間は以下のようになる。リードモードからライトモード
までの回路の必要段数をＮ段とすると、 （レート）×２×（メモリ容量）＋Ｎ／２ ［ｎｓ］ となる。ここでのＮ／２はダミーのアドレスを出力する
サイクルを示す。
【００２７】以上、リードモードからライトモードまで
の回路の必要段数Ｎがインタリーブコピー処理時間に与
える影響を従来回路と比べると、従来回路では乗算で、
本発明では加算で影響する。よって本発明によりインタ
リーブコピーの処理時間の短縮が可能となる。
の回路の必要段数Ｎがインタリーブコピー処理時間に与
える影響を従来回路と比べると、従来回路では乗算で、
本発明では加算で影響する。よって本発明によりインタ
リーブコピーの処理時間の短縮が可能となる。
【００２８】次に、本発明の他の実施形態によるインタ
リーブコピーの方式を実現する回路構成を図２に、タイ
ムチャートを図３に示す。尚、図２において、図１の各
部と同一の部分には、同一の符号が付してある。
リーブコピーの方式を実現する回路構成を図２に、タイ
ムチャートを図３に示す。尚、図２において、図１の各
部と同一の部分には、同一の符号が付してある。
【００２９】２０は、アドレス発生回路１０から入力さ
れたアドレスを必要段数分遅延させるパイプライン回路
である。パイプライン回路２０において、遅延させる段
数は、メモリアレイ１６にリードアドレスを与えてか
ら、ＯＲ処理されたフェイルデータを書き込むまでの間
に必要となるクロック段数である。つまり、アドレス制
御回路５０、Ｄｏｕｔ制御回路６０、データ制御回路８
０の処理にクロック段数がＸ段必要である場合、パイプ
ライン回路２０は、入力されたデータをＸ段数分シフト
させる。
れたアドレスを必要段数分遅延させるパイプライン回路
である。パイプライン回路２０において、遅延させる段
数は、メモリアレイ１６にリードアドレスを与えてか
ら、ＯＲ処理されたフェイルデータを書き込むまでの間
に必要となるクロック段数である。つまり、アドレス制
御回路５０、Ｄｏｕｔ制御回路６０、データ制御回路８
０の処理にクロック段数がＸ段必要である場合、パイプ
ライン回路２０は、入力されたデータをＸ段数分シフト
させる。
【００３０】３０は、入力された選択信号Ｓ１が”Ｌ
（ロー）”である場合、アドレス発生回路１０から入力
された信号Ａ１０を出力し、入力された選択信号Ｓ１
が”Ｈ（ハイ）”である場合、パイプライン回路２０か
ら入力された信号Ａ２０を出力するセレクタである。
（ロー）”である場合、アドレス発生回路１０から入力
された信号Ａ１０を出力し、入力された選択信号Ｓ１
が”Ｈ（ハイ）”である場合、パイプライン回路２０か
ら入力された信号Ａ２０を出力するセレクタである。
【００３１】選択信号発生回路４０は、１クロック毎
に”Ｌ”と”Ｈ”を交互に出力する選択信号Ｓ１を、セ
レクタ３０へ出力する。アドレス制御回路５０は、入力
されたアドレスをメモリ１７の入力に適合する形式に変
換し、変換されたアドレスをメモリ１７へ出力する。Ｄ
ｏｕｔ制御回路６０は、入力されたデータをＯＲ回路７
０の入力に適合する形式に変換し、変換後のデータをＯ
Ｒ回路７０へ出力する。また、メモリユニットＡ〜Ｄは
同一構成である。
に”Ｌ”と”Ｈ”を交互に出力する選択信号Ｓ１を、セ
レクタ３０へ出力する。アドレス制御回路５０は、入力
されたアドレスをメモリ１７の入力に適合する形式に変
換し、変換されたアドレスをメモリ１７へ出力する。Ｄ
ｏｕｔ制御回路６０は、入力されたデータをＯＲ回路７
０の入力に適合する形式に変換し、変換後のデータをＯ
Ｒ回路７０へ出力する。また、メモリユニットＡ〜Ｄは
同一構成である。
【００３２】次に、以上の構成によるフェイルメモリ回
路の動作について説明する。アドレス発生回路１０は、
図３に示す時刻ｔ１に、リードアドレスとしてアドレス
ａ１を発生させ、出力信号Ａ１０としてパイプライン回
路２０及びセレクタ３０へ出力する。セレクタ３０は、
時刻ｔ１に、選択信号Ｓ１が”Ｌ”であるので、Ａ（ア
ドレス発生回路１０からの入力）を選択してアドレスａ
１を読み込み、アドレス制御回路５０へ出力する。アド
レス制御回路５０は、入力されたアドレスａ１をメモリ
１７の入力に適合する形式に変換し、時刻ｔ３に、出力
信号Ａ３としてメモリ１７へ出力する。
路の動作について説明する。アドレス発生回路１０は、
図３に示す時刻ｔ１に、リードアドレスとしてアドレス
ａ１を発生させ、出力信号Ａ１０としてパイプライン回
路２０及びセレクタ３０へ出力する。セレクタ３０は、
時刻ｔ１に、選択信号Ｓ１が”Ｌ”であるので、Ａ（ア
ドレス発生回路１０からの入力）を選択してアドレスａ
１を読み込み、アドレス制御回路５０へ出力する。アド
レス制御回路５０は、入力されたアドレスａ１をメモリ
１７の入力に適合する形式に変換し、時刻ｔ３に、出力
信号Ａ３としてメモリ１７へ出力する。
【００３３】メモリ１７は、アドレスａ１が入力される
と、時刻ｔ５に、メモリユニットＡ〜Ｄのアドレスａ１
に記憶されているフェイルデータｄ１ー１〜ｄ１ー４
を、Ｄｏｕｔ制御回路６０へ出力する。Ｄｏｕｔ制御回
路６０は、フェイルデータｄ１ー１〜ｄ１ー４をＯＲ回
路７０の入力に適合する形式に変換し、変換後のフェイ
ルデータｄ１ー１〜ｄ１ー４を出力信号Ｄ１０ー１〜Ｄ
１０ー４として、ＯＲ回路７０へ出力する。
と、時刻ｔ５に、メモリユニットＡ〜Ｄのアドレスａ１
に記憶されているフェイルデータｄ１ー１〜ｄ１ー４
を、Ｄｏｕｔ制御回路６０へ出力する。Ｄｏｕｔ制御回
路６０は、フェイルデータｄ１ー１〜ｄ１ー４をＯＲ回
路７０の入力に適合する形式に変換し、変換後のフェイ
ルデータｄ１ー１〜ｄ１ー４を出力信号Ｄ１０ー１〜Ｄ
１０ー４として、ＯＲ回路７０へ出力する。
【００３４】ＯＲ回路７０は、入力されたフェイルデー
タｄ１ー１〜ｄ１ー４をＯＲ処理してフェイルデータｄ
１とし、出力信号Ｄ２０として同フェイルデータｄ１
を、データ制御回路８０へ出力する。データ制御回路８
０は、入力されたフェイルデータをメモリ１７の入力に
適合する形式に変換し、時刻ｔ８に、出力信号Ｄ３０と
して変換後のフェイルデータｄ１を、メモリ１７へ出力
する。
タｄ１ー１〜ｄ１ー４をＯＲ処理してフェイルデータｄ
１とし、出力信号Ｄ２０として同フェイルデータｄ１
を、データ制御回路８０へ出力する。データ制御回路８
０は、入力されたフェイルデータをメモリ１７の入力に
適合する形式に変換し、時刻ｔ８に、出力信号Ｄ３０と
して変換後のフェイルデータｄ１を、メモリ１７へ出力
する。
【００３５】一方、パイプライン回路２０は、時刻ｔ６
に、ライトアドレスとしてアドレスａ１を、セレクタ３
０へ出力する。セレクタ３０は、時刻ｔ６に、選択信号
Ｓ１が、”Ｈ”であるので、Ｂ（パイプライン回路２０
からの入力）を選択してアドレスａ１を読み込み、アド
レス制御回路５０へ出力する。アドレス制御回路５０
は、入力されたアドレスａ１をメモリ１７の入力に適合
する形式に変換し、時刻ｔ８に、出力信号Ａ３０として
変換後のライトアドレスａ１を、メモリ１７へ出力す
る。
に、ライトアドレスとしてアドレスａ１を、セレクタ３
０へ出力する。セレクタ３０は、時刻ｔ６に、選択信号
Ｓ１が、”Ｈ”であるので、Ｂ（パイプライン回路２０
からの入力）を選択してアドレスａ１を読み込み、アド
レス制御回路５０へ出力する。アドレス制御回路５０
は、入力されたアドレスａ１をメモリ１７の入力に適合
する形式に変換し、時刻ｔ８に、出力信号Ａ３０として
変換後のライトアドレスａ１を、メモリ１７へ出力す
る。
【００３６】従って、メモリ１７は、時刻ｔ８に、フェ
イルデータｄ１及びライトアドレスａ１が入力されるの
で、メモリユニットＡ〜Ｄのアドレスａ１に、フェイル
データｄ１を上書きする。以上、この発明の実施形態を
図面を参照して詳述してきたが、この発明には、上述し
た実施形態のみならず、この発明の要旨を逸脱しない範
囲の設計，変更等も勿論含まれる。
イルデータｄ１及びライトアドレスａ１が入力されるの
で、メモリユニットＡ〜Ｄのアドレスａ１に、フェイル
データｄ１を上書きする。以上、この発明の実施形態を
図面を参照して詳述してきたが、この発明には、上述し
た実施形態のみならず、この発明の要旨を逸脱しない範
囲の設計，変更等も勿論含まれる。
【００３７】
【発明の効果】以上説明したように、この発明によれ
ば、フェイルメモリ回路の段数が増加した場合でも、イ
ンタリーブコピーを最小限の処理時間で行うことができ
る効果がある。
ば、フェイルメモリ回路の段数が増加した場合でも、イ
ンタリーブコピーを最小限の処理時間で行うことができ
る効果がある。
【図１】 本発明の一実施形態によるフェイルメモリ回
路のブロック図である。
路のブロック図である。
【図２】 本発明の他の実施形態によるフェイルメモリ
回路のブロック図である。
回路のブロック図である。
【図３】 同他の実施形態によるフェイルメモリ回路の
タイムチャートである。
タイムチャートである。
【図４】 従来のフェイルメモリ回路のブロック図であ
る。
る。
【図５】 従来のフェイルメモリ回路のブロック図及び
タイムチャートである。
タイムチャートである。
１０ アドレス発生回路 １５ 論理回路 １６ メモリアレイ １７ メモリ ２０ パイプライン回路 ３０ セレクタ ４０ 選択信号発生回路 ５０ アドレス制御回路 ６０ Ｄｏｕｔ制御回路 ７０ ＯＲ回路 ８０ データ制御回路
Claims (2)
- 【請求項１】 デバイステストの結果として得られた不
良メモリの情報であるフェイルデータを、複数のメモリ
ユニットにインタリーブ方式で記憶するフェイルメモリ
回路において、 前記フェイルデータを記憶しているアドレスを発生させ
るアドレス発生回路と、 前記アドレス回路によって発生したアドレスが入力され
ると、該アドレスを予め決められた一定時間だけ遅延さ
せるパイプライン回路と、 ２値レベル信号である選択信号を発生し、出力する選択
信号発生回路と、 前記アドレス発生回路または前記パイプライン回路の出
力のいずれか一方を前記選択信号に基づいて選択し、出
力するセレクタと、 複数の前記メモリユニットから構成され、前記セレクタ
からアドレスが入力されると、各メモリアレイの該アド
レスに記憶されている前記フェイルデータを出力する
か、または、入力された前記フェイルデータを各メモリ
アレイの該アドレスに書き込むメモリアレイと、 前記メモリアレイから入力される複数の前記フェイルデ
ータのＯＲをとり、前記メモリアレイに出力するＯＲ回
路と、 を有することを特徴とするフェイルメモリ回路。 - 【請求項２】 デバイステストの結果として得られた不
良メモリの情報であるフェイルデータを、複数のメモリ
ユニットにインタリーブ方式で記憶するフェイルメモリ
回路において、 前記フェイルデータが記憶されているアドレスを発生し
て、前記複数のメモリユニットへ第１のアドレスとして
供給すると共に、該アドレスを一定時間遅延させて前記
複数のメモリユニットへ第２のアドレスとして供給し、 複数の前記メモリユニットから前記第１のアドレスに基
づいて読み出された複数の前記フェイルデータのＯＲを
とり、上記ＯＲ処理により得られたデータを前記メモリ
ユニットへ、前記第２のアドレスに基づいて書き込むこ
とを特徴とするフェイルメモリ回路のインタリーブコピ
ー方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27539099A JP4161481B2 (ja) | 1999-09-28 | 1999-09-28 | フェイルメモリ回路及びそのインタリーブコピー方法 |
| KR10-2000-0056738A KR100403791B1 (ko) | 1999-09-28 | 2000-09-27 | 페일 메모리 회로 및 그것의 인터리브 복사 방법 |
| US09/671,126 US6219287B1 (en) | 1999-09-28 | 2000-09-27 | Fail memory circuit and interleave copy method of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27539099A JP4161481B2 (ja) | 1999-09-28 | 1999-09-28 | フェイルメモリ回路及びそのインタリーブコピー方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001101897A true JP2001101897A (ja) | 2001-04-13 |
| JP4161481B2 JP4161481B2 (ja) | 2008-10-08 |
Family
ID=17554839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27539099A Expired - Fee Related JP4161481B2 (ja) | 1999-09-28 | 1999-09-28 | フェイルメモリ回路及びそのインタリーブコピー方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6219287B1 (ja) |
| JP (1) | JP4161481B2 (ja) |
| KR (1) | KR100403791B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003513391A (ja) * | 1999-10-26 | 2003-04-08 | テラダイン・インコーポレーテッド | 自動テスト機器用高速故障捕捉装置および方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7017017B2 (en) * | 2002-11-08 | 2006-03-21 | Intel Corporation | Memory controllers with interleaved mirrored memory modes |
| US7130229B2 (en) * | 2002-11-08 | 2006-10-31 | Intel Corporation | Interleaved mirrored memory systems |
| KR101199771B1 (ko) * | 2005-12-19 | 2012-11-09 | 삼성전자주식회사 | 모드별 논리적 어드레스를 설정하는 반도체 메모리 테스트장치 및 방법 |
| KR101025407B1 (ko) * | 2006-03-13 | 2011-03-28 | 베리지 (싱가포르) 피티이. 엘티디. | 테스트 데이터 처리 디바이스 및 방법, 테스트 장치 및 컴퓨터 판독가능 매체 |
| JPWO2008001543A1 (ja) * | 2006-06-27 | 2009-11-26 | 株式会社アドバンテスト | 半導体試験装置および半導体メモリの試験方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3828222B2 (ja) * | 1996-02-08 | 2006-10-04 | 株式会社日立製作所 | 半導体記憶装置 |
-
1999
- 1999-09-28 JP JP27539099A patent/JP4161481B2/ja not_active Expired - Fee Related
-
2000
- 2000-09-27 US US09/671,126 patent/US6219287B1/en not_active Expired - Fee Related
- 2000-09-27 KR KR10-2000-0056738A patent/KR100403791B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003513391A (ja) * | 1999-10-26 | 2003-04-08 | テラダイン・インコーポレーテッド | 自動テスト機器用高速故障捕捉装置および方法 |
| JP2011249005A (ja) * | 1999-10-26 | 2011-12-08 | Teradyne Inc | 自動テスト機器用高速故障捕捉装置および方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4161481B2 (ja) | 2008-10-08 |
| KR20010030509A (ko) | 2001-04-16 |
| KR100403791B1 (ko) | 2003-11-01 |
| US6219287B1 (en) | 2001-04-17 |
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