JPS60213132A - デイジタル信号処理装置 - Google Patents
デイジタル信号処理装置Info
- Publication number
- JPS60213132A JPS60213132A JP6848284A JP6848284A JPS60213132A JP S60213132 A JPS60213132 A JP S60213132A JP 6848284 A JP6848284 A JP 6848284A JP 6848284 A JP6848284 A JP 6848284A JP S60213132 A JPS60213132 A JP S60213132A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、特にディジタル情報信号をもとの配列と異な
る配列とするのに用いられるディジタル信号処理装置に
関する。
る配列とするのに用いられるディジタル信号処理装置に
関する。
ＰＣＭ装置に於けるディジタル情報信号は、記録時にデ
ータの配列を替えたり互いに異なる時間遅延させたりす
ることで、誤りが発生した場合にもその誤りを分散させ
ることが一般的に行なわれている。この手法をインター
リーブと呼ぶ。また、もとのディジタル信号から再生時
に誤り検出及び訂正が可能なように誤り検出コードを付
加することも行なわれている。
ータの配列を替えたり互いに異なる時間遅延させたりす
ることで、誤りが発生した場合にもその誤りを分散させ
ることが一般的に行なわれている。この手法をインター
リーブと呼ぶ。また、もとのディジタル信号から再生時
に誤り検出及び訂正が可能なように誤り検出コードを付
加することも行なわれている。
これらを第１図によシ詳細に説明する。（Ｎ−４）ワー
ドから構成されたディジタル信号はそれぞれり、２Ｄ、
３Ｄ、・・・、および（Ｎ−４）Ｄの遅延量を持った遅
延回路２１に入力される。ここで、Ｄは単位遅延量であ
る。これによシディジタル信号はそれぞれ異なった遅延
を受け分散されることになる。これがインターリーブで
おる。このとき、ディジタル信号は再生時に誤シを検出
したり誤シ訂正可能なようＫｌ！ｇ！５検出コードも計
算される。
ドから構成されたディジタル信号はそれぞれり、２Ｄ、
３Ｄ、・・・、および（Ｎ−４）Ｄの遅延量を持った遅
延回路２１に入力される。ここで、Ｄは単位遅延量であ
る。これによシディジタル信号はそれぞれ異なった遅延
を受け分散されることになる。これがインターリーブで
おる。このとき、ディジタル信号は再生時に誤シを検出
したり誤シ訂正可能なようＫｌ！ｇ！５検出コードも計
算される。
第１図には、二つの誤り検出コード発生器１７及び１８
が示されている。（Ｎ−４）ワードのディジタル情報信
号は、まず発生器１７により誤シ検出コードとして４ワ
ードを付加され、この４ワードの肪り検出コードはもと
のディジタル情報信号と同じように夫々（Ｎ−３）Ｄ、
（Ｎ−２）Ｄ、（Ｎ−１）ＤおよびＮＤの異なった遅延
を受ける。続いて、発生器１８により今度はＮワードの
データから計算を行ないさらに４ワードの誤シ検出コー
ドを付加される。この結果、（Ｎ＋４）ワードのデータ
が出力される。このように、インターリーグを行なう前
後に２度の誤り検出コードを付加することＫより再生時
には強力な誤シ検出、誤シ訂正能力を持たせることが可
能となる。
が示されている。（Ｎ−４）ワードのディジタル情報信
号は、まず発生器１７により誤シ検出コードとして４ワ
ードを付加され、この４ワードの肪り検出コードはもと
のディジタル情報信号と同じように夫々（Ｎ−３）Ｄ、
（Ｎ−２）Ｄ、（Ｎ−１）ＤおよびＮＤの異なった遅延
を受ける。続いて、発生器１８により今度はＮワードの
データから計算を行ないさらに４ワードの誤シ検出コー
ドを付加される。この結果、（Ｎ＋４）ワードのデータ
が出力される。このように、インターリーグを行なう前
後に２度の誤り検出コードを付加することＫより再生時
には強力な誤シ検出、誤シ訂正能力を持たせることが可
能となる。
一方、再生時にはこれの全く逆を行なえばよい。
つまり、第２図に示されるように、再佑されたディジタ
ル信号は、まず第１の誤り検出訂正回路１９により１重
誤りが訂正される。この結果としてのＮワードのデータ
は遅延回路２１によシ記憶された時と反対の異なった遅
延量の遅延を受ける。これがディンターリーブである。
ル信号は、まず第１の誤り検出訂正回路１９により１重
誤りが訂正される。この結果としてのＮワードのデータ
は遅延回路２１によシ記憶された時と反対の異なった遅
延量の遅延を受ける。これがディンターリーブである。
これによりディジタル情報信号はもとの順序にもどろ。
デインタリープされたＮワードのデータは、第２の誤り
検出・訂正回ｗ、２０により２重以上の誤りが訂正され
る。
検出・訂正回ｗ、２０により２重以上の誤りが訂正され
る。
ところで、上述のようにインターリーブ又はディンター
リーブ処理のための遅延をシフトレジスタで構成するた
めＫは、かなシ長いシフトレジスタが必要とするためＲ
ＡＭ （読み出し書込み可能メモリ）を使用することが
一般に行なわれる。ここで、ＲＡＭを使用した場合のデ
ィンターリーグのだめの構成を第３図に示す。
リーブ処理のための遅延をシフトレジスタで構成するた
めＫは、かなシ長いシフトレジスタが必要とするためＲ
ＡＭ （読み出し書込み可能メモリ）を使用することが
一般に行なわれる。ここで、ＲＡＭを使用した場合のデ
ィンターリーグのだめの構成を第３図に示す。
ＲＡＭに対する書き込み、読み出しには次のようなもの
がある。まず入ってくるデータの書き込み（第３図でＷ
ＲＩＴＥと示す。）、誤シ検出・訂正回路１９．２０に
必要なデータの読み出しく第３図でそれぞれｘｌ、ｘ２
と示す。）、及び最終的な出力のだめの読み出しく第３
図でＯＵＴと示す。）等がある。また、これらＸｌとＸ
２との間に必要なだけの遅延り、２Ｄ、・・・、ＮＤを
行なわなくてはならない。これらを実際に実行するため
に行なわれるＲＡＭのメモリマツプを第４図に示す。
がある。まず入ってくるデータの書き込み（第３図でＷ
ＲＩＴＥと示す。）、誤シ検出・訂正回路１９．２０に
必要なデータの読み出しく第３図でそれぞれｘｌ、ｘ２
と示す。）、及び最終的な出力のだめの読み出しく第３
図でＯＵＴと示す。）等がある。また、これらＸｌとＸ
２との間に必要なだけの遅延り、２Ｄ、・・・、ＮＤを
行なわなくてはならない。これらを実際に実行するため
に行なわれるＲＡＭのメモリマツプを第４図に示す。
ここで、まずポインタアドレスＰＯを全ての基準とし、
これを基本にデータの書き込み読み出しヲ行？ｊ ウ。
これを基本にデータの書き込み読み出しヲ行？ｊ ウ。
このポインタアドレスは１回の計算が終了する毎にアッ
プ又はダウンするようになっている。次に、それぞれの
動作について詳しく説明する。まず第１Ｖｃ、（Ｎ＋４
）個のディジタル情報信号の書き込みでは、０番目のデ
ータはポインタアドレスＰｏが差しているところに書き
込まれ。
プ又はダウンするようになっている。次に、それぞれの
動作について詳しく説明する。まず第１Ｖｃ、（Ｎ＋４
）個のディジタル情報信号の書き込みでは、０番目のデ
ータはポインタアドレスＰｏが差しているところに書き
込まれ。
１番目のデータは０番目のデータから遅延量ＮＤＫ相当
するアドレスとＸＩ、Ｘ２．ＯＵＴの夫々のためのアド
レス（それぞれ１アドレス）とを飛び越したアドレス（
ＮＤ＋４）に１１含込まれる。２番目のデータは、同じ
ように１番目のデータからその上に（（Ｎ−１）Ｄ＋４
）加えたアドレスに書き込まれる。つ１＃）、ポイン
タアドレスＰＯに（ＮＤ十４＋（Ｎ−１）Ｄ＋４ ）
を加えたアドレスに書き込まれる。このように、（Ｎ＋
１）番目まではその前に書き込んだアドレスにその次の
遅延量に相当するアドレスとＸＩ、Ｘ２．ＯＵＴのため
のアドレスとを加えたアドレスに順次書き込まれていく
。
するアドレスとＸＩ、Ｘ２．ＯＵＴの夫々のためのアド
レス（それぞれ１アドレス）とを飛び越したアドレス（
ＮＤ＋４）に１１含込まれる。２番目のデータは、同じ
ように１番目のデータからその上に（（Ｎ−１）Ｄ＋４
）加えたアドレスに書き込まれる。つ１＃）、ポイン
タアドレスＰＯに（ＮＤ十４＋（Ｎ−１）Ｄ＋４ ）
を加えたアドレスに書き込まれる。このように、（Ｎ＋
１）番目まではその前に書き込んだアドレスにその次の
遅延量に相当するアドレスとＸＩ、Ｘ２．ＯＵＴのため
のアドレスとを加えたアドレスに順次書き込まれていく
。
そして、最後の４個のデータはＸ２には使われず、もは
や遅延が無いためその前に書き込んだアドレス罠各々２
個ずつ加えたアドレスに書き込まれる。
や遅延が無いためその前に書き込んだアドレス罠各々２
個ずつ加えたアドレスに書き込まれる。
ＸＩ、Ｘ２．ＯＵＴの場合もこれと同様にそれぞれのア
ドレスは、遅延量及び■ＩＴＢ 、ＸＩ 、Ｘ２ 。
ドレスは、遅延量及び■ＩＴＢ 、ＸＩ 、Ｘ２ 。
ＯＵＴ用のアドレスを考慮してポインタアドレスＰｏに
それらの値を加えたものとなる。これらの値をオフセッ
トと呼び第６図にそれぞれの場合を示す。
それらの値を加えたものとなる。これらの値をオフセッ
トと呼び第６図にそれぞれの場合を示す。
第６図から分かるようにＷＲＩＴＥ 、Ｘｉ、Ｘ２゜Ｏ
ＵＴ用オフセットはそれぞれ異なっており、またＸ２．
ＯＵＴでは最後の４ワードを読み出す必要が無い。そこ
で、実際にこれらのアドレスをつくり出す回路を構成す
るために、従来は４つのＲＯＭ（読み出し専用メモリ）
を用いていた。
ＵＴ用オフセットはそれぞれ異なっており、またＸ２．
ＯＵＴでは最後の４ワードを読み出す必要が無い。そこ
で、実際にこれらのアドレスをつくり出す回路を構成す
るために、従来は４つのＲＯＭ（読み出し専用メモリ）
を用いていた。
第５図は従来のこの種のディジタル信号処理装置のアド
レス生成部を表わしている。ここで、！はポインタアド
レスＰｏ用カウンタ、２はＷＲＩ ’Ｉ’Ｂ用カウンタ
、３はＸｌ用カウンタ、４はＸ２用カウンタ、５はＯＵ
Ｔ用カウンタ、６はＷＲＩ ＴＥ用オフセットＲＯＭ、
７はＸｌ用オフセットＲＯＭ。
レス生成部を表わしている。ここで、！はポインタアド
レスＰｏ用カウンタ、２はＷＲＩ ’Ｉ’Ｂ用カウンタ
、３はＸｌ用カウンタ、４はＸ２用カウンタ、５はＯＵ
Ｔ用カウンタ、６はＷＲＩ ＴＥ用オフセットＲＯＭ、
７はＸｌ用オフセットＲＯＭ。
８はＸ２用オフセットＲＯＭ、９はＯＵＴ用オフセット
ＲＯＭ、１０はこれらＲＯＭ６，７，８および９から必
要な出力を選び出すマルチプレクサ、そしてｌ！はポイ
ンタアドレスＰｏとオフセットアドレスを加えるアダー
である。かかる構成にょシ。
ＲＯＭ、１０はこれらＲＯＭ６，７，８および９から必
要な出力を選び出すマルチプレクサ、そしてｌ！はポイ
ンタアドレスＰｏとオフセットアドレスを加えるアダー
である。かかる構成にょシ。
工番目のデータは、マルチプレクサｌｏによシＷＲＩＴ
Ｅ用オフセッ）ＲＯＭ ６から対応するオフセットが読
み出されて所定のアドレスに書き込まれる。Ｘｉ、Ｘ２
．ＯＵＴに関しても、同様に各ＲＯＭ７，８．９から対
応するオフセットが読み出される。
Ｅ用オフセッ）ＲＯＭ ６から対応するオフセットが読
み出されて所定のアドレスに書き込まれる。Ｘｉ、Ｘ２
．ＯＵＴに関しても、同様に各ＲＯＭ７，８．９から対
応するオフセットが読み出される。
しかしながら、従来のアドレス生成部は４つのオフセッ
ト用Ｒ，ＯＭが必要となシ、集積回路装置の場合にはサ
イズの面からかなり大きくなってしまうとともにスピー
ドの面からも遅くなってしまうという欠点を持っていた
。
ト用Ｒ，ＯＭが必要となシ、集積回路装置の場合にはサ
イズの面からかなり大きくなってしまうとともにスピー
ドの面からも遅くなってしまうという欠点を持っていた
。
この発明の目的は、オフセット用のＲＯＭの数を減らし
てチップ面積利用率を向上し−また動作スピードも向上
したディジタル信号処理装置を提供することにある。
てチップ面積利用率を向上し−また動作スピードも向上
したディジタル信号処理装置を提供することにある。
この発明のディジタル信号処理装置は、ポインタアドレ
スを定め該ポインタアドレスに遅延量に相当するオフセ
ットアドレスを加えることによってアドレスをつくり出
し、ディジタル情報信号をＲＡＭによって相互力る時間
遅延させる場合のアドレス生成に於て、ディジタル情報
信号の書き込みアドレスのオフセットアドレス用ＲＯＭ
を設け、少なくとも遅延後のディジタル情報信号の読み
出しアドレスのオフセットアドレスを前記ＲＯＭの内容
からつくり出すことを特徴としている。
スを定め該ポインタアドレスに遅延量に相当するオフセ
ットアドレスを加えることによってアドレスをつくり出
し、ディジタル情報信号をＲＡＭによって相互力る時間
遅延させる場合のアドレス生成に於て、ディジタル情報
信号の書き込みアドレスのオフセットアドレス用ＲＯＭ
を設け、少なくとも遅延後のディジタル情報信号の読み
出しアドレスのオフセットアドレスを前記ＲＯＭの内容
からつくり出すことを特徴としている。
この発明の原理について詳しく説明すると、第６図から
分かるように、ＸｌのオフセットアドレスはＶｌｔｊＲ
ＩＴＥのオフセットアドレスに１＋１”を加えるだけで
良い。しかし、Ｘ２とＷＲＩＴＥとのオフセットアドレ
スの間およびＯＵＴとＷＲ，ＩＴＥ とのオフセットア
ドレスの間には一見関係が無いように見え−る。ところ
が、Ｘワード目のＸ２のオフセットアドレスは（Ｘ＋１
）ワード目のＷｆＬ Ｉ ’Ｉ’Ｅのオフセットアドレ
スから“２”を引いた値となり、同様にＸワード目のＯ
ＵＴのオフセットアドレスは（Ｘ＋１）ワード目のＷＲ
ＩＴＥのオフセットアドレスから＠１＃を引いた値とな
っている。したがって、全てのオフセットアドレスはＷ
ＲＩＴＥのオフセットアドレスからつくり出すことがで
きる。つまり、Ｘワード目のＸｌのアドレス生成ではポ
インタアドレスにＸワード目のＷＲＩＴＥのオフセット
アドレス゛ｌ”とを加え、Ｘワード目のＸ２のアドレス
生成はポインタアドレスに（ｘ＋Ｂワード目のＷＲＩＴ
Ｅのオフセットアドレスと−２”トラ加え、そしてＸワ
ード目のＯＵＴのアドレス生成はポインタアドレスに（
Ｘ＋１）ワード目のＷＲＩＴＥのオフセットアドレスと
５−１”とを加えることによってそれぞれ行なうことが
できる。
分かるように、ＸｌのオフセットアドレスはＶｌｔｊＲ
ＩＴＥのオフセットアドレスに１＋１”を加えるだけで
良い。しかし、Ｘ２とＷＲＩＴＥとのオフセットアドレ
スの間およびＯＵＴとＷＲ，ＩＴＥ とのオフセットア
ドレスの間には一見関係が無いように見え−る。ところ
が、Ｘワード目のＸ２のオフセットアドレスは（Ｘ＋１
）ワード目のＷｆＬ Ｉ ’Ｉ’Ｅのオフセットアドレ
スから“２”を引いた値となり、同様にＸワード目のＯ
ＵＴのオフセットアドレスは（Ｘ＋１）ワード目のＷＲ
ＩＴＥのオフセットアドレスから＠１＃を引いた値とな
っている。したがって、全てのオフセットアドレスはＷ
ＲＩＴＥのオフセットアドレスからつくり出すことがで
きる。つまり、Ｘワード目のＸｌのアドレス生成ではポ
インタアドレスにＸワード目のＷＲＩＴＥのオフセット
アドレス゛ｌ”とを加え、Ｘワード目のＸ２のアドレス
生成はポインタアドレスに（ｘ＋Ｂワード目のＷＲＩＴ
Ｅのオフセットアドレスと−２”トラ加え、そしてＸワ
ード目のＯＵＴのアドレス生成はポインタアドレスに（
Ｘ＋１）ワード目のＷＲＩＴＥのオフセットアドレスと
５−１”とを加えることによってそれぞれ行なうことが
できる。
本発明はこのことを利用したものであシ、その実施例を
第７図に示す。参照数字ｌ乃至５までは第５図と同じで
あるが、オフセット用ＲＯＭとしてＷＲＩＴＥ用オフセ
ットＲＯＭｔｓの一つだけが設けられている。その代わ
シ、Ｘｌの時は”＋１”を、Ｘ２のときは＠−２″′を
、ＯＵＴの時は“−ｔ”をそれぞれ出力する切替オフセ
ット回路１２と、切替オフセット回路１２からの出力と
ポインタアドレスを加えるアダー１３と、４つのカウン
タ２乃至５から必要な出力を選び出すマルチプレクサ１
４と、最終的な出力を出すアダー１６とが設けられてい
る。かかる構成において、例えばＸ？−ワード目のＸ２
のアドレス生成は、切替オフセット回路により′−２＃
が出力され、また、マルチプレクサ１４によ、り（Ｘ＋
１）ワード目のＷＲＩＴＥのオフセットアドレスがＲＯ
Ｍ１５から読み出され、これらはアダー１６で加算され
て所定のアドレスが生成される。ＸＩ、ＯＵＴのアドレ
ス生成についても同じである。ここで、Ｘ２用カウンタ
４とＯＵＴ用カウンタ５は実際の値よりも１つ多いカウ
ントを行なう必要があるが、これは最初の状態でカウン
タの内容を１１”Ｋセットしておくかクロックを最初だ
け１度多くカウントすることにより容易に成される。（
Ｎ＋１）ワード目以降は、マルチプレクサ１４によりＸ
２カウンタ４．ＯＵＴカウンタ５は選択されない。
第７図に示す。参照数字ｌ乃至５までは第５図と同じで
あるが、オフセット用ＲＯＭとしてＷＲＩＴＥ用オフセ
ットＲＯＭｔｓの一つだけが設けられている。その代わ
シ、Ｘｌの時は”＋１”を、Ｘ２のときは＠−２″′を
、ＯＵＴの時は“−ｔ”をそれぞれ出力する切替オフセ
ット回路１２と、切替オフセット回路１２からの出力と
ポインタアドレスを加えるアダー１３と、４つのカウン
タ２乃至５から必要な出力を選び出すマルチプレクサ１
４と、最終的な出力を出すアダー１６とが設けられてい
る。かかる構成において、例えばＸ？−ワード目のＸ２
のアドレス生成は、切替オフセット回路により′−２＃
が出力され、また、マルチプレクサ１４によ、り（Ｘ＋
１）ワード目のＷＲＩＴＥのオフセットアドレスがＲＯ
Ｍ１５から読み出され、これらはアダー１６で加算され
て所定のアドレスが生成される。ＸＩ、ＯＵＴのアドレ
ス生成についても同じである。ここで、Ｘ２用カウンタ
４とＯＵＴ用カウンタ５は実際の値よりも１つ多いカウ
ントを行なう必要があるが、これは最初の状態でカウン
タの内容を１１”Ｋセットしておくかクロックを最初だ
け１度多くカウントすることにより容易に成される。（
Ｎ＋１）ワード目以降は、マルチプレクサ１４によりＸ
２カウンタ４．ＯＵＴカウンタ５は選択されない。
このような回路構成にすることＫよシ、第１図の構成に
比してアダー１３及び切替オフセット回路１２が必要と
なるが、オフセ、 トＲＯＭ ｑＷＲＩＴＥ用のＲＯＭ
１５一つで済む。集積回路装置に於ては、これらのアダ
ー１３及び切替オフセット回路１２はＲＯＭに比べて小
さい面積で済みかつ消費電力が少なくて済む。さらに、
動作スピードも向上する。
比してアダー１３及び切替オフセット回路１２が必要と
なるが、オフセ、 トＲＯＭ ｑＷＲＩＴＥ用のＲＯＭ
１５一つで済む。集積回路装置に於ては、これらのアダ
ー１３及び切替オフセット回路１２はＲＯＭに比べて小
さい面積で済みかつ消費電力が少なくて済む。さらに、
動作スピードも向上する。
以上記載した如く、本発明による集積回路装置釦於て、
従来のＲＯＭを４個必要としたものを１つで済むだめの
消費電力が少なく、かつ専有面積の小さなディジタル信
号処理装置を提供することができる。
従来のＲＯＭを４個必要としたものを１つで済むだめの
消費電力が少なく、かつ専有面積の小さなディジタル信
号処理装置を提供することができる。
第１図はインターリーブ処理のための構成の一例を示す
図、第２図および第３図はディンターリーブ処理のだめ
の構成の一例を示す図、第４図はディンターリーブ処理
のだめのメモリーマツプ、第５図は従来装置に於けるデ
ィジタル信号処理装置のブロック図、第６図はＷＲＩＴ
Ｅ、Ｘｉ、Ｘ２゜ＯＵＴのオフセットアドレスを示す図
、第７図は本発明の一実施例を示すブロック図である。 ２１・・・・・・遅延回路、１７，１８・・・・・・誤
シ検出コード発生器、１９．２０・・・・・・誤り検出
訂正回路。 ｒ−−−−−７〜−２１ ！？ 第２図 第３図 第７図
図、第２図および第３図はディンターリーブ処理のだめ
の構成の一例を示す図、第４図はディンターリーブ処理
のだめのメモリーマツプ、第５図は従来装置に於けるデ
ィジタル信号処理装置のブロック図、第６図はＷＲＩＴ
Ｅ、Ｘｉ、Ｘ２゜ＯＵＴのオフセットアドレスを示す図
、第７図は本発明の一実施例を示すブロック図である。 ２１・・・・・・遅延回路、１７，１８・・・・・・誤
シ検出コード発生器、１９．２０・・・・・・誤り検出
訂正回路。 ｒ−−−−−７〜−２１ ！？ 第２図 第３図 第７図
Claims (1)
- ポインタアドレスを定め、該ポインタアドレスに遅延量
に相当するオフセットアドレスを加えることによりディ
ジタル情報信号の書き込みアドレスをつくり出して、複
数のディジタル情報信号を読み出し書き込み可能メモリ
によシ相互に異なる時間遅延させるディジタル信号処理
装置において、前記ディジタル情報信号の書き込みアド
レスのオフセットアドレス用読み出し専用メモリを設け
、遅延後のディジタル情報信号の読み出しアドレスのオ
フセットアドレスを前記読み出し専用メモリの内容から
つくシ出すことを特徴とするディジタル信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6848284A JPS60213132A (ja) | 1984-04-06 | 1984-04-06 | デイジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6848284A JPS60213132A (ja) | 1984-04-06 | 1984-04-06 | デイジタル信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60213132A true JPS60213132A (ja) | 1985-10-25 |
| JPH0352694B2 JPH0352694B2 (ja) | 1991-08-12 |
Family
ID=13374946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6848284A Granted JPS60213132A (ja) | 1984-04-06 | 1984-04-06 | デイジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60213132A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61287336A (ja) * | 1985-06-13 | 1986-12-17 | Matsushita Electric Ind Co Ltd | 誤り訂正方法 |
| JPH04184769A (ja) * | 1990-11-19 | 1992-07-01 | Nec Ic Microcomput Syst Ltd | アドレス生成回路とそれを用いたｃｄ―ｒｏｍ装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2566068B2 (ja) * | 1990-05-30 | 1996-12-25 | 新日本製鐵株式会社 | 冷間加工性の優れた棒鋼の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54104315A (en) * | 1978-02-01 | 1979-08-16 | Matsushita Electric Ind Co Ltd | Forming method of coded signals |
| JPS5570918A (en) * | 1978-11-20 | 1980-05-28 | Sony Corp | Digital signal processing unit |
-
1984
- 1984-04-06 JP JP6848284A patent/JPS60213132A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54104315A (en) * | 1978-02-01 | 1979-08-16 | Matsushita Electric Ind Co Ltd | Forming method of coded signals |
| JPS5570918A (en) * | 1978-11-20 | 1980-05-28 | Sony Corp | Digital signal processing unit |
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|---|---|---|---|---|
| JPS61287336A (ja) * | 1985-06-13 | 1986-12-17 | Matsushita Electric Ind Co Ltd | 誤り訂正方法 |
| JPH04184769A (ja) * | 1990-11-19 | 1992-07-01 | Nec Ic Microcomput Syst Ltd | アドレス生成回路とそれを用いたｃｄ―ｒｏｍ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0352694B2 (ja) | 1991-08-12 |
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