JP3123758B2 - ソフトウェア網羅率測定装置 - Google Patents
ソフトウェア網羅率測定装置Info
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Description
【０００１】
【技術分野】本発明はソフトウェア網羅率測定装置に関
し、特に条件分岐命令を含むソフトウェア命令を有する
プログラムを実行する情報処理装置における実行ソフト
ウェアの網羅率を測定する装置に関するものである。
し、特に条件分岐命令を含むソフトウェア命令を有する
プログラムを実行する情報処理装置における実行ソフト
ウェアの網羅率を測定する装置に関するものである。
【０００２】
【従来技術】ソフトウェア命令のプログラムを実行する
情報処理装置に対してテストプログラムを使用して機能
テストを行う場合、このテストプログラムが全機能に対
してどれだけ試験が行えたかを判断する必要がある。そ
のために、ソフトウェアの全ステップに対する実行ステ
ップの割合である網羅率の測定がなされる。
情報処理装置に対してテストプログラムを使用して機能
テストを行う場合、このテストプログラムが全機能に対
してどれだけ試験が行えたかを判断する必要がある。そ
のために、ソフトウェアの全ステップに対する実行ステ
ップの割合である網羅率の測定がなされる。
【０００３】従来のこの種の網羅率測定装置では、RAM
等の情報記憶手段に対して、ソフトウェア命令の命令語
のアドレス（ＩＡ;Instraction Address）をライトアド
レスとして、そのＩＡを命令語が通過したか否かを記憶
させていくように構成されている。
等の情報記憶手段に対して、ソフトウェア命令の命令語
のアドレス（ＩＡ;Instraction Address）をライトアド
レスとして、そのＩＡを命令語が通過したか否かを記憶
させていくように構成されている。
【０００４】図２はかかる従来の装置を示すブロック図
である。図において、ICR ２は信号線114 を介して送ら
れてくる現在実行中のＩＡを格納するソフトウェア命令
語アドレスレジスタであり、格納ＩＡを上位数ビットと
下位数ビットとに分け、上位数ビットを信号線102 を介
して、選択回路４に送出し、下位数ビットを信号線103
を介してメモリライトイネーブルを生成するデコーダ
（ICDC）３に送出する。
である。図において、ICR ２は信号線114 を介して送ら
れてくる現在実行中のＩＡを格納するソフトウェア命令
語アドレスレジスタであり、格納ＩＡを上位数ビットと
下位数ビットとに分け、上位数ビットを信号線102 を介
して、選択回路４に送出し、下位数ビットを信号線103
を介してメモリライトイネーブルを生成するデコーダ
（ICDC）３に送出する。
【０００５】このデコーダ３は、信号線103 を介して送
出されるレジスタ２の下位数ビットからＲＡＭ１０に対
するライトイネーブルの情報を作成する組合せ回路であ
り、その出力は信号線108 を介して選択回路６に送出さ
れる。
出されるレジスタ２の下位数ビットからＲＡＭ１０に対
するライトイネーブルの情報を作成する組合せ回路であ
り、その出力は信号線108 を介して選択回路６に送出さ
れる。
【０００６】選択回路４は信号線105 を介して与えられ
るＲＡＭ１０に対するビット毎の任意のライトアドレス
と、信号線102 を介して送出されるレジスタ２の上位数
ビットとを信号線106 を選択信号として切換える選択回
路である。
るＲＡＭ１０に対するビット毎の任意のライトアドレス
と、信号線102 を介して送出されるレジスタ２の上位数
ビットとを信号線106 を選択信号として切換える選択回
路である。
【０００７】ADR ５は選択回路４の出力を格納するレジ
スタであり、信号線109 を介してＲＡＭ１０に対してラ
イトアドレスを与える。選択回路６は信号線107 を介し
て与えられるＲＡＭ１０に対する任意のライトイネーブ
ル信号と、信号線108 を介して送出されるデコーダ３の
出力とを信号線106 を選択信号として切換える選択回路
である。
スタであり、信号線109 を介してＲＡＭ１０に対してラ
イトアドレスを与える。選択回路６は信号線107 を介し
て与えられるＲＡＭ１０に対する任意のライトイネーブ
ル信号と、信号線108 を介して送出されるデコーダ３の
出力とを信号線106 を選択信号として切換える選択回路
である。
【０００８】WER ７は選択回路６の出力を格納するレジ
スタであり、信号線110 を介してＲＡＭ１０に対してラ
イトイネーブルを与える。選択回路８は信号線115 を介
して与えられる任意のＲＡＭ１０に対するライトデータ
と“all ０”と“all １”とを信号線106 を選択信号と
して切換える選択回路である。
スタであり、信号線110 を介してＲＡＭ１０に対してラ
イトイネーブルを与える。選択回路８は信号線115 を介
して与えられる任意のＲＡＭ１０に対するライトデータ
と“all ０”と“all １”とを信号線106 を選択信号と
して切換える選択回路である。
【０００９】WDR ９は選択回路８の出力を格納するレジ
スタであり、信号線111 を介してＲＡＭ１０にライトデ
ータを与える。ＲＡＭ１０は信号線109 をライトアドレ
スとし、信号線110 をライトイネーブルとして、信号線
111 を介して与えられるライトデータを書込み、信号線
104 を介して与えられる任意のリードアドレスに対応し
てリードデータを信号線112 に送出しデータレジスタで
あるRDR １１に読出す読み書き可能なＲＡＭである。
スタであり、信号線111 を介してＲＡＭ１０にライトデ
ータを与える。ＲＡＭ１０は信号線109 をライトアドレ
スとし、信号線110 をライトイネーブルとして、信号線
111 を介して与えられるライトデータを書込み、信号線
104 を介して与えられる任意のリードアドレスに対応し
てリードデータを信号線112 に送出しデータレジスタで
あるRDR １１に読出す読み書き可能なＲＡＭである。
【００１０】ここで、ＲＡＭ１０はｎワード×ｍビット
の情報を書込めるものとしたとき、その情報量を（ｎ×
α）ワード×（ｍ÷α）ビットとみなして使用するもの
とする（αは１以上の任意の整数）。これは通常ＲＡＭ
の持つワード数はソフトウェア命令の全ＩＡに対応でき
る程多くないからである。
の情報を書込めるものとしたとき、その情報量を（ｎ×
α）ワード×（ｍ÷α）ビットとみなして使用するもの
とする（αは１以上の任意の整数）。これは通常ＲＡＭ
の持つワード数はソフトウェア命令の全ＩＡに対応でき
る程多くないからである。
【００１１】第２図では、レジスタ２の出力をそのまま
ワードアドレスとして用いるのではなく、上位数ビット
をワードアドレスとしている。下位数ビットはデコーダ
３でデコードして、αビットのライトイネーブル108 と
して用いる。αビットのライトイネーブルで各１ビット
アドレスを制御することにより、ＲＡＭ１０のワード数
をα倍にしたとみなすことができる。
ワードアドレスとして用いるのではなく、上位数ビット
をワードアドレスとしている。下位数ビットはデコーダ
３でデコードして、αビットのライトイネーブル108 と
して用いる。αビットのライトイネーブルで各１ビット
アドレスを制御することにより、ＲＡＭ１０のワード数
をα倍にしたとみなすことができる。
【００１２】具体的には、ＩＡが３ビットであると仮定
して考えてみると、ＲＡＭ１０は８ワード×１ビットで
ある必要があるが、このＲＡＭ１０を４ワード×２ビッ
トのＲＡＭで代用するには以下のようにする（α＝
２）。すなわちレジスタ２の上位２ビットからワードア
ドレスを得るので、ライトアドレスレジスタ５に格納
し、またレジスタ２の下位１ビットをデコーダ３でデコ
ードすることにより得られるビットアドレス２ビットを
ライトイネーブルレジスタ７に格納する。図３に上述し
たＲＡＭ１０を４ワード×２ビットとみなした例を示
す。
して考えてみると、ＲＡＭ１０は８ワード×１ビットで
ある必要があるが、このＲＡＭ１０を４ワード×２ビッ
トのＲＡＭで代用するには以下のようにする（α＝
２）。すなわちレジスタ２の上位２ビットからワードア
ドレスを得るので、ライトアドレスレジスタ５に格納
し、またレジスタ２の下位１ビットをデコーダ３でデコ
ードすることにより得られるビットアドレス２ビットを
ライトイネーブルレジスタ７に格納する。図３に上述し
たＲＡＭ１０を４ワード×２ビットとみなした例を示
す。
【００１３】以下に図２を用いて、従来の技術の具体的
な動作を説明する。ここで測定するプログラムの例を図
４に示す。図４において、処理Ａ〜処理ＦのＩＡに夫々
ａ〜ｆが対応しているものとする。具体的な動作を述べ
るためにＩＡは３ビットであるものと仮定し、ａ＝000
、ｂ＝001 、ｃ＝010 、ｄ＝011 、ｅ＝100 、ｆ＝101
であるとする。尚、ＲＡＭ１０は図３に示したような
４ワード×２ビットの構成で使用するものとする。
な動作を説明する。ここで測定するプログラムの例を図
４に示す。図４において、処理Ａ〜処理ＦのＩＡに夫々
ａ〜ｆが対応しているものとする。具体的な動作を述べ
るためにＩＡは３ビットであるものと仮定し、ａ＝000
、ｂ＝001 、ｃ＝010 、ｄ＝011 、ｅ＝100 、ｆ＝101
であるとする。尚、ＲＡＭ１０は図３に示したような
４ワード×２ビットの構成で使用するものとする。
【００１４】まず測定に先立ち、ＲＡＭ１０の初期化を
行う必要がある。そのために選択回路８で“all ０”を
選択し、レジスタ９に“all ０”を格納して保持してお
く。そして、信号線105 を選択回路５で選択し、レジス
タ５に格納する。また、信号線107 を選択回路６で選択
し、レジスタ７に格納する。
行う必要がある。そのために選択回路８で“all ０”を
選択し、レジスタ９に“all ０”を格納して保持してお
く。そして、信号線105 を選択回路５で選択し、レジス
タ５に格納する。また、信号線107 を選択回路６で選択
し、レジスタ７に格納する。
【００１５】次に、レジスタ５，７によって、全てのワ
ードアドレスと全てのビットアドレスとが網羅されるよ
うに、信号線105 、107 に値を夫々与える。以上の動作
を行うことにより、ＲＡＭ１０内の全ワード、全ビット
に“０”が書込まれ初期化が行われる。
ードアドレスと全てのビットアドレスとが網羅されるよ
うに、信号線105 、107 に値を夫々与える。以上の動作
を行うことにより、ＲＡＭ１０内の全ワード、全ビット
に“０”が書込まれ初期化が行われる。
【００１６】次に測定を行う。測定は、図４において、
最初に処理Ａ→処理Ｃ→処理Ｆが実行され、次に処理Ａ
→処理Ｂ→処理Ｄ→処理Ｅと実行された場合を考えてみ
る。
最初に処理Ａ→処理Ｃ→処理Ｆが実行され、次に処理Ａ
→処理Ｂ→処理Ｄ→処理Ｅと実行された場合を考えてみ
る。
【００１７】先ず、処理Ａが行われるので、レジスタ２
にａ＝000 が格納される。レジスタ２の上位２ビット
“００”がレジスタ５に格納され、ＲＡＭ１０のワード
アドレス“００”を指す。同時に、レジスタ２の下位１
ビット“０”をデコータ３でデコードすると、図３にお
ける信号線402 が“１”、信号線401 は“０”となり、
レジスタ７に“１０”が格納される。
にａ＝000 が格納される。レジスタ２の上位２ビット
“００”がレジスタ５に格納され、ＲＡＭ１０のワード
アドレス“００”を指す。同時に、レジスタ２の下位１
ビット“０”をデコータ３でデコードすると、図３にお
ける信号線402 が“１”、信号線401 は“０”となり、
レジスタ７に“１０”が格納される。
【００１８】選択回路８で“all １”を選択してレジス
タ９に“all １”を格納し保持しておく。ＲＡＭ１０は
ライトイネーブルの各ビットとライトデータの各ビット
が１対１で対応しているとすると、００ワードの内容
は、“１０”となる。
タ９に“all １”を格納し保持しておく。ＲＡＭ１０は
ライトイネーブルの各ビットとライトデータの各ビット
が１対１で対応しているとすると、００ワードの内容
は、“１０”となる。
【００１９】次に、処理Ｃが行われると、０１ワードの
内容は“１０”となる。以下同様にして、残りの処理Ｆ
→処理Ａ→処理Ｂ→処理Ｅを行い、各々対応するワード
アドレスのライトイネーブルが有効となったビットアド
レスに“１”を書込んでゆく。 上記の処理が全て完了
した時点で、ＲＡＭ１０の内容は図５のようになってい
る。なお、測定結果は、ＲＡＭ１０の内容を信号線104
をリードアドレスとして信号線112 を介してレジスタ１
１に読出すことにより得られる。このリードデータより
各ＩＡにおいて、そのＩＡの示す命令が実行されたか否
かを調べるための論理値表を作成すると図６のようにな
る。
内容は“１０”となる。以下同様にして、残りの処理Ｆ
→処理Ａ→処理Ｂ→処理Ｅを行い、各々対応するワード
アドレスのライトイネーブルが有効となったビットアド
レスに“１”を書込んでゆく。 上記の処理が全て完了
した時点で、ＲＡＭ１０の内容は図５のようになってい
る。なお、測定結果は、ＲＡＭ１０の内容を信号線104
をリードアドレスとして信号線112 を介してレジスタ１
１に読出すことにより得られる。このリードデータより
各ＩＡにおいて、そのＩＡの示す命令が実行されたか否
かを調べるための論理値表を作成すると図６のようにな
る。
【００２０】しかしながら、上述した従来技術において
は、プログラム中の任意のステップが実行されたか否か
をのみ採取しているために、着目しているステップが複
数の条件分岐命令によって実行している場合には、どの
ステップからの分岐によって実行したのかは判明でき
ず、プログラムが取り得るステップの全ケースがテスト
されたかを決定する十分なデータが採取できないという
欠点がある。
は、プログラム中の任意のステップが実行されたか否か
をのみ採取しているために、着目しているステップが複
数の条件分岐命令によって実行している場合には、どの
ステップからの分岐によって実行したのかは判明でき
ず、プログラムが取り得るステップの全ケースがテスト
されたかを決定する十分なデータが採取できないという
欠点がある。
【００２１】図６からは、処理Ａから処理Ｆの全ての処
理が実行済であることはわかるが、処理Ｄ→処理Ｆのパ
スが実際に実行されたかどうかはわからない。
理が実行済であることはわかるが、処理Ｄ→処理Ｆのパ
スが実際に実行されたかどうかはわからない。
【００２２】従って、従来技術においては、プログラム
内の複数の処理から実行が移る箇所の洗い出しを行う必
要があり、また洗い出した箇所のみを測定単位として設
定する手段（ソフトウェア命令のＩＡからＲＡＭに対す
る測定起動手段と測定停止手段等）を追加する必要が生
じる。
内の複数の処理から実行が移る箇所の洗い出しを行う必
要があり、また洗い出した箇所のみを測定単位として設
定する手段（ソフトウェア命令のＩＡからＲＡＭに対す
る測定起動手段と測定停止手段等）を追加する必要が生
じる。
【００２３】図４の場合を例に挙げると、処理Ｆを洗い
出し、処理Ｄから次の処理（処理Ｅ又は処理Ｆ）が実行
される場合と、処理Ｃから次の処理（処理Ｆ）が実行さ
れる場合との２回に分けて測定しなければならないとい
う欠点がある。
出し、処理Ｄから次の処理（処理Ｅ又は処理Ｆ）が実行
される場合と、処理Ｃから次の処理（処理Ｆ）が実行さ
れる場合との２回に分けて測定しなければならないとい
う欠点がある。
【００２４】
【発明の目的】本発明の目的は、極めて簡単な構成で条
件分岐命令に関する網羅率を単に１回の測定のみで得る
ことができるソフトウェア網羅率測定装置を提供するこ
とである。
件分岐命令に関する網羅率を単に１回の測定のみで得る
ことができるソフトウェア網羅率測定装置を提供するこ
とである。
【００２５】
【発明の構成】本発明によれば、条件分岐命令を含むソ
フトウェア命令を有するプログラムを実行する情報処理
装置における実行ソフトウェアの網羅率を測定する装置
であって、実行すべきソフトウェア命令の命令語のアド
レス（ＩＡ）を格納する手段と、前記ソフトウェア命令
が条件分岐命令である場合に、分岐が行われたか否かを
示す分岐実行情報を格納する手段と、前記アドレス（Ｉ
Ａ）を格納する手段に格納された前記命令語のアドレス
に対応して前記分岐実行情報及び前記命令語の実行を示
す情報を格納する情報記憶手段と、その情報記憶手段に
ｎワード×ｍビット（ｎ，ｍは１以上の任意の整数）の
情報を書き込めるとしたとき、その情報量を（ｎ×α）
ワード×（ｍ÷α）ビット（αは１以上の任意の整数）
とみなして使用する手段とを含み、この情報記憶手段の
内容を読出してソフトウェア網羅率を判定するようにし
たことを特徴とするソフトウェア網羅率測定装置が得ら
れる。
フトウェア命令を有するプログラムを実行する情報処理
装置における実行ソフトウェアの網羅率を測定する装置
であって、実行すべきソフトウェア命令の命令語のアド
レス（ＩＡ）を格納する手段と、前記ソフトウェア命令
が条件分岐命令である場合に、分岐が行われたか否かを
示す分岐実行情報を格納する手段と、前記アドレス（Ｉ
Ａ）を格納する手段に格納された前記命令語のアドレス
に対応して前記分岐実行情報及び前記命令語の実行を示
す情報を格納する情報記憶手段と、その情報記憶手段に
ｎワード×ｍビット（ｎ，ｍは１以上の任意の整数）の
情報を書き込めるとしたとき、その情報量を（ｎ×α）
ワード×（ｍ÷α）ビット（αは１以上の任意の整数）
とみなして使用する手段とを含み、この情報記憶手段の
内容を読出してソフトウェア網羅率を判定するようにし
たことを特徴とするソフトウェア網羅率測定装置が得ら
れる。
【００２６】
【実施例】以下に本発明の実施例を図面を参照しつつ詳
細に説明する。
細に説明する。
【００２７】図１は本発明の実施例のブロック図であ
り、図２と同等部分は同一符号により示している。図２
の従来例と異なる部分のみについて述べれば、信号線11
3 は現在実行中のプログラムにおいて、条件分岐命令が
出現し、かつその結果分岐が行われた場合（この場合の
ことを“分岐GO”と称する）に“１”となり、条件分岐
命令が出現しても分岐が行われなかった場合（この場合
のことを“分岐NOGO”と称する）か、または条件分岐命
令が出現しなかった場合に“０”となる。
り、図２と同等部分は同一符号により示している。図２
の従来例と異なる部分のみについて述べれば、信号線11
3 は現在実行中のプログラムにおいて、条件分岐命令が
出現し、かつその結果分岐が行われた場合（この場合の
ことを“分岐GO”と称する）に“１”となり、条件分岐
命令が出現しても分岐が行われなかった場合（この場合
のことを“分岐NOGO”と称する）か、または条件分岐命
令が出現しなかった場合に“０”となる。
【００２８】REG １は信号線113 を介して送られてくる
情報を格納するレジスタであり、信号線101 を介してそ
の内容をデコーダ３へ送出する。このデコーダ３は信号
線101 及び103 から送られてくる情報をデコードしてＲ
ＡＭ１０のライトイネーブルとして信号線108 へ送出す
る。このデコーダ３の具体例が図７に示されている。
情報を格納するレジスタであり、信号線101 を介してそ
の内容をデコーダ３へ送出する。このデコーダ３は信号
線101 及び103 から送られてくる情報をデコードしてＲ
ＡＭ１０のライトイネーブルとして信号線108 へ送出す
る。このデコーダ３の具体例が図７に示されている。
【００２９】他の構成は図２のそれと同一であり、その
説明は省略する。尚、ＲＡＭ１０は図２のＲＡＭ１０と
同様にｎワード×ｍビットの情報を書込めるとき、その
情報量を（Ｎ×α）ワード×（ｍ÷α）ビットとみなし
て使用するものとする。
説明は省略する。尚、ＲＡＭ１０は図２のＲＡＭ１０と
同様にｎワード×ｍビットの情報を書込めるとき、その
情報量を（Ｎ×α）ワード×（ｍ÷α）ビットとみなし
て使用するものとする。
【００３０】以下、この実施例をもとに動作を説明す
る。先ず、測定に先立ちＲＡＭ１０の初期化を行う必要
がある。ＲＡＭ１０の初期化は、以下の様になされる。
選択回路８より“all ０”を選択してレジスタ９に格納
して保持しておく。次に信号線105 を選択回路４で選択
しレジスタ５に格納する。また、信号線107 を選択回路
６で選択しレジスタ７に格納する。
る。先ず、測定に先立ちＲＡＭ１０の初期化を行う必要
がある。ＲＡＭ１０の初期化は、以下の様になされる。
選択回路８より“all ０”を選択してレジスタ９に格納
して保持しておく。次に信号線105 を選択回路４で選択
しレジスタ５に格納する。また、信号線107 を選択回路
６で選択しレジスタ７に格納する。
【００３１】そして、レジスタ５，７によって全てのワ
ードアドレスと、全てのビットアドレスが網羅されるよ
うに信号線105 ，107 に値を与える。以上の動作を行う
ことにより、全ワード、全ビットに“０”が書込まれ初
期化が行われる。
ードアドレスと、全てのビットアドレスが網羅されるよ
うに信号線105 ，107 に値を与える。以上の動作を行う
ことにより、全ワード、全ビットに“０”が書込まれ初
期化が行われる。
【００３２】次に、測定であるが、ここでは従来の技術
の項で示した図４のプログラムを走行させた場合を例に
挙げて説明を行う。処理の過程は、最初に処理Ａ→処理
Ｃ→処理Ｆと実行され、次に処理Ａ→処理Ｂ→処理Ｄ→
処理Ｅを実行されたものとする。これは従来技術を用い
て測定した場合の過程と同じである。
の項で示した図４のプログラムを走行させた場合を例に
挙げて説明を行う。処理の過程は、最初に処理Ａ→処理
Ｃ→処理Ｆと実行され、次に処理Ａ→処理Ｂ→処理Ｄ→
処理Ｅを実行されたものとする。これは従来技術を用い
て測定した場合の過程と同じである。
【００３３】ここで、具体的な動作を述べやすくするた
めに、ＩＡは３ビットで構成されているものとし、処理
Ａから処理ＦまでのそれぞれのＩＡにはａ＝000 ，ｂ＝
001，ｃ＝010 ，ｄ＝011 ，ｅ＝100 ，ｆ＝101 が対応
しているものとして以下の説明を行う。
めに、ＩＡは３ビットで構成されているものとし、処理
Ａから処理ＦまでのそれぞれのＩＡにはａ＝000 ，ｂ＝
001，ｃ＝010 ，ｄ＝011 ，ｅ＝100 ，ｆ＝101 が対応
しているものとして以下の説明を行う。
【００３４】尚、便宜上、ＲＡＭ１０を３ワード×４ビ
ットとみなして考える。即ち、レジスタ５は２ビット、
レジスタ７は４ビット、レジスタ９は４ビットであると
する。また、ライトイネーブルの各ビットとライトデー
タの各ビットとは１対１の対応をしているものとする。
ットとみなして考える。即ち、レジスタ５は２ビット、
レジスタ７は４ビット、レジスタ９は４ビットであると
する。また、ライトイネーブルの各ビットとライトデー
タの各ビットとは１対１の対応をしているものとする。
【００３５】ここで、ＩＡを上記の様に３ビットである
と仮定した場合のデコーダ３の具体的な回路図を図７に
示す。レジスタ２の下位ビット数は１ビットであるとす
る。図７において、６０はレジスタ１の内容を反転させ
る反転機能である。６１は信号線103 を介して送出され
るレジスタ２の下位１ビットをデコードするデコード機
能である。
と仮定した場合のデコーダ３の具体的な回路図を図７に
示す。レジスタ２の下位ビット数は１ビットであるとす
る。図７において、６０はレジスタ１の内容を反転させ
る反転機能である。６１は信号線103 を介して送出され
るレジスタ２の下位１ビットをデコードするデコード機
能である。
【００３６】デコード機能６１でデコードされた情報は
信号線602 ，603 を介して送出される。６２，６３，６
４，６５は、デコード機能６１の出力と、レジスタ１の
内容及び、この内容を反転した信号との各々の論理積を
とる論理積機能である。各論理積機能の出力はそれぞれ
信号線604 ，605 ，606 ，607 として送出される。信号
線604 をｗ，605 をｘ，606 をｙ，607 をｚとしたと
き、信号線108 は（ｚ，ｙ，ｘ，ｗ）の４ビット列で構
成されるものとする。
信号線602 ，603 を介して送出される。６２，６３，６
４，６５は、デコード機能６１の出力と、レジスタ１の
内容及び、この内容を反転した信号との各々の論理積を
とる論理積機能である。各論理積機能の出力はそれぞれ
信号線604 ，605 ，606 ，607 として送出される。信号
線604 をｗ，605 をｘ，606 をｙ，607 をｚとしたと
き、信号線108 は（ｚ，ｙ，ｘ，ｗ）の４ビット列で構
成されるものとする。
【００３７】実際の処理過程に応じて、ＲＡＭ１０にど
のような情報が書込まれてゆくか考える。先ず、処理Ａ
を行うのでレジスタ２には処理ＡのＩＡ＝ａ＝000 が格
納される。同時に処理Ａは条件分岐命令であり、次の処
理Ｃに分岐する。よって、“分岐GO”であるためにレジ
スタ１には“１”が格納される。レジスタ５にはレジス
タ２の上位２ビット＝００が読出される。これにより、
ライトアドレスは００ワードを指す。同時に、信号線10
3 には下位１ビットの“０”が読出される。デコード機
能６１でデコードされる結果、信号線603 が論理的に
“１”となる。また、レジスタ１の出力は論理的に
“１”であるため、論理積機能６５のみがオンとなり、
信号604 のみが論理的に“１”となる。即ち、信号線10
8 が先の対応より（0001）のビット列となり、レジスタ
７に格納される。ライトイネーブルの各ビットとライト
データの各ビットとが１対１で対応するＲＡＭであると
考えているので、ＲＡＭ１０の００ワードは“0001”と
なる。
のような情報が書込まれてゆくか考える。先ず、処理Ａ
を行うのでレジスタ２には処理ＡのＩＡ＝ａ＝000 が格
納される。同時に処理Ａは条件分岐命令であり、次の処
理Ｃに分岐する。よって、“分岐GO”であるためにレジ
スタ１には“１”が格納される。レジスタ５にはレジス
タ２の上位２ビット＝００が読出される。これにより、
ライトアドレスは００ワードを指す。同時に、信号線10
3 には下位１ビットの“０”が読出される。デコード機
能６１でデコードされる結果、信号線603 が論理的に
“１”となる。また、レジスタ１の出力は論理的に
“１”であるため、論理積機能６５のみがオンとなり、
信号604 のみが論理的に“１”となる。即ち、信号線10
8 が先の対応より（0001）のビット列となり、レジスタ
７に格納される。ライトイネーブルの各ビットとライト
データの各ビットとが１対１で対応するＲＡＭであると
考えているので、ＲＡＭ１０の００ワードは“0001”と
なる。
【００３８】同様に処理Ｃが行われる。Ｃ＝010 なの
で、レジスタ５が“０１”となりライトアドレスとな
る。処理Ｃは条件分岐命令ではないから、レジスタ１＝
０となる。デコーダ３の出力である信号線108 のビット
列は（0010）となるので、レジスタ７が“0010”とな
る。従って、処理Ｃ後の０１ワードは“0010" となる。
で、レジスタ５が“０１”となりライトアドレスとな
る。処理Ｃは条件分岐命令ではないから、レジスタ１＝
０となる。デコーダ３の出力である信号線108 のビット
列は（0010）となるので、レジスタ７が“0010”とな
る。従って、処理Ｃ後の０１ワードは“0010" となる。
【００３９】以下同様にして、残の処理Ｆ→処理Ａ→処
理Ｂ→処理Ｅを行い、各々対応するワードアドレスのラ
イトイネーブルが有効となったビットアドレスにのみ
“１”を書込んでゆくのである。
理Ｂ→処理Ｅを行い、各々対応するワードアドレスのラ
イトイネーブルが有効となったビットアドレスにのみ
“１”を書込んでゆくのである。
【００４０】上記の処理が全て完了した時点で、ＲＡＭ
１０の内容は図８のようになっている。ＲＡＭ１０の内
容を、信号線104 をリードアドレスとして、信号線112
を介して読出し、レジスタ１１に格納する。このリード
データより各ＩＡにおいて“条件分岐GO”であったか、
または、“条件分岐命令でなかったか、又は分岐NOGO”
であったかの表を作成すれば、図９の様になる。
１０の内容は図８のようになっている。ＲＡＭ１０の内
容を、信号線104 をリードアドレスとして、信号線112
を介して読出し、レジスタ１１に格納する。このリード
データより各ＩＡにおいて“条件分岐GO”であったか、
または、“条件分岐命令でなかったか、又は分岐NOGO”
であったかの表を作成すれば、図９の様になる。
【００４１】詳述すれば、図８の各アドレス対応する４
ビット８１〜８４のうち、ビット８１は処理Ｂ，Ｄ，Ｆ
の実行の有無を示し、ビット８２は処理Ｂ，Ｄ，Ｆの条
件分岐GOの有無を示す。また、ビット８３は処理Ａ，
Ｃ，Ｅの実行の有無を示し、ビット８４は処理Ａ，Ｃ，
Ｅの条件分岐GOの有無を示している。
ビット８１〜８４のうち、ビット８１は処理Ｂ，Ｄ，Ｆ
の実行の有無を示し、ビット８２は処理Ｂ，Ｄ，Ｆの条
件分岐GOの有無を示す。また、ビット８３は処理Ａ，
Ｃ，Ｅの実行の有無を示し、ビット８４は処理Ａ，Ｃ，
Ｅの条件分岐GOの有無を示している。
【００４２】そこで、この様な図８の内容（ＲＡＭ１０
の内容でもある）から、図９の示す如く、各処理Ａ〜Ｆ
に対応した命令アドレスａ〜ｆについての実行の有無及
び分岐の有無が一目で判ることとになるのである。すな
わち、処理Ｄは条件分岐命令であったが、分岐は行われ
ず、処理Ｄ→処理Ｆのステップは実行していないことが
容易に判かる。
の内容でもある）から、図９の示す如く、各処理Ａ〜Ｆ
に対応した命令アドレスａ〜ｆについての実行の有無及
び分岐の有無が一目で判ることとになるのである。すな
わち、処理Ｄは条件分岐命令であったが、分岐は行われ
ず、処理Ｄ→処理Ｆのステップは実行していないことが
容易に判かる。
【００４３】本例においては、実施例としてＩＡを３ビ
ットであると仮定し、レジスタ２の上位２ビットでＲＡ
Ｍ１０のライトアドレスの制御を行い、下位１ビットと
レジスタ１の出力とによりライトイネーブルの制御を行
ったが、ＩＡが汎用的に大きくなり、レジスタ２の上位
数ビット及び下位数ビットも本実施例より大きくなった
としても、同様の制御を行うことにより、条件分岐命令
における未評価のパスの発見は容易である。
ットであると仮定し、レジスタ２の上位２ビットでＲＡ
Ｍ１０のライトアドレスの制御を行い、下位１ビットと
レジスタ１の出力とによりライトイネーブルの制御を行
ったが、ＩＡが汎用的に大きくなり、レジスタ２の上位
数ビット及び下位数ビットも本実施例より大きくなった
としても、同様の制御を行うことにより、条件分岐命令
における未評価のパスの発見は容易である。
【００４４】
【発明の効果】以上説明したように本発明によれば、プ
ログラムの走行後の結果を出力、集計することにより、
従来複数回の測定を必要とした条件分岐命令に関する網
羅率を唯１回の測定により得ることが可能となるという
効果がある。
ログラムの走行後の結果を出力、集計することにより、
従来複数回の測定を必要とした条件分岐命令に関する網
羅率を唯１回の測定により得ることが可能となるという
効果がある。
【００４５】図４のプログラムの例では、従来２回（処
理Ｃからの移行に注目した場合と、処理Ｄからの移行に
注目した場合の２回）の測定を必要としたが、１回の測
定で前記の問題点である処理Ｄ→処理Ｆへの動作が未評
価であることを発見できるため、評価時間を大幅に削減
できるという効果がある。
理Ｃからの移行に注目した場合と、処理Ｄからの移行に
注目した場合の２回）の測定を必要としたが、１回の測
定で前記の問題点である処理Ｄ→処理Ｆへの動作が未評
価であることを発見できるため、評価時間を大幅に削減
できるという効果がある。
【図１】本発明の実施例を示すブロック図である。
【図２】従来のソフトウェア網羅率測定装置のブロック
図である。
図である。
【図３】本発明の実施例に使用される８ワード×１ビッ
トのＲＡＭを４ワード×２ビットとみなして使用する場
合の例を示す図である。
トのＲＡＭを４ワード×２ビットとみなして使用する場
合の例を示す図である。
【図４】網羅率測定の為野プログラムのフローチャート
の例を示す図である。
の例を示す図である。
【図５】従来技術におけるプログラム走行後のＲＡＭ１
０の内容を示す図である。
０の内容を示す図である。
【図６】従来技術におけるプログラム走行後のソフトウ
ェア網羅率を示す図である。
ェア網羅率を示す図である。
【図７】図１におけるデコータ３の具体的回路図であ
る。
る。
【図８】本発明の実施例におけるプログラム走行後のＲ
ＡＭ１０の内容を示す図である。
ＡＭ１０の内容を示す図である。
【図９】本発明の実施例におけるプログラム走行後のソ
フトウェア網羅率を示す図である。
フトウェア網羅率を示す図である。
１ 条件分岐命令実行情報レジスタ（REG ） ２ ソフトウェア命令語アドレスレジスタ（ICR ） ３ デコーダ（ライトイネーブル生成回路：ICDC） １０ ＲＡＭ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/28
Claims (1)
- 【請求項１】 条件分岐命令を含むソフトウェア命令を
有するプログラムを実行する情報処理装置における実行
ソフトウェアの網羅率を測定するソフトウェア網羅率測
定装置であって、 実行すべきソフトウェア命令の命令語のアドレス（Ｉ
Ａ）を格納する手段と、 前記ソフトウェア命令が条件分岐命令である場合に分岐
が行われたか否かを示す分岐実行情報を格納する手段
と、 前記アドレス（ＩＡ）格納手段に格納された前記命令語
のアドレスに対応して前記分岐実行情報に対応するビッ
ト位置に前記命令語の実行を示す情報を格納する情報記
憶手段と、 この情報記憶手段にｎワード×ｍビット（ｎ，ｍは１以
上の任意の整数）の情報を書き込めるとしたとき、前記
分岐実行情報と前記アドレスの一部とから生成されるラ
イトイネーブルが示すビット位置に前記命令語の実行を
示す情報を格納することにより、前記アドレスにα（α
は２以上の任意の整数）語分の前記命令語の実行を示す
情報を格納させて、その情報量を（ｎ×α）ワード×
（ｍ÷α）ビットとみなして使用する手段とを含み、 前記情報記憶手段の内容を読出してソフトウェア網羅率
を判定するようにしたことを特徴とするソフトウェア網
羅率測定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02410330A JP3123758B2 (ja) | 1990-12-13 | 1990-12-13 | ソフトウェア網羅率測定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02410330A JP3123758B2 (ja) | 1990-12-13 | 1990-12-13 | ソフトウェア網羅率測定装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04215145A JPH04215145A (ja) | 1992-08-05 |
| JP3123758B2 true JP3123758B2 (ja) | 2001-01-15 |
Family
ID=18519508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02410330A Expired - Fee Related JP3123758B2 (ja) | 1990-12-13 | 1990-12-13 | ソフトウェア網羅率測定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3123758B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102506197B1 (ko) * | 2020-11-12 | 2023-03-06 | 백종균 | 목조주택용 석재 커튼월 마감판 구조물 및 이의 시공방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61153737A (ja) * | 1984-12-27 | 1986-07-12 | Nec Corp | デ−タ処理装置 |
| JPH02155052A (ja) * | 1988-12-07 | 1990-06-14 | Nec Eng Ltd | トレース装置 |
-
1990
- 1990-12-13 JP JP02410330A patent/JP3123758B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102506197B1 (ko) * | 2020-11-12 | 2023-03-06 | 백종균 | 목조주택용 석재 커튼월 마감판 구조물 및 이의 시공방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04215145A (ja) | 1992-08-05 |
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Legal Events
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|---|---|---|---|
| A02 | Decision of refusal |
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