JPS6184749A - プロセツサ保守装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、プロセッサが実行するプログラムの走行履歴
を記憶する機能を持った保守装置に関するものであって
、プロセノ、す及びその動作のためのプログラムの保守
に利用される。

（従来の技術） 第５図は従来のプロセッサが実行するプログラムの走行
履歴（以下ヒストリと略す）を記憶する機能をもった保
守装置が接続されるシステムの一構成例を示すブロック
図である。プロセッサ２６は、アドレスバス、データバ
ス、制御バスをすべて含む内部バス２８を介してメモＩ
Ｊ　２７にあるプログラムを実行する。プログラムの実
行に伴いメモリ２７に対する書込みや読み出し及びｌ１
０２９へのアクセスが発生する。保守装置美は、内部バ
ス２８に接続されており、プロセッサ２６が実行するプ
ログラムの走行履歴を保守装置間内のメモリに記憶する
ものでプログラムのデパック及びハードウェアの診断時
などに使用される。

第６図は、従来の保守装置３０の詳細ブロック図である
。

プロセッサからメモリ上にある命令の第１語を読み出す
際、線１４に命令フェッチ信号とアドレスバス１上の命
令の格納されているアドレスが出力される。アドレスは
、ラッチ部２でラッチされバス３を介してヒスｌ−１）
メモリ部７に入力される。

また、命令フェッチ信号は、線１４より制御部１１に入
力されヒストリ読み出しモード信号１８が論理Ｏ（書込
みモード）であればカウンタ部５に対してヒストリメモ
リアドレス６をカウントアツプするカウントアツプ信号
を８に出力する。さらに制御部１１からヒストリメモリ
部７に対してメモリ書込み信号が１２に出力され書込み
が行なわれる。ヒストリメモリ部７からの読み出しは、
ヒストリ読み出しモード信号１８を論理１（読み出しモ
ード）とすることによりラッチ部２の出力をノ・イイノ
ビーダンス状態としさらに制御部１１に対してヒス）　
ｌ）の書込みを抑止する。制御部１１からメモリ読み出
し信号１３が出力されカウンタ部５のアドレスに従って
ヒストリメモリ部７の内容がバス３を介し表示部４で表
示される。ヒストリメモリ部７の内容は、カウントアツ
プスイッチ１（３を押下することによりカウンタ部５を
カウントアツプしてヒストリメモリ部７の先の方（時間
的に新しい部分）を順次読み出すことが出来る。カウン
トダウンスイッチ１７を押下すると制御部１１よりカウ
ントダウン信号が９に出力され、カウンタ部５をカウン
トダウンし、ヒストリメモリ部の前の方（時間的に古い
部分）を読み出すことが出来る。

（発明が解決しようとする問題点） しかしながら、プログラムのデパック等でプログラムに
よるメモリの参照あるいはメモリに書込むアドレスが正
しいかどうかを判定したい場合上記構成の装置では命令
の走行ヒストリだけしか記憶されていないので命令フェ
ッチ以外のメモリアクセスのアドレスを検査できないと
いう欠点があった。

この為メモリに対するすべてのアクセスのアドレスをヒ
ストリメモリに書込む方法か提案されているが、スタッ
ク操作や命令の第２語、第３語の読み出しあるいは命令
の実行サイクルにおけるメモリアクセス等もいつもヒス
トリに書込むのでヒストリメモリが同一容量であれば記
憶できるプログラムのステップ数の範囲が限られていた
。また、すべてのメモリアクセスのアドレスが記憶され
ろ為、ヒストリ読み出した時、そのアドレスが命令フェ
ッチ時のアドレスかあるいはそうでないか、メモリに対
する読み出しか書込みかを区別できない欠点もあった。

本発明の目的は、従来の技術の上記欠点である。

（ＩＩ命令フェッチのアドレスのみしか記憶されていな
いこと、及び（２）全てのメモリアクセスのアドレスを
記憶すると記憶できる範囲が限定されること、を除去し
てヒス）　ＩＪメモリに記憶するアドレス種別を柔軟に
切替られ読み出したアドレス種別を容易に判定出来る保
守装置を提供することにある。

（問題点を解決するための手段） 本発明の特徴は、プロセッサが実行するプログラムの走
行履歴を記憶しその内容を表示することによりプロセッ
サ及びそのプログラムの保守を行なうためプロセッサの
バスに接続され、走行履歴の記憶のためのヒストリメモ
リ部を有する保守装置において、命令フェッチの際のア
ドレスバスの内容をヒストリメモリ部に記憶する第１動
作モードと全てのメモリアクセスの際のアドレスバスの
内容をヒストリメモリ部に記憶する第２動作モードとを
切替える切替部を具備し、前記ヒストリメモ９部はアド
レスバスの内容と共に動作モードの種別情報を記憶し、
該ヒストリメモリ部から読み出したアドレス情報と種別
情報を表示する表示部を具備するプロセッサ保守装置に
ある。

（作　用） 本発明による保守装置は命令フェッチの′際のアドレス
のみを記憶する第１動作モードと、全てのメモリアクセ
スのアドレスを記憶する第２動作モードを有し、これら
を切替えることが出来、かつ、記憶された内容がいずれ
の動作モードによるものかを表示することができる。

従って、プロセッサ又はプログラムの保守のためにプロ
セッサの動作をトレースする際、粗いトレースで十分な
場合は第１動作モードを選択し、詳細なトレースが必要
なときは第２動作モードを選択することにより、保守の
目的に従って最適な情報を得ることができる。

（実施例） 第１図は、この発明の実施例を示すブロック図であって
第６図と同一番号は同一部分を示す。第２図は、第１図
での切替部１０の詳細を示す回路図の例で、３人力ＡＮ
Ｄ素子２１．２人力ＡＮＤ素子お、２人力ＯＲ素子２２
、反転素子２４、プルアップ抵抗２５より構成されてい
る。第３図は、切替スイッチ１５がオンの時の第１図の
各部の波形を示すタイムチャートであり、第４図は、切
替スイッチ１５がオフの場合のタイムチャートである。

第３図及び第４図のｊａｌのアドレスバスはＡ１が命令
をフェッチした時のメモリアドレス、Ａ２は第２語をフ
ェッチしたアドレス、Ａ３は命令を実行したことに伴う
メモリアクセス時のアドレス、さらにＡ４は次の命令フ
ェッチのメモリアドレスを示す。第１図の切替スイッチ
１５は、スイッチオフで命令フェッチ時のアドレス、ま
たスイッチオフで命令フェッチ時を含むすべてのメモリ
アクセスをヒストリメモリに格納することを選択するス
イッチである。

第２図において切替スイッチ１５がオフの場合出力ｇは
プルアップ抵抗部によってレベルが論理Ｉとなり反転素
子２４により論理Ｏが出力」に出力され、２人力ＡＮＤ
素子乙に入力され、メモリスタート１９をゲートする為
、出力ｉには論理Ｏが出力する。一方、３人力ＡＮＤ２
１は入力ｇが論理１なので命令フェッチ１４が論理１の
時は出力Ｉ〕がメモリスタート１９のタイミングで論理
１となり、２人力ＯＲ，素子２２を通って出力２０に出
力される。

切替スイッチ１５がオンの場合、出力ｇは論理Ｏとなり
３人力ＡＮＤ素子２１の出力りは論理Ｏとなる。また、
反転素子２４の出力」は論理１となりメモリスタート１
９の出力するタイミングで出力ｌに論理１が出力され２
人力ＯＲ，素子２２を通じて出力２０に出力される。

次に第３図を用いて第１図の切替スイッチ１５がオンの
状態について説明する。前述の通り切替スイッチ１５が
オンなる出力２０にはメモリスタート１９と同じタイミ
ングで制御部１１に信号（Ｃ１が人力されこの立上りの
微分を取ってカウントアツプ信号８（ｄｌを出力する。

カウンタ部５ではカウントアツプ信号８によりヒストリ
メモリのアドレス（ｅ）を１だげカウントアツプする。

カウンタ部５はヒストリメモリの容量分だけカウント出
来るカウント数を持ちカウンタはいっばいになると０に
戻りエンドレスにカウントするリングカウンタである。

制御部１１は、書込み信号１２（ｔ）をヒスｌ−１）メ
モリ部７に出力しメモリに書込みを行なう。以上の様に
、メモリにアクセスがあるたびごとにヒス）　ＩＪメモ
リ部７に対して毎回書込む。

次に第４図を用℃・て、第１図の切替スイッチ１５がオ
フの状態につし・て説明する。この場合出力２０には、
従来方式と同様に命令フェッチ１４０入力されている時
のメモリスタート１９のタイミングで制御部１１に信号
が入力され、カウントアツプ信号８（ｄｉが出力しカウ
ンタ部５をカウントアツプ（ｅｌ　シ８込み信号１２（
ｆｌによりヒストリメモリ部７に書込みを行なう。命令
フェノチトｌ　（ｂｌが論理０の間のアドレスはメモリ
に対して書込みは行なわなし・。第１図にお（・てラッ
チ部２にはアドレス・くスの他に命令フ、エッチ及びＲ
，／Ｗ倍信号入力されていてアドレスと回連にラッチさ
れる。これがバス３を介してヒストリメモリに入力され
、アドレス書込と同じタイミングでヒストリメモリ部７
に書込まれろ。

また、表示部４は、アドレスの表示の他に命令フェッチ
時かそれ以外か、書込みか読み出しかを表示する表示器
を含んでいる。

第７図は本発明の保守装置の概観図であり２進表示装置
３１、データ設定スイッチ３２、命令フェッチ信号表示
ランプあ、読出し／書込みモード表示ランプＭ１１６進
表示装置あ、カウントアツプスイッチ３６、カウントダ
ウンスイッチ３７、切替スイッチ３８、機能選択スイッ
チ３９かも構成されている。

保守装置とプロセッサは接続ケーブル・１０で接続され
ていてこれにはアドレスバス、データ・くス、制御バス
等が含まれている。保守装置は通常プログラムの走行状
態を２進表示装置３１でデータバスを、１６進表示装置
あでアドレスバスの内容を監視している。必要に応じて
図示していないスイッチ等の操作によりプログラムを停
止させることや再ひ走らせる機能や指定したアドレスを
通過したら停止する機能（以下アドレスストップと略す
）を持って（・る。第８図は、本発明のヒストリメモリ
の構成図であり０はプロセッサのアト１／ス幅と同じで
ある。ｍはヒストリメモリの記憶量を示し、４０は、ヒ
ストリアドレス記憶域４１は命令フェッチ信号識別ピッ
ト、心は読み出し／書込みモード識別ビットである。こ
れらのビットへの情報の書込みはヒストリアドレスの記
憶と同時に行なわれる。

今、プログラムのある部分の走行状態やメモリのアクセ
スが正常に行なわれて℃・るか検査する場合、プログラ
ムのその部分が終了した時に通るアドレスにデータ設定
スイッチ３２（図示なし）を操作してアドレスストップ
を設定する。この場合、プログラムによるメモリアクセ
ス時のアドレスも検査したし・ので切替スイッチ関をオ
ンとし命令フェッチ以外のメモリアクセスを含むすべて
のメモリアクセスのアドレスを記憶するモードに設定す
定する。アドレスストップによりプログラムが停止する
とプログラムの走行アドレスを記憶する動作も停止する
。ヒストリメモリの内容を読み出１−には機能選択スイ
ッチ３９をヒストリメモリ読み出しモードにセントする
と現在プログラムが停止して（・るアドレスか１６進表
示装置、３５に表示される。

また、この時そのアドレスに対するメモリアクセスが何
であったかが命令フェッチ信号表示ランプあ、読出し／
書き込みモード表示ランプ讃により識別出来る。

この場合、命令フェッチ信号表示ランプおは、ランプ点
燈で命令フェッチ時のメモリアクセス、滅燈時は命令フ
ェッチ以外のメモリアクセスを示す。読出し／書き込み
モード表示ランプ讃はランプ点燈で読出し滅燈で書込み
を示す。ヒストリメモリに記憶されて（・る内容の古い
ものを読み出すにはカウントダウンスイッチ五を１回押
下することにより１つ前のヒストリメモリの内容が表示
される。カウントアンプスイッチ謁を１回押下すると１
つ先のアドレスが表示される。

以上の様にしてプログラムの走行状態の詳細を検査″１
−ることが出来る。

次に、ヒスｌ−’Ｊメモリの容量全てに命令フェッチ時
のアドレスのみを記憶しプログラムの流れだけを検査し
たい場合、切替スイッチあをオンとする。アドレススト
ップは検査したい部分の終了した時に通るアドレスに設
定する。プログラムが停止したら前述と同様の方法でヒ
ストリメモリの内容を読み出すことが出来る。

（発明の効果） 以上、詳細に説明したように本発明によれば、命令フェ
ッチサイクルのアドレスを記憶する手段と命令フェッチ
サイクル及び命令フェッチ以外のすべてのメモリアクセ
スのアドレスを記憶する手段とこの内いずれかを選択す
る手段を設けたことにより、プログラムのデバツグ又は
保守に際し、プログラムによるメモリの参照あるし・は
メモリに書込むアドレスの正当性を検査することがヒス
トリメモリを読み出すことで可能になる。更に、書込み
アドレスの種類が固定されないので命令フェッチサイク
ルのアドレスのみを必要とする場合は記憶するプログラ
ムステップを減少させろことがないと（・う効果かある
。さらに、本発明によｎ　’ｔ　北プログラムの走行履
歴を記憶するタイミングでそのアドレスｌ＼のアクセス
が命令フェッチかそれ以外か、読み出しあるいは書込み
かの違いを識別する情報を記憶しこれをヒスｌ−ＩＪ読
み出し時にランプで表示するのでヒストリメモリ内に記
憶されているメモリアドレスに対してプロセッサが何を
行なって℃・たかが容易に判定が出来る効果がある。

【図面の簡単な説明】

第１図はこの発明に係る保守装置の一実施例を示すブロ
ック図、第２図は本発明の切替部の詳細を示す回路図、
第３図は第１図の切替スイッチがオンの時の動作を示す
タイミング図、第・４図は第１図の切替スイッチがオフ
の時の動作を示すタイミング図、第５図は従来の保守装
置の一構成例を示すブロック図、第６図は従来の保守装
置の詳細ブロック図、第７図は本発明の保守装置の概観
図、第８図は本発明のヒストリメモリの構成図である。 図において、１はアドレスバス、２はラッチ部、３はバ
ス、４は表示部、５はカウンタ部、６はヒストリメモリ
アドレス、７はヒストリメモＩＪ　部、８はカウントア
ンプ信号、９はカウントダウン信号、１０は切替部、１
１は制御部、１２はメモリ書込み信号、１３はメモリ読
み出し信号、１４は命令フェッチ信号、１５は切替スイ
ッチ、１Ｇはカウントアツプスイッチ、１７はカウント
ダウンスイッチ、１８はヒストリ読み出しモード信号、
１９はメモリスタート信号、２０はヒストリ書込み起動
信号、２１は３人力　１ＯＡＮＤ素子、２２は２人力Ｃ
ＪＲ素子、乙は２人力ＡＮＤ素子、２４は反転素子、５
はプルアップ抵抗、２６はプロセッサ、２７はメモリ、
路は内部バス、２９はＩｌｏ、３０は保守装置、３１は
２進表示装置、支はデータ設定スイッチ、あは命令フェ
ッチ信号表示ランプ、　　１５讃は読み出し／書込みモ
ード表示ランプ、あは１６進表示装置、３６はカウント
アツプスイッチ、３７はカウントダウンスイッチ、関は
切替スイッチ、３９’ｔＪ能選択スイッチ、切はヒス）
　ｌ）アドレス記憶域、・１１は命令フェッチ信号識別
ビット、心は読み　２０出し／書込みモード識別ビット
である。

Claims (1)

【特許請求の範囲】
1. プロセッサが実行するプログラムの走行履歴を記憶しそ
   の内容を表示することによりプロセッサ及びそのプログ
   ラムの保守を行なうためプロセッサのバスに接続され、
   走行履歴の記憶のためのヒストリメモリ部を有する保守
   装置において、命令フェッチの際のアドレスバスの内容
   をヒストリメモリ部に記憶する第１動作モードと全ての
   メモリアクセスの際のアドレスバスの内容をヒストリメ
   モリ部に記憶する第２動作モードとを切替える切替部を
   具備し、前記ヒストリメモリ部はアドレスバスの内容と
   共に動作モードの種別情報を記憶し、該ヒストリメモリ
   部から読み出したアドレス情報と種別情報を表示する表
   示部が具備されることを特徴とするプロセッサ保守装置
   。