JPS59194245A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPS59194245A JPS59194245A JP58067831A JP6783183A JPS59194245A JP S59194245 A JPS59194245 A JP S59194245A JP 58067831 A JP58067831 A JP 58067831A JP 6783183 A JP6783183 A JP 6783183A JP S59194245 A JPS59194245 A JP S59194245A
- Authority
- JP
- Japan
- Prior art keywords
- trace memory
- trace
- microprogram
- branch instruction
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の分野〕
本発明はデータ処理装置におけるマイクロプログラム制
御装置に関するもので、特に垂直型マイクロプログラム
を採用した場合におけるマイクロプログラム制御装置に
関するものである。
御装置に関するもので、特に垂直型マイクロプログラム
を採用した場合におけるマイクロプログラム制御装置に
関するものである。
従来この種のマイクロプログラム制御装置においては、
順次実行されるマイクロプログラム、のアドレスをトレ
ースし、その実行経過を知ることにより複雑な障害解析
を行なっていた。従ってアドレスのトレースのために非
常に大きな記憶回路を必要とし、装置が高価にならざる
を得なかった。また、装置を安価に作るためにアドレス
のトレース機能をもたない装置は障害の解析が非常に困
難であった。
順次実行されるマイクロプログラム、のアドレスをトレ
ースし、その実行経過を知ることにより複雑な障害解析
を行なっていた。従ってアドレスのトレースのために非
常に大きな記憶回路を必要とし、装置が高価にならざる
を得なかった。また、装置を安価に作るためにアドレス
のトレース機能をもたない装置は障害の解析が非常に困
難であった。
したがって本発明の目的は、アドレスのトレースを行な
わなく障害の解析のできるマイクロプログラム制御装置
を得ようとするものである。
わなく障害の解析のできるマイクロプログラム制御装置
を得ようとするものである。
本発明のデータ処理装置は、前記の目的を達成するため
に、垂直型マイクロプログラムを構成する各マイクロワ
ードの命令コードを判別し１分岐命令の有無を順次トレ
ースメモリ部に記憶させ、障害発生時に前記トレースメ
モリ部の内容と障害発生時の内部状態を知るようにした
もので、これにより非常にわずかな金物量の増加のみで
アドレスレジスタをトレースした場合とほぼ同じ程度に
マイクロプログラムの実行経過を知ることができるもの
である。
に、垂直型マイクロプログラムを構成する各マイクロワ
ードの命令コードを判別し１分岐命令の有無を順次トレ
ースメモリ部に記憶させ、障害発生時に前記トレースメ
モリ部の内容と障害発生時の内部状態を知るようにした
もので、これにより非常にわずかな金物量の増加のみで
アドレスレジスタをトレースした場合とほぼ同じ程度に
マイクロプログラムの実行経過を知ることができるもの
である。
本発明によれば、マイクロプログラム全記憶する記憶部
と、この記憶部を順次アドレスするアドレスレジスタと
、前記記憶部から読出されたマイクロプログラムを一時
記憶する読出レジスタと、この°読出レジスタの出力す
る分岐の有無を示すビノトヲ順次記憶するトレースメモ
リ部と、このトレースメモリ部を順次アドレスするトレ
ースメモリアドレスレジスタと、前記トレースメモリ部
への書込みの起動及び停止を制御するトレースメモリ制
御手段を有するデータ処理装置が得られる。
と、この記憶部を順次アドレスするアドレスレジスタと
、前記記憶部から読出されたマイクロプログラムを一時
記憶する読出レジスタと、この°読出レジスタの出力す
る分岐の有無を示すビノトヲ順次記憶するトレースメモ
リ部と、このトレースメモリ部を順次アドレスするトレ
ースメモリアドレスレジスタと、前記トレースメモリ部
への書込みの起動及び停止を制御するトレースメモリ制
御手段を有するデータ処理装置が得られる。
次に図面を参照して詳細に説明する。
第１図は本発明の一実施例であるデータ処理装置の構成
のブロック図である。第１図におめて、アドレスレジス
タ１の出力アドレス線ａ（この線上の出力信号と考えて
もよい。以下他の記号についても同じ。）は記憶部２に
接続され。
のブロック図である。第１図におめて、アドレスレジス
タ１の出力アドレス線ａ（この線上の出力信号と考えて
もよい。以下他の記号についても同じ。）は記憶部２に
接続され。
この記憶部２の出力すは読出レジスタ乙に接続される。
これら２つのレジスタに人力される信号Ｃはクロック信
号である。読出レジスタ６の命令コード部の出力ｄは破
線で囲まれたトレースメモリ部４内の第１のトレースメ
モリ５に接続される。
号である。読出レジスタ６の命令コード部の出力ｄは破
線で囲まれたトレースメモリ部４内の第１のトレースメ
モリ５に接続される。
一方トレースメモリアドレスレジスタ７の出力アドレス
線ｅはトレースメモリ部４内の第１のトレースメモリ５
及び第２のトレースメモリ６ならびにアドレスインクリ
メント回路８に接続され、このアドレスインクリメント
回路８の出力ｆはもとのトレースメモリアドレスレジメ
タ７に接続される。
線ｅはトレースメモリ部４内の第１のトレースメモリ５
及び第２のトレースメモリ６ならびにアドレスインクリ
メント回路８に接続され、このアドレスインクリメント
回路８の出力ｆはもとのトレースメモリアドレスレジメ
タ７に接続される。
更に起動信号ｇは管静キ怜十→央トレースメモリ制御回
路ともいうべきフリップフロップ回路１０のセット端子
に接続され、停止信号りは前記のフリップフロップ回路
１０のリセット端子に接続すると共に、第２のトレース
メモリ乙にも接続される。そして前記フリップフロッグ
回路１０の出力ｌは、クロック信号ｃを一方の入力とす
る第１のＡＮＤ回路１１及びクロック信号Ｃに同期する
書込み信号Ｊ全一方の入力とするＡＮＤ回路１２に接続
され、第１のＡ’ＮＤ回路１１の出力にはトレースメモ
リアドレスレジスタ７に、丑た第２のＡＮＤ回路１２の
出力りは第１および第２のトレースメモリ５および６に
接続される。そしてこれら第１および第２のトレースメ
モリ５と６の内容は後述のように表示器１６に表示され
る。
路ともいうべきフリップフロップ回路１０のセット端子
に接続され、停止信号りは前記のフリップフロップ回路
１０のリセット端子に接続すると共に、第２のトレース
メモリ乙にも接続される。そして前記フリップフロッグ
回路１０の出力ｌは、クロック信号ｃを一方の入力とす
る第１のＡＮＤ回路１１及びクロック信号Ｃに同期する
書込み信号Ｊ全一方の入力とするＡＮＤ回路１２に接続
され、第１のＡ’ＮＤ回路１１の出力にはトレースメモ
リアドレスレジスタ７に、丑た第２のＡＮＤ回路１２の
出力りは第１および第２のトレースメモリ５および６に
接続される。そしてこれら第１および第２のトレースメ
モリ５と６の内容は後述のように表示器１６に表示され
る。
本箱−の実施例においては、マイクロプログラムの分岐
命令とそれ以外の命令では命令コードのうち１ビツトが
異なシ、このビットは分岐命号線ｄに出力される。また
第１のトレースメモリ５は前記命令コードの１ビツトに
順次記憶させるために１ワード１ビツトでＭ個記憶する
構成を持ち、第２のトレースメモリ６は停止信号りが１
′になった時に“１“を記憶し他の場合は“ｌＯ”１を
記憶させるため［１フード１ビツトで同じくＭ個記憶す
る構成金持ち、第１および第２のトレースメモリ５と６
は同じアドレス及び同じ書込クロックを与えて同時に動
作させる。
命令とそれ以外の命令では命令コードのうち１ビツトが
異なシ、このビットは分岐命号線ｄに出力される。また
第１のトレースメモリ５は前記命令コードの１ビツトに
順次記憶させるために１ワード１ビツトでＭ個記憶する
構成を持ち、第２のトレースメモリ６は停止信号りが１
′になった時に“１“を記憶し他の場合は“ｌＯ”１を
記憶させるため［１フード１ビツトで同じくＭ個記憶す
る構成金持ち、第１および第２のトレースメモリ５と６
は同じアドレス及び同じ書込クロックを与えて同時に動
作させる。
いまマイクロプログラムの走行中に起動信号ｇがｌ′１
”になると、フリップフロップ回路１０がセットされ出
力ｌが１１１ｎとなるため、クロックＣが有効となシ第
１のＡＮＤ回路１１全通して信号にとして出力され、同
様に書込みりＤ７りｊが有効となり第２のＡＮＤ回路１
２全通して信号りとして出力される。そして有効となっ
たクロックＣによりトレースメモリアドレスレジスタ７
はアドレスインクリメント回路８により順次増加され、
第１および第２のトレースメモリ５と６をアドレスし、
また有効となった書込みクロックＪにより読出レジスタ
６の命令コード部の１ビツト出力ｄが順次箱１のトレー
スメモリ５に書き込まれ、同時に停止信号りの状態が第
２のトレースメモリ６に順次書き込まれる。トレースメ
モリ部４に順次書込み中に伺らかの原因により停止信号
りが“１１１になると、第２のトレースメモリ乙には“
１″が記憶され同時に“１′”の状態を保持していたフ
リップフロップ回路１０がリセツトされ、第１のＡＮＤ
回路１１によシクロツクＣが、第２のＡＮＤ回路１２に
より書込フロップｊがそれぞれ抑止され、トレースメモ
リアドレスレジスタ７の更新及び第１および第２のトレ
ースメモリ５と６の以後の書込みが停止される。
”になると、フリップフロップ回路１０がセットされ出
力ｌが１１１ｎとなるため、クロックＣが有効となシ第
１のＡＮＤ回路１１全通して信号にとして出力され、同
様に書込みりＤ７りｊが有効となり第２のＡＮＤ回路１
２全通して信号りとして出力される。そして有効となっ
たクロックＣによりトレースメモリアドレスレジスタ７
はアドレスインクリメント回路８により順次増加され、
第１および第２のトレースメモリ５と６をアドレスし、
また有効となった書込みクロックＪにより読出レジスタ
６の命令コード部の１ビツト出力ｄが順次箱１のトレー
スメモリ５に書き込まれ、同時に停止信号りの状態が第
２のトレースメモリ６に順次書き込まれる。トレースメ
モリ部４に順次書込み中に伺らかの原因により停止信号
りが“１１１になると、第２のトレースメモリ乙には“
１″が記憶され同時に“１′”の状態を保持していたフ
リップフロップ回路１０がリセツトされ、第１のＡＮＤ
回路１１によシクロツクＣが、第２のＡＮＤ回路１２に
より書込フロップｊがそれぞれ抑止され、トレースメモ
リアドレスレジスタ７の更新及び第１および第２のトレ
ースメモリ５と６の以後の書込みが停止される。
第２図にアドレスの解析例を示し、（５）は走行中のマ
イクロプログラムのアドレスレジスタ１におけるフロー
チャートの一部を示し、（Ｂ）はトレースメモリ部４の
トレース結果を示す。（Ｎのフローチャートにおいて、
内に斜線を施した矩形の枠は無条件分岐を示すマイクロ
ワード、斜線を施してない菱形の枠は条件分岐を示すマ
イクロワード、斜線を施してない矩形の枠は分岐を含ま
ないマイクロワードを示し、 （１）、（２）、・・・
（１２）は走行を示す太線に沿って付した順番を示して
いる。また（Ｂ）のトレースメモリ部４において、左側
枠内は第１のトレースメモリ５のトレース結果を示し、
そのうちＩＩ Ｉ １１が分岐命令、“０１“が分岐命
令以外を実行したことｆ：あられしておシ、右側枠内は
第２のトレースメモリ乙のトレース結果を示し、そのう
ち“１′で停止したことをあられしている。
イクロプログラムのアドレスレジスタ１におけるフロー
チャートの一部を示し、（Ｂ）はトレースメモリ部４の
トレース結果を示す。（Ｎのフローチャートにおいて、
内に斜線を施した矩形の枠は無条件分岐を示すマイクロ
ワード、斜線を施してない菱形の枠は条件分岐を示すマ
イクロワード、斜線を施してない矩形の枠は分岐を含ま
ないマイクロワードを示し、 （１）、（２）、・・・
（１２）は走行を示す太線に沿って付した順番を示して
いる。また（Ｂ）のトレースメモリ部４において、左側
枠内は第１のトレースメモリ５のトレース結果を示し、
そのうちＩＩ Ｉ １１が分岐命令、“０１“が分岐命
令以外を実行したことｆ：あられしておシ、右側枠内は
第２のトレースメモリ乙のトレース結果を示し、そのう
ち“１′で停止したことをあられしている。
いまアドレスレジスタ１がマイクロワード（１２）のア
ドレスを示して停止したとき、第２のトレースメモリ６
が°１°°の状態を記憶していたＮ番地の第１のトレー
スメモリ５の示す対応マイクロワードは１つ前の（１１
）’！に示す。このマイクロワード（１１）’（ｉ＝起
点に第１のトレースメモリ５の（Ｎ−１）番地→（Ｎ−
２）番地→（Ｎ−３）番地→・・・の順にトレース結果
を分岐命令の有／無で因に示すフローチャートラ逆にた
どり２つのトレース スメモリ５と６の内容を表示器１６に表示させることに
より、 （１１）→（１０）→（９）→・・・と太線
に示す経路を解析することができる。
ドレスを示して停止したとき、第２のトレースメモリ６
が°１°°の状態を記憶していたＮ番地の第１のトレー
スメモリ５の示す対応マイクロワードは１つ前の（１１
）’！に示す。このマイクロワード（１１）’（ｉ＝起
点に第１のトレースメモリ５の（Ｎ−１）番地→（Ｎ−
２）番地→（Ｎ−３）番地→・・・の順にトレース結果
を分岐命令の有／無で因に示すフローチャートラ逆にた
どり２つのトレース スメモリ５と６の内容を表示器１６に表示させることに
より、 （１１）→（１０）→（９）→・・・と太線
に示す経路を解析することができる。
〔第２の実施例〕
第６図は本発明の第２の実施例のブロック図である。第
１図におけると同じ参照数字は第１図の構成要素と同じ
ものを示している。この第６Ｎにおいては読出レジスタ
６の命令コード部の出力ｍが分岐命令検出回路１４に接
続され。
１図におけると同じ参照数字は第１図の構成要素と同じ
ものを示している。この第６Ｎにおいては読出レジスタ
６の命令コード部の出力ｍが分岐命令検出回路１４に接
続され。
この分岐命令検出回路１４の出力が第１０トレースメモ
リ５に接続されることを除き第１の実施例における第１
図と同じである。この分岐命令検出回路１４ハマイクロ
プログラムの分岐命令とそれ以外の命令とが単純に区別
できないマイクロプログラム構成の場合に用いるもので
。
リ５に接続されることを除き第１の実施例における第１
図と同じである。この分岐命令検出回路１４ハマイクロ
プログラムの分岐命令とそれ以外の命令とが単純に区別
できないマイクロプログラム構成の場合に用いるもので
。
命令コード全デコードし１分岐命令全検出してその有無
全出力させる機能を持っておシ、これにより第１の実施
例と等価の結果を得ることができる。
全出力させる機能を持っておシ、これにより第１の実施
例と等価の結果を得ることができる。
本発明は以上説明したように９分岐命令の有／無のみを
トレースさせる簡易な方法を採用することによシ、大き
な記憶回路を必要とするアドレスのトレースと等価な効
果を安価に実現することができる。
トレースさせる簡易な方法を採用することによシ、大き
な記憶回路を必要とするアドレスのトレースと等価な効
果を安価に実現することができる。
第１図は本発明の第１の実施例であるマイク２の実施例
の構成を示すブロック図であるｄ記号の説明＝１はアド
レスレジスタ、２は記憶部、３は読出レジスタ、４Ｊｊ
トレ一スメモリ部、５は第１のトレースメモリ、６は第
２のトレースメモリ、７ｕ）レースメモリアドレスレジ
スタ、８はアドレスインクリメント回路。 １０ＵトＬ’−スメモリ制御回路（ノリノブフロップ回
路）、１１は第１のＡＮＤ回路、１２は第２のＡＮＤ回
路、１６は表示器、１４は分岐命令検出回路をそれぞれ
あられしている。 第２図 （Ａ） （Ｂ）
の構成を示すブロック図であるｄ記号の説明＝１はアド
レスレジスタ、２は記憶部、３は読出レジスタ、４Ｊｊ
トレ一スメモリ部、５は第１のトレースメモリ、６は第
２のトレースメモリ、７ｕ）レースメモリアドレスレジ
スタ、８はアドレスインクリメント回路。 １０ＵトＬ’−スメモリ制御回路（ノリノブフロップ回
路）、１１は第１のＡＮＤ回路、１２は第２のＡＮＤ回
路、１６は表示器、１４は分岐命令検出回路をそれぞれ
あられしている。 第２図 （Ａ） （Ｂ）
Claims (1)
- １、マイクロプログラムを記憶する記憶部と、この記憶
部を順次アドレスするアドレスレジスタと、前記記憶部
から読出さ、れたマイクロプログラム全一時記憶する読
出レジスタと、この読出レジスタの出力する分岐の有無
を示すビノトヲ順次記憶するトレースメモリ部と、この
トレースメモリ部を順次アドレスするトレースメモリア
ドレスレジスタと、前記トレースメモリ部へ１．
の書込みの起動及び停止を制御するトレースメモリ制
御手段とを有するマイクロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58067831A JPS59194245A (ja) | 1983-04-19 | 1983-04-19 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58067831A JPS59194245A (ja) | 1983-04-19 | 1983-04-19 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59194245A true JPS59194245A (ja) | 1984-11-05 |
Family
ID=13356281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58067831A Pending JPS59194245A (ja) | 1983-04-19 | 1983-04-19 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59194245A (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998045783A1 (en) * | 1997-04-08 | 1998-10-15 | Advanced Micro Devices, Inc. | Trace cache for a microprocessor-based device |
| US5978902A (en) * | 1997-04-08 | 1999-11-02 | Advanced Micro Devices, Inc. | Debug interface including operating system access of a serial/parallel debug port |
| US6009270A (en) * | 1997-04-08 | 1999-12-28 | Advanced Micro Devices, Inc. | Trace synchronization in a processor |
| US6041406A (en) * | 1997-04-08 | 2000-03-21 | Advanced Micro Devices, Inc. | Parallel and serial debug port on a processor |
| US6094729A (en) * | 1997-04-08 | 2000-07-25 | Advanced Micro Devices, Inc. | Debug interface including a compact trace record storage |
| US6142683A (en) * | 1997-04-08 | 2000-11-07 | Advanced Micro Devices, Inc. | Debug interface including data steering between a processor, an input/output port, and a trace logic |
| US6145123A (en) * | 1998-07-01 | 2000-11-07 | Advanced Micro Devices, Inc. | Trace on/off with breakpoint register |
| US6145100A (en) * | 1998-03-04 | 2000-11-07 | Advanced Micro Devices, Inc. | Debug interface including timing synchronization logic |
| US6148381A (en) * | 1997-04-08 | 2000-11-14 | Advanced Micro Devices, Inc. | Single-port trace buffer architecture with overflow reduction |
| US6154856A (en) * | 1997-04-08 | 2000-11-28 | Advanced Micro Devices, Inc. | Debug interface including state machines for timing synchronization and communication |
| US6154857A (en) * | 1997-04-08 | 2000-11-28 | Advanced Micro Devices, Inc. | Microprocessor-based device incorporating a cache for capturing software performance profiling data |
| US6175914B1 (en) | 1997-12-17 | 2001-01-16 | Advanced Micro Devices, Inc. | Processor including a combined parallel debug and trace port and a serial port |
| US6185732B1 (en) | 1997-04-08 | 2001-02-06 | Advanced Micro Devices, Inc. | Software debug port for a microprocessor |
| US6189140B1 (en) | 1997-04-08 | 2001-02-13 | Advanced Micro Devices, Inc. | Debug interface including logic generating handshake signals between a processor, an input/output port, and a trace logic |
| US6314530B1 (en) | 1997-04-08 | 2001-11-06 | Advanced Micro Devices, Inc. | Processor having a trace access instruction to access on-chip trace memory |
-
1983
- 1983-04-19 JP JP58067831A patent/JPS59194245A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
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