JPS63301338A

JPS63301338A - 制御メモリ付記憶装置

Info

Publication number: JPS63301338A
Application number: JP13498887A
Authority: JP
Inventors: Hidetada Fukunaka; 福中　秀忠; Koichi Ikeda; 池田　公一; Koji Nakamura; 中村　光次
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-06-01
Filing date: 1987-06-01
Publication date: 1988-12-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、記憶素子の制御に係り、特に、柔軟性に富ん
だ記憶素子の制御を可能とした制御メモリ付記憶装置に
関する。

〔従来の技術〕

近年、記憶素子の高速動作を可能とするために、記憶装
置に対する多くの動作モードが開発されている。これら
の動作モードには、例えば、一定の範囲内のアドレスで
あれば、連続して高速に読み書き可能なページモード、
ｎ個（ｎ＝４．８．・・・・・・）の連続したアドレス
を高速に読み書き可能なニブルモード、アドレス毎のア
ク七スを可能にして高速化したスタティックカラムモー
ド等がある。

また、これらの動作モードの各々について、アク七スタ
イムの異なった記憶素子で対応する必要も生じてきてお
り、記憶装置に対するインタフェース動作は、非常に多
くの動作モードが必要となっている。

このような、記憶素子のインタフェース動作の多様化に
対処するための従来技術として、例えば、特開昭５８−
１９６６７１号公報、特公昭５９−３６３８９号公報等
に記載された技術が知られている。この種従来技術のう
ち、前者の公報に記載された技術は、記憶素子内部に動
作モード制御用のラッチを設けて、複数の動作モードを
共通のメモリチップで実現可能としたものであり、また
、後者の公報に記載された技術は、使用するタイミング
信号の切り換えを行うタイミング選択回路を設け、これ
により、アクセスタイムの異なるメモリ帛子、例えば、
メモリカード等の使用を可能にしたものである。

〔発明が解決しようとする問題点〕

前述のよって、記憶素子のインタフェース動作の多様化
に対応する必要性は、今後とも強まるものと予想される
が、前記従来技術は、インタフェース動作の多様化に対
処するため、複数の動作を制御する回路を作り、選択用
回路でこれらの回路を選択する方法を用いている。この
ため、前記従来技術は、インタフェース動作の種類と同
数の夫々の動作に対応する回路、例えば、複数の動作モ
ード、複数のアクセスタイムの記憶素子の動作を可能と
するためには、これらの組合せの数だけの回路を必要と
し、大量のハードウェア量を必要とし、回路も複雑なも
のになるという問題点を有している。

本発明の目的は、前記従来技術の問題点を解決し、記憶
素子のインタフェース動作の種類が増加し【も、ハード
ウェア量あるいは回路の複雑性が増加することのない、
柔軟性に富んだ記憶素子の制御を可能とした制御メモリ
付記憶装置を提供することにある。

〔問題点を解決するための手段〕

本発明によれば、前記目的は、記憶素子制御回路に制御
メモリを導入することにより達成される。

すなわち、本発明は、制御メモリ内のマイクロ命令列を
記憶素子のインタフェース動作に応じて書替えることに
より、あるいは、制御メモリ内にインタフェース動作に
応じた複数のマイクロ命令列を記憶させておき、これら
を選択的に使用することにより、容易に複数のインタフ
ェース動作を実行可能とするものである。

例えば、複数の動作モードを可能とするため、本発明で
は、制御メモリ内のマイクロ命令コードとして、ｒｃＡ
ｓセット」、ｒｃＡｓリセット」、「カラムアドレス更
新」等を指示するコードが用意される。そして、記憶素
子をページモードで動作させる場合、「カラムアドレス
更新Ｊ、ｒＣＡＳセットｊ、ｌ’−ＣＡＳリセット」を
繰返すことにより、また、記憶素子をニブルモードで動
作させる場合、ｒｃＡｓセット」、ｒｃＡｓリセット」
を繰返すことにより、さらに、記憶素子をスタティック
カラムモードで動作させる場合、「カラムアドレス更新
」を繰返すことにより、任意の動作モードで記憶素子を
制御することができる。また、アクセスタイムが異なる
記憶素子の動作を可能とするため、制御メモリ内のマイ
クロ命令コードとして、ｒＮＯ−ＯＰＥＲＡＴＩＯＮＪ
　（無動作）を指示するコードが用意される。そして、
アクセスタイムが大きい記憶素子を動作させる場合忙は
、記憶素子アクセスを指示するマイクロ命令と、リード
データを取り込むマイクロ命令との間に「Ｎｏ−ＯＰＥ
ＲＡＴＩＯＮＪのマイクロ命令を挿入することにより、
アクセスタイムの調整を行って記憶素子を制御すること
ができる。

〔作用〕

記憶素子制御部と記憶素子との間の動作シーケンスは、
制御メモリから読出したマイクロ命令列によって決定さ
れる。従って、記憶素子の動作モードやアクセスタイム
が変化して、インタフェースの動作シーケンスが変化し
た場合も、制御メモリ内のマイクロ命令列を書替えるか
、あるいは、制御メモリ内の複数のマイクロ命令列の１
つを選択して用いることにより、記憶素子を正しく制御
することができる。そして、動作シーケンスの変化忙対
応するために制御メモリ内のマイクロ命令列を用いれば
よいので、本発明は、ハードウェア量や回路の複雑さの
増加を伴うことなく、インタフェース動作の多様化に対
処することができる。

〔実施例〕

以下、本発明による制御メモリ付記憶装置の−実施例を
図面により詳細に説明する。

第１図は本発明の一実施例の構成を示すブロック図、第
２図はテスト分岐を含むマイクロ命令のフローチャート
、第３図（５）〜［Ｆ］は各種インタフェースにおける
読出し動作時のマイクロ命令のフローチャート、第４図
（Ｂ）〜［Ｆ］は第３図に対応した記憶素子インタフェ
ースのタイムチャートである。

第１図及び第２図において、１はＣＳアドレスレジスタ
、２は制御メモリ、３はＣＳデータレジスタ、４はＣＳ
アドレス生成回路、５はリクエスト優先回路、６はリク
エストタイプ保持回路、７はライトフラグ保持回路、８
はテストマトリクス、９はマイクロ命令デコーダ、１０
はＲＡＳ発生回路、１１はＣＡＳ発生回路、１２はアド
レス発生回路、１３はリードデータレジスタ、１４は記
憶素子、１５はリクエスト受付マイクロ、１６はリクエ
ストタイプ分岐マイクロ、１７はパーシャルライト分岐
マイクロである。

本発明による制御メモリ付記憶装置の一実施例は、第１
図に示すように、記憶素子制御用のマイクロ命令列が収
納されている制御メモリ（以下単にＣ８という）２と、
該Ｃ８２の読出しを制御するＣＳアドレス生成回路４．
ＣＳアドレスレジスタｃ以下Ｃ８ＡＲという）１、テス
トマトリクス８と、該テストマトリクス８に接続されて
いるリクエスト優先回路５、リクエストタイプ保持回路
６、ライトフラグ保持回路７と、Ｃ８２から読出された
マイクロ命令を一時的に保持するＣＳデータレジスタＣ
以下Ｃ３ＤＲという）３と、Ｃ３ＤＲ３内のマイクロ命
令を解読するマイクロ命令デコーダ９と、マイクロ命令
デコーダの解読結果に基づいて記憶素子の制御を行５Ｒ
ＡＳ発生回路１０゜ＣＡＳ発生回路１１、アドレス発生
回路１２と、記憶素子１４と、記憶素子１４からの読出
しデータを保持す゛るリードデータレジスタ（以下ＲＤ
Ｒという）とにより構成されている。そして、Ｃ８２は
、ＲＡＭで構成され、その内容を記憶素子の動作モード
、動作速度に応じて書替えることが可能となっている。

次に、前述のように構成された本発明の一実施例の動作
を説明する。まず、Ｃ８２の周辺動作について説明する
。

Ｃ８２から読出されたマイクロ命令は、Ｃ３ＤＲ３に一
旦取込まれた後、マイクロ命令内のアドレスフィールド
のデータがＣＳアドレス生成回路４に与えられ、テスト
フィールドのデータがテストマトリクス８に与えられる
。ＣＳアドレス生成回路４は、このアドレスフィールド
のデータと、テストマトリクス８からの指示に基づいて
、次のＣＳアドレスを生成し、Ｃ３ＡＲＩを介してＣ３
２０次のマイクロ命令の読出しを制御する。このＣＳア
ドレスの生成は、各種の条件によって分岐アドレスが決
定されて行われるが、この条件の選択は、テストマトリ
クス８により、マイクロ命令のテストフィールドのデー
タを用いて行われる。

この条件としては、次に示すような例があげられる。

■、リクエストがあったか否かによる条件であり、図示
しないＣＰＵ％ＩＯＰ等からのりり１エストを受付ける
リクエスト優先回路５の出力を用いてテストされる。

■、　　４Ｂリード、８Ｂリード等のリクエストタイプ
に対応した条件であり、リクエストタイプ保持回路６を
用いてテストされる。

■、パーシャルライトか否かくよる条件であり、ライト
フラグ保持回路７を用いてテストされる。

前述のような条件がマイクロ命令フローでどのように反
映されているかを示しているのが、第２図のフローチャ
ートであり、以下、これを説明する。

まず、■の条件は、第２図にリクエスト受付１５として
示したフローでテストされ、リクエストが発生するまで
、リクエスト受付１５でループすることになる。リクエ
ストが発生して受付られると、■の条件であるリクエス
トタイプが、リクエストタイプ分岐１６として示したフ
ローでテストされる。

このテストの結果に基づいて、４ＢＩＪ−ド、８Ｂリー
ド、・・・・・・、４Ｂライト、８Ｂライト、・・・・
・・等の多数の動作モードに応じて、次のＣ８２の読出
しアドレスが分岐され、夫々に応じたリード、うイトの
だめのマイクロ命令の読出しが実行される。

動作がパーシャルライトである場合、■の条件をテスト
する必要があり、この条件がパーシャルライト分岐１７
として示したフローでテストされ、ライト動作側に分岐
して、リードデータとライトデータをマージして、書込
み動作を行うことになる。

次に、記憶素子１４のインタフェース制御を記憶素子１
４の読出し動作を例として説明する。

第１図におけるＣ８２から続出されたデータは、Ｃ３Ｄ
Ｒ３に取込まれた後、マイクロ命令デコーダ９により解
読される。マイクロ命令としては、記憶素子１４に対し
てＲＡＳ信号を与えるＲＡＳ発生回路１０を制御するた
めの’ＲＡＳ＝１”、”ＲＡＳ＝０″と、記憶素子１４
に対してＣＡｌ５信号を与えるＣＡＳ発生回路１１を制
御するための′″ＣＡＳ＝１”％　’　ＣＡＳ＝Ｏ”と
、記憶素子１４に対してアドレス信号を与えるアドレス
発生回路１２を制御するための１０−アドレスセット”
、１カラムアドレスセツト“、１カラムアドレス＋１″
とが用意されている。また、マイクロ命令として、１リ
ードデータ取込”等、記憶素子１４のインタフェース制
ｔｕニ必要な他のマイクロ命令を用意しておくことがで
きる。

前述したマイクロ命令によって、記憶素子１４のインタ
フニー２が制御され、読出し動作の場合は、記憶素子１
４の端子Ｄｏからリードデータが出力され、”リードデ
ータ取込”のマイクロ命令の指示により、このリードデ
ータはＲＤＲ１３に取込まれる。

このような記憶素子１４の読出し動作を、記憶素子１４
の動作毎に、第３図及び第４図を参照してさらに詳細に
説明する。

記憶素子１４がベージモードで動作する場合、カラムア
ドレス毎にＣＡＳ（２号を記憶素子１４に与える必要が
あるので、マイクロ命令列は、第３図囚）、ｆｆ３）に
示すフローチャートを直列接続した形でＣ８２内に書込
まれる。このようなマイクロ命令列を順次読出して、記
憶素子１４を制御することによって、記憶素子１４は、
第４図（Ｂ）に示すタイムチャートに従ってページモー
ドで動作で伴る。すなわち、マイクロ命令１０−アドレ
スセット”、＠ＲＡＳ＝１″、”カラムアドレスセット
”が実行されることにより、記憶素子１４には、アドレ
ス発生回路１２からローアドレスとカラムアドレスが与
えられ、ＲＡＳ発生回路１０からＲＡＳ信号が与えられ
る（フロー３１〜３３）。次のマイクロ命令”ＣＡＳ＝
１”、１リードデータ取込”が実行されると、記憶素子
１４は、ＣＡＳ発生回路１１からのＣＡＳ信号により、
所定のアドレスからのデータを読出し、そのデータをＲ
Ｄ１１３に与える（フロー３４　、３５　）。さらに次
のマイクロ命令＠ＣＡＳ＝０″、１カラムアドレス＋１
″が実行されると、ＣＡＳ発生回路１１は、記憶素子１
４に対するＣＡＳ信号の発生を中止し、アドレス発生回
路１２は、カラムアドレスを＋１して記憶素子１４に与
える（フロー３６　、３７　’）。その後のマイクロ命
令列は、フロー３４〜３７の繰返しであり、これにより
、記憶素子１４は、連続したカラムアドレスを順次読出
して、ＲＤＲ１３にセットするように制御される。

記憶素子１４がニブルモードで動作する場合、ＣＡＳ信
号発生毎に記憶素子１４の内部でカラムアドレスが自動
的にカウントアツプされるので、マイクロ命令列は、第
３図（２）、（ｑに示すフローチャートを直列接続した
形でＣ８２内に書込まれる。このマイクロ命令列を順次
読出して、記憶素子１４を制御すること釦よって、記憶
素子１４は、第４図（Ｃ１に示すタイムチャートに従っ
てニブルモードで動作できる。この場合、前述したと同
様に、フロー３１〜３３０マイクロ命令の実行後、マイ
クロ命令”ＣＡＳ＝１″、１リードデータ取込”、＠Ｃ
ＡＳ＝Ｏ″が実行されることにより、記憶素子１４は、
ＣＡＳ信号が与えられる毎にアドレスを＋１（更新）し
て、そのアドレスのデータを読取り、ＲＤＲ１３にセッ
トする（フロー３８〜４０）。このフロー３８〜４０を
繰返すこと罠より、記憶素子１４は、ＣＡＳ信号が与え
られる都度、アドレスを＋１（更新）して、そのデータ
を読出すニブルモードで制御される。

記憶素子１４がスタティックカラムモードで動作子る場
合、記憶素子１４は、アドレスのみによりアクセスが可
能であるので、カラムアドレス更新時に、ＣＡＳ信号の
再発生が不要である。従って、ＣＡＳ信号は出したまま
でよく、マイクロ命令列は、第３図Ｇす、■）に示すフ
ローチャートを直列接続した形でＣ８２内に書込まれる
。このマイクロ命令列を順次読出して、記憶素子１４を
制御することによって、記憶素子１４は、第４図Ｑ））
に示すタイムチャートに従ってスタティックカラムモー
ドで動作可能となる。この場合、前述したと同様にフロ
ー３１〜３３のマイクロ命令の実行後、マイクロ命令″
’ＣＡＳ＝１″を実行し、ＣＡＳ発生回路１１からＣＡ
８信号を記憶素子１４に与えたまま、マイクロ命令１リ
ードデータ取込”、１カラムアドレス＋１″を繰返し実
行すれば、カラムアドレスの更新の都度、記憶素子１４
からの読取りデータがＲＤＲ１３にセットされるので、
動作終了時に、マイクロ命令″’ＣＡＳ＝Ｏ’″を実行
すればよい（フロー４１〜４５）。

次に、記憶素子１４のアクセスタイムが異なる場合のイ
ンタフェース制御について説明する。

まず、記憶素子１４が、第３図［有］のフローチャート
に示すように、マイクロ命令”ＣＡＳ＝１″の次のサイ
クルでマイクロ命令１リードデータ取込”を発行すれば
、リードデータのディレィが間に合うものである場合、
このフロー４６〜４７に従って、マイクロ命令を実行す
れば、記憶素子１４は、第４図（口に示すタイムチャー
トに従ってデータの読出し動作が可能である。一方、記
憶素子１４が、第３図■のフローチャートによるマイク
ロ命令の実行では、リードデータの取込みが間に合わな
い、アクセスタイムの大きな記憶素子の場合、第３図Ｖ
）に示すフローチャートのように、フロー４６．４７の
マイクロ命令″ＣＡＳ＝１”と１リードデータ取込”と
の間に、マイクロ命令＠Ｎ０ＯＰ（無動作）″を行５フ
ロー４９を挿入し、リードデータの取込み時刻を遅らせ
ることにより、記憶装置１４の制御を行うことが可能と
なる。この場合、第４図■に示すようＫ、ＤＲＤ１３へ
のリードデータの取込時刻が第３図［Ｆ］）、第４図（
Ｅｌによる場合より、１マシンサイクル遅れることにな
る。

前述した本発明の実施例によれば、Ｃ８２内のマイクロ
命令の内容を書替えるだけで、特に、）・−ドウエア量
や回路の複雑さを増加させることなく、動作モードやア
クセスタイムの異なる記憶素子１４を制御することが可
能となる。

前述の実施例では、記憶素子１４の動作モードやアクセ
スタイムに応じて、Ｃ８内のマイクロ命令列を書替えて
、記憶素子１４の制御を行うとしたが、本発明は、Ｃ８
ｚ内に予め多数の動作モード、アクセスタイムの記憶素
子に対応させたマイクロ命令列を格納しておき、これら
のマイクロ命令列を記憶素子に対応させて選択的に用い
るようにしてもよい。また、記憶素子１４は、装置内に
固定的に組込まれたものであってもよ（、ＩＣカードメ
モリ等の着脱可能な記憶素子であってもよい。記憶素子
として、ＩＣカードメモリ等を使用する場合、その記憶
素子の動作モード、アクセスタイム等のインタフェース
情報を記憶素子内に予めセットしておき、そのＩＣカー
ドメモリ等が装置に装着された場合、テストマトリクス
によりそのインタフェース情報をテストして、そのテス
ト結果により、Ｃ８内のマイクロ命令列を選択を行うよ
うにすることができる。

〔発明の効果〕

以上説明したように、本発明によれば、新しくハードウ
ェアを追加することなく、記憶素子の動作モードの変化
、アクセスタイムの変化に対応した最適な記憶素子の制
御を行うことができる。また、本発明は、マシンサイク
ルタイムの変化にも対応することができる。すなわち、
マシンサイクルタイムが短くなれば、必然的に記憶素子
のアクセスタイムに関する条件が厳しくなるが、これは
、記憶素子のアクセスタイムの変化に対応する場合と同
様に、無動作のマイクロ命令の追加により解決できるこ
とになる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図はテスト分岐を含むマイクロ命令のフローチャート
、第３図（至）７四ｈ←α「七旨＋旨やは各種インタフ
ェースにおける読出し動作時のマ１・・・・・・ＣＳア
ドレスレジスタ（Ｃ８ＡＲ）、２・・・・・・制御メモ
リ（Ｃ８）、３・・・・・・ＣＳデータレジスタ（Ｃ８
ＤＲ）、４・・・・・・ＣＳアドレス生成回路、５・・
・・・・リクエスト優先回路、６・・・・・・リクエス
トタイプ保持回路、７・・・・・・ライトフラグ保持回
路、８・・・・・・テストマトリクス、９・・・・・・
マイクロ命令デコーダ、１ｏ・・・・・・Ｒ，ＡＳ発生
回路、１１・・・・・・ＣＡＳ発生回路、１２・・・・
・・アドレス発生回路、１３・・・・・・リードデータ
レジスタ（ＲＤＲ）、１４・・・・・・記憶素子。第３図［８１アドレス　　　　ロウ　　　カラム　　　　カラ
ム＋１４図］　　（Ｅ）　アドレス　ニ）（＝＝×＝＝＝＝＝＝＝
＝＝＝＝＝＝（ＦＩ　ＲＤＲ晋：：１７９ンサイクル

Claims

【特許請求の範囲】１、記憶素子と、該記憶素子の制御回路とを備えた記憶
装置において、前記制御回路は、制御メモリと、該制御
メモリ内のデータを読出して解読するデコーダと、その
解読内容に基づいて前記記憶素子を制御する回路とを備
えて構成されることを特徴とする制御メモリ付記憶装置
。２、前記制御メモリ内のデータは、前記記憶素子のイン
タフェース動作に応じて書替え可能であることを特徴と
する特許請求の範囲第１項記載の制御メモリ付記憶装置
。３、前記制御メモリ内のデータは、前記記憶素子のイン
タフェース動作に対応した複数のデータであり、前記記
憶素子のインタフェース動作に応じて選択的に読出され
ることを特徴とする特許請求の範囲第１項記載の制御メ
モリ付記憶装置。