JPS6410854B2 - - Google Patents

Description

【発明の詳細な説明】

〔技術分野〕 本発明はプログラム可能な論理制御装置に関
し、更に詳細に言えば、複数の入力端子の２進レ
ベルを分析し、その分析の結果およびプログラム
に含まれる所定の論理にしたがつて複数の出力端
子の２進レベルを制御するプログラム可能な論理
制御装置に関する。 〔背景技術〕 多くのデータ処理ユニツトの論理アーキテクチ
ヤはアダプタを介して複数の入出力装置へ接続さ
れる主処理装置に基づいている。処理ユニツトに
よつて実行されるべき機能の大部分については、
主処理装置により処理されるべき機能部分および
アダプタにより処理されるべき残りの部分が決め
られる。今日までは、アダプタは一般に布線論理
装置からなつており、機能の主要部は主処理装置
で処理されている。プログラム可能な論理制御装
置はアダプタとして有利に使用でき、しかも一層
大きな融通性および論理信号処理能力を与える。
更に、布線アダプタは１つの特定の用途に対して
設計されるだけであるのに対して、プログラム可
能な論理制御装置はプログラム・レベルで適応で
きるため複数用途に使用でき、また大量生産でき
るため安価である。 プログラム可能な論理制御装置の１つとして、
比較的多数の命令を用いたものが提案されている
（米国特許第3753243号）。このように多数の命令
を用いた場合は、プログラマでない使用者がプロ
グラムを書くのが厄介になるだけでなく、実行時
間も長くなる欠点がある。逆に、別のプログラム
可能な論理制御装置として、32ビツト巾の長い単
一の命令を用いたものが提案されている（米国特
許第3849765号〔特公昭53−38392号〕）。この命令
は出力条件ビツト・フイールド、出力アドレス・
ビツト・フイールド、入力条件ビツト・フイール
ド、入力アドレス・ビツト・フイールド、および
２つのジヤンプ・アドレス・フイールドを含む。
しかしこのように１つの命令に多数のビツトを含
む場合はプログラムが複雑になり、またハードウ
エア部分が多重タスク処理用に特定されるため、
簡単な機能の実行が複雑になる。更に、これらの
従来技術はいずれも、データあるいは事象を記憶
して後に使用することができない。 〔発明の概要〕 本発明の目的は上述した欠点を持たず、そして
容易にプログラムできる簡単なプログラム可能な
論理制御装置を提供することである。 他の目的は作業用メモリを有しデータ処理を行
なうことができるように構成されたプログラム可
能な論理制御装置を提供することである。 本発明のプログラム可能な論理制御装置は、複
数の入力端子と、 複数の出力端子と、夫々オペレーシヨン・コー
ド、条件ビツトおよびアドレス・フイールドを含
む読取り命令および書込み命令、並びにオペレー
シヨン・コードおよびアドレス・フイールドを含
むジヤンプ命令よりなる一連の命令を記憶するた
めの制御メモリと、この制御メモリを順次アドレ
スするためのアドレス手段と、制御メモリから読
取られた命令のアドレス・フイールドの内容に応
答して上記入力端子の１つを第１の線に選択的に
接続するための入力選択手段と、制御メモリから
読取られた命令のアドレス・フイールドの内容に
応答して第２の線を上記出力端子の１つに選択的
に接続するための出力選択手段と、条件ラツチ
と、上記第１の線のレベルを上記条件ビツトのレ
ベルと比較するための比較手段と、制御メモリか
ら読取られた命令のオペレーシヨン・コードをデ
コードするためのデコード手段と、デコード手段
による読取り命令のデコードに応答し、上記比較
手段の比較結果が一致を示すか否かに依存して上
記条件ラツチを選択的にセツトするための手段
と、デコード手段による書込み命令のデコードに
応答し、上記条件ビツトのレベルに依存して上記
条件ラツチの真出力または補出力を上記第２の線
に選択的に与えるための手段と、制御メモリから
読取られたジヤンプ命令のオペレーシヨン・コー
ドに応答し、上記条件ラツチのセツト状態に依存
して当該ジヤンプ命令のアドレス・フイールドの
内容を上記アドレス手段へ選択的に供給するため
の手段とを有する。 〔実施例〕 第１図は本発明によるプログラム可能な論理制
御装置を示している。この論理制御装置は、制御
メモリ１０に記憶された、一連の８ビツト命令よ
りなる制御プログラムにより制御される。制御メ
モリ１０はプログラム可能な読取り専用メモリ
（PROM）であるのが有利である。制御メモリ１
０は命令アドレス・レジスタIARの内容によりア
ドレスされる。命令アドレス・レジスタIARはこ
の実施例では、論理制御装置の動作サイクルを刻
時するクロツク信号CLK Ａによつてその内容が
順次歩進されるカウンタよりなる。制御メモリ１
０から読取られた命令は８段の命令レジスタIR
にロードされる。命令レジスタIRに記憶された
命令のビツト５，６，７はアドレス・バス１１に
より入力セレクタ１２および出力セレクタ１３へ
供給される。入力セレクタは複数の入力端子の１
つをデータ入力線１４へ選択的に接続する。第１
図の実施例では32個の入力端子があり、入力セレ
クタ１２はテキサス・インスツルメンツ社の
74LS251型式の８入力マルチプレクサを４個RI
０〜RI ３含んでいる。 アドレス・バス１１およびデータ入力線１４は
夫々各マルチプレクサRI ０〜RI ３のアドレス
入力および出力に接続されている。出力セレクタ
１３はデータ出力線１５を複数の出力端子へ選択
的に接続する。第１図の実施例では、32個の出力
端子があり、セレクタ１３はテキサス・インスツ
ルメンツ社の74LS259型式の８出力メモリ・デマ
ルチプレクサを４個RO ０〜RO ３含む。メモ
リ・デマルチプレクサはその出力状態をラツチに
記憶するデマルチプレクサである。アドレス・バ
ス１１およびデータ出力線１５は夫々各デマルチ
プレクサRO ０〜RO ３のアドレス入力および
入力に接続される。命令レジスタIRに記憶され
た命令のビツト２および３は４出力デコード回路
１６に印加される。デコード回路１６は命令ビツ
ト２，３の値にしたがつて、線１７，１８，１
９，２０の１つを選択的に駆動する。線１７，１
８，１９，２０はマルチプレクサRI ０〜RI ３
の選択入力に接続されると共に４つのANDゲー
ト２１，２２，２３，２４の入力に接続される。
ANDゲート２１〜２４の出力はデマルチプレク
サRO ０〜RO ３の選択入力に接続される。 命令レジスタIRに記憶された命令のビツト０，
１は２出力デコード回路２５に供給される。デコ
ード回路２５の一方の出力は書込み線２６に接続
される。書込み線２６はANDゲート２１〜２４
には、クロツク信号CLK Ａの遅延された信号で
あるクロツク信号CLK Ｂも印加される。デコー
ド回路２５の第２の出力は読取り線２７に接続さ
れる。命令レジスタIRに記憶された命令のビツ
ト４は線２８により排他的OR（EO）反転回路２
９の入力に印加されると共に、ANDゲート３０
の入力および反転回路（Ｎ）３１の入力に接続さ
れる。排他的OR反転回路２９の第２の入力はデ
ータ入力線１４に接続される。 排他的OR反転回路２９の出力および読取り線
２７はANDゲート３２に印加される。読取り線
２７は反転回路（Ｎ）３３にも接続される。
ANDゲート３２の出力および反転回路３３の出
力はORゲート３４に印加される。ORゲート３
４の出力は条件ラツチ３５の入力に接続される。
条件ラツチ３５のクロツク入力はクロツク信号
CLK Ｂの遅延された信号であるクロツク信号
CLK Ｃを受取る。条件ラツチ３５の真出力は
ANDゲート３０の第２の入力に印加される。条
件ラツチ３５の補出力および反転回路３１の出力
はANDゲート３６に印加される。ANDゲート３
０，３６の出力はORゲート３７に印加され、そ
の出力はデータ出力線１５に接続される。命令レ
ジスタIRに記憶された命令のビツト０および条
件ラツチ３５の真出力はANDゲート３８に供給
され、その出力はジヤンプ線３９に接続されて転
送ゲート４０を制御する。転送ゲート４０は制御
メモリ１０から読取られた命令のビツト１〜７を
バス４１を介して受取ると共にバス４２を介して
デマルチプレクサRO ２の８出力のうちの４つ
を受取る。 第２図はクロツク信号CLK Ａ，CLK Ｂ，お
よびCLK Ｃを示している。 本発明のプログラム可能な論理制御装置は、読
取り、書込みおよびジヤンプとして参照されるわ
ずか３つの８ビツト命令よりなる、非常に少数の
命令セツトを使用する。 読取り命令 読取り命令は、選択された入力端子の２進レベ
ルを読取り、そして、その選択された入力端子の
レベルおよび命令に含まれる条件ビツトのレベル
に依存する２進状態に条件ラツチをセツトするの
に用いられる。読取り命令は次のフオーマツトを
有する。

【表】 ０ １ ２ ３ ４ ５ ６ ７
ビツト０および１はオペレーシヨン・コードを
表わし、両方のビツトが０にセツトされたとき読
取り命令が指定される。 ビツトb2およびb3は４つのマルチプレクサRI
０〜RI ３の１つを選択する。 ビツトb5，b6，b7はマルチプレクサの８つの
入力の１つを選択する。 ビツトb4は条件ビツトである。 読取り命令の終了時に条件ラツチは次のように
セツトされる。 ・ もし選択された入力端子のレベルが条件ビツ
トのレベルと同じであれば条件ラツチは１にセ
ツトされる。 ・ もし選択された入力端子のレベルが条件ビツ
トのレベルと異なるならば条件ラツチは０にセ
ツトされる。 読取り命令は例えば00101011で表わされる。 この場合はマルチプレクサRI ２の入力３が条
件ビツト“１”と排他的OR反転回路２９で比較
され、条件ラツチは比較結果に依存する２進レベ
ルにセツトされる。 アセンブラ言語では読取り命令は次のように書
ける。 ・ RO IX 条件ビツト＝“１”でマルチプレクサＩの入力
Ｘの読取りを指定する場合 ・ RZ IX 条件ビツト＝“０”でマルチプレクサＩの入力
Ｘの読取りを指定する場合 書込み命令 書込み命令は、命令に含まれる条件ビツトの値
にしたがつて、条件ラツチの２進状態またはその
反転形を選択された出力に与えるのに用いられ
る。書込み命令は次のフオーマツトを有する。

【表】 ０ １ ２ ３ ４ ５ ６ ７
ビツト０および１はオペレーシヨン・コードを
表わし、“０”および“１”の場合書込み命令が
指定される。 ビツトb2およびb3は４つのデマルチプレクサ
RO ０〜RO ３の１つを選択する。 ビツトb5，b6およびb7はデマルチプレクサの
８つの出力の１つを選択する。 ビツトb4は条件ビツトである。 もしb4＝１ならば、条件ラツチの２進状態が
選択された出力に与えられる。 もしb4＝０ならば、条件ラツチの反転状態が
選択された出力に与えられる。 書込み命令の実行の終了時に後述するように、
条件ラツチは反転回路３３およびクロツクCLK
Ｃにより“１”にセツトされる。 書込み命令は例えば01011101で表わされる。 この場合は条件ラツチが読取りにより１または
０にセツトされるかに依存してデマルチプレクサ
RO １の出力５が１または０にセツトされる。
アセンブラ言語では書込み命令は次のように書け
る。 ・ WO OX 条件ラツチの状態をデマルチプレクサＯの出力
Ｘに与えることを指定する場合 ・ WZ OX 条件ラツチの反転状態をデマルチプレクサＯの
出力Ｘに与えることを指定する場合 ジヤンプ命令 ジヤンプ命令は、条件ラツチが１にセツトされ
るかまたは０にセツトされるかに依存して、ジヤ
ンプ命令に含まれる命令アドレスへジヤンプする
か否かを制御するのに用いられる。ジヤンプ命令
は次のフオーマツトを有する。

【表】 ０ １ ２ ３ ４ ５ ６ ７
ビツト０はオペレーシヨン・コードを表わし、
１にセツトされたときジヤンプ命令が指定され
る。 ビツトb1〜b7は128個の命令のブロツクのジヤ
ンプ・アドレスを指定する。 ジヤンプ命令で指定されたアドレスへのジヤン
プは条件ラツチが１にセツトされたときにのみ実
行される。 ジヤンプ命令の実行時に条件ラツチは“１”に
セツトされる。 アセンブラ言語ではジヤンプ命令は次のように
書ける。 ・ Ｊ Ｔ Ｔはジヤンプ・アドレスを示す。 書込みまたはジヤンプ命令の実行の終了時に条
件ラツチは１にセツトされるから、書込みまたは
ジヤンプ命令の後に書込み命令が実行されるとき
は条件ビツトは即値データである、即ち、条件ビ
ツトは選択された出力に直接与えられる。 次に、第１図の論理制御装置の動作を説明す
る。命令アドレス・レジスタIARの内容はクロツ
ク信号CLK Ａの各正の遷移で１単位だけ歩進さ
れる。レジスタIARの内容は制御メモリ１０をア
ドレスし、アドレスされた命令は制御メモリ１０
から読取られて命令レジスタIRに記憶される。
命令レジスタIRのビツト０および１が共に０に
セツトされていて読取り命令を指定するならば、
デコード回路２５は読取り線２７を高レベルにセ
ツトし、書込み線２６を低レベルにセツトする。
書込み線２６の低レベルはANDゲート２１〜２
４の出力を低レベルにし、デマルチプレクサRO
０〜RO ３の選択入力を禁止する。命令レジス
タIRのビツト０は０にセツトされているから、
ANDゲート３８の出力は低レベルであり、ジヤ
ンプ線３９はバス４１，４２をレジスタIARから
切離す。 レジスタIRに記憶された命令のビツト２，３
の値にしたがつて、デコード回路１６は線１７〜
２０の１つを高レベルにする。例えば、レジスタ
IRの読取り命令が00101011であると仮定すると、
デコード回路１６は線１９を高レベルに、線１
７，１８，２０を低レベルにし、マルチプレクサ
R1，２を選択し、マルチプレクサRI ０，RI
１，RI ３を禁止する。レジスタIRのビツト５〜
７はアドレス・バス１１を介してマルチプレクサ
RI ０〜RI ３に印加され、したがつてマルチプ
レクサRI ２の入力３を選択する。残りのマルチ
プレクサは禁止される。このときマルチプレクサ
RI ２の入力３の状態はデータ入力線１４に与え
られ、排他的OR反転回路２９によりレジスタIR
のビツト４条件ビツトと比較される。比較の結果
が一致であれば、排他的OR反転回路２９は高レ
ベルを発生し、この高レベルはゲート３２，３４
を介して条件ラツチ３５のセツト入力に印加され
る。クロツク信号CLK Ｃの正の遷移で条件ラツ
チ３５は１にセツトされる。もし比較の結果が不
一致であれば、排他的OR反転回路２９は低レベ
ルを発生し、条件ラツチはクロツク信号CLK Ｃ
の正の遷移で０にセツトされる。 レジスタIRのビツト０および１が夫々“０”
および“１”にセツトされており、書込み命令を
示すならば、デコード回路２５は書込み線２６を
高レベルに、読取り線２７を低レベルにする。こ
の低レベルはANDゲート３２を低レベルにし、
データ入力線１４を条件ラツチ３５から切離す。 レジスタIRのビツト０は０にセツトされてい
るから、ジヤンプ線３９は低レベルであり、バス
４１，４２を命令アドレス・レジスタIARから切
離す。レジスタIRのビツト２，３の値にしたが
つて、デコード回路１６は線１７〜２０の１つ、
例えば線１８、を高レベルにしてデマルチプレク
サRO １を選択し、残りの線を低レベルにして
残りのデマルチプレクサを禁止する。もしレジス
タIRのビツト４（条件ビツト）が“１”ならば、
条件ラツチ３５の真出力の状態がゲート３０，３
７を介してデータ出力線１５に与えられる。もし
ビツト４が“０”ならば、条件ラツチ３５の補出
力の状態がゲート３６，３７を介してデータ出力
線１５に与えられる。クロツク信号CLK Ｂの正
の遷移で、デマルチプレクサRO １がANDゲー
ト２２を介して選択され、データ入力線の状態が
アドレス・バス１１により指定されたデマルチプ
レクサRO １の出力に与えられる。読取り線２
７は低レベルであるから、反転回路３３の出力は
高レベルであり、条件ラツチ３５は書込み終了時
にクロツク信号CLK Ｃの正の遷移で１にセツト
される。 次にジヤンプ命令の実行について説明するが、
先ず、バス４２を無視して説明する。ジヤンプ命
令が制御メモリ１０から読取られたとき命令レジ
スタIRのビツト０は“１”であり、デコード回
路２５は書込み線２６および読取り線２７を低レ
ベルにし、デマルチプレクサRO ０〜RO ３を
データ出力線１５から切離し、データ入力線１４
を条件ラツチ３５から切離す。もし条件ラツチ３
５が“１”にセツトされていれば、ジヤンプ線３
９は高レベルであり、制御メモリ１０から読取ら
れた命令のビツト０〜７によつて指定されるジヤ
ンプ・アドレスが命令アドレス・レジスタのプリ
セツト入力に印加される。このアドレスはクロツ
ク信号CLK Ａの次の正の遷移でレジスタIARの
出力で利用可能になる。 もし条件ラツチ３５が“０”にセツトされてい
れば、ジヤンプ線３９は低レベルであり、ジヤン
プ・アドレスはレジスタIARに印加されない。ク
ロツク信号CLK Ｃの正の遷移で、条件ラツチ３
５は読取り線２７の低レベルに応答して反転回路
３３により１にセツトされる。 ジヤンプ命令のジヤンプ・アドレスは７ビツト
で表わされ、したがつて128個の命令しかアクセ
スされない。次に述べる改良を持たないジヤンプ
命令を用いる場合、制御メモリの容量は最大128
命令に制限される。 論理制御装置のｎ個の出力を、ｎ個のブロツク
の１つを選択するためのブロツク・ポインタとし
て用いると共に、ジヤンプ命令のジヤンプ・アド
レスを、選択されたブロツクの128個の命令の１
つを選択するためのアドレスとして用いることに
より、制御メモリ１０の容量を、夫々128個の命
令を含む2ⁿ個のブロツクに拡張することができ
る。第１図の実施例では、デマルチプレクサRO
２の４つの出力（出力０〜３）がブロツク・ポイ
ンタとして用いられ、制御メモリ１０の容量は
夫々128命令よりなる16ブロツクに増大される。
命令アドレス・レジスタIARは11段カウンタより
なり、その上位４ビツトで16ブロツクの１つを選
択し、残り７ビツトで選択されたブロツクの128
命令の１つを選択する。ジヤンプ命令が実行され
るときジヤンプ線３９は高レベルであり、転送ゲ
ート４０はバス４１のジヤンプ・アドレスおよび
バス４２のブロツク・ポインタをレジスタIARの
下位７ビツトおよび上位４ビツトに夫々ゲートす
る。命令のシーケンスを考える場合、プログラマ
は次の点、即ち、ブロツク・ポインタがデマルチ
プレクサRO ２の出力０〜３からなつており、
したがつてジヤンプ命令の前に書込み命令によつ
てこれらの出力を適正な状態に書込む必要がある
ということを心に留めておく必要がある。 例えば、ブロツク２のアドレス100へのジヤン
プ動作が実行されるべきであれば、先ずデマルチ
プレクサRO ２の出力を書込み命令により、０，
０，１，０にセツトし、次にジヤンプ・アドレス
1000100を指定するジヤンプ命令を与えることが
必要である。 第３図は制御装置入力の前のレベルを記憶でき
る作業用RAMを追加した構成例を示している。
第３図の制御装置は第１図のマルチプレクサRI
３及びデマルチプレクサRO ３の代わりに作業
用メモリ５０が設けられている点で第１図の制御
装置と異なる。作業用メモリ５０は128×１ビツ
トのRAMであり、そのデータ入力はデータ出力
線１５に接続され、データ出力はデータ入力線１
４に接続される。作業用メモリ５０の読取り／書
込み入力は反転回路５１を介して書込み線２６に
接続される。作業用メモリ５０は読取り／書込み
入力が高レベルか低レベルかに依存して読取りモ
ードまたは書込みモードで動作する。作業用メモ
リの選択入力はNANDゲート５２の出力に接続
される。NANDゲート５２の１つの入力は線２
０に接続され、もう１つの入力はCLK Ｂを受取
る。作業用メモリ５０は夫々８ビツトを含む16個
のブロツクに配列されている。 作業用メモリのブロツクは、デマルチプレクサ
RO ２の４つの出力４〜７により与えられるブ
ロツク・ポインタにより選択され、このポインタ
はバス５３により作業用メモリ５０のアドレス入
力の４つの上位ビツト位置に印加される。アドレ
ス・バス１１は作業用メモリ５０のアドレス入力
の３つの下位ビツト位置に印加され、ブロツク・
ポインタにより選択されたブロツクの８ビツトの
うちの１つを選択する。バス５３が除去された場
合、作業用メモリ５０は読取りモードでは第１図
のマルチプレクサRI ３と同様に働き、書込みモ
ードではデマルチプレクサRO ３と同様に働く。
その場合メモリ容量はアドレス・バス１１のアド
レスによりアドレスされる８ビツトに制限され
る。ブロツク・ポインタとして制御装置のｍ個の
出力を使用することにより、作業用メモリの容量
を、夫々８ビツトを含む2^m個のブロツクに拡大で
きる。第３図の例では、作業用メモリ５０の容量
はデマルチプレクサRO ２の４つの出力３〜７
の使用により16個のブロツクに増大される。 ビツト２，３が１にセツトされた読取り命令が
制御メモリ１０から読取られたときデコード回路
１６は線２０を高レベルにしデコード回路２５は
書込み線２６を低レベルにする。したがつて反転
回路５１の出力は高レベルであり、作業用メモリ
５０を読取りモードにセツトする。クロツク信号
CLK Ｂの正の遷移でNANDゲート５２の出力
は低レベルになり、これにより作業用メモリ５０
が選択されて、バス１１，５３の内容によりアド
レスされた１ビツト位置がデータ入力線１４に読
取られる。データ入力線１４のレベルはレジスタ
IRの条件ビツトと比較され、比較の結果は第１
図に関して上述したように条件ラツチを制御する
のに用いられる。 ビツト２，３が１にセツトされた書込み命令が
制御メモリ１０から読取られた場合、デコード回
路１６は線２０を高レベルに、デコード回路２５
は書込み線２６を高レベルにする。したがつて反
転回路５１の出力は低レベルであり、作業用メモ
リ５０を書込みモードにセツトする。クロツク信
号CLK Ｂの正の遷移でNANDゲート５２の出
力は低レベルになつて、作業用メモリ５０が選択
され、データ出力線１５のレベルがバス１１，５
３の内容により指定されるアドレスに書込まれ
る。 ジヤンプ命令の場合、プログラマは、作業用メ
モリ５０をアクセスしようとするときは、デマル
チプレクサRO ２の出力４〜７によりブロツ
ク・ポインタを与え作業用メモリを適正な状態に
書込むことが必要である。 本発明によれば、夫々オペレーシヨン・コー
ド、条件ビツトおよびアドレス・フイールドより
なる簡単な命令フオーマツトを有する読取り命令
および書込み命令、それにジヤンプ命令の計３つ
の命令を用いるだけで、融通性ある論理制御を簡
単に実現できる利点が得られる。 次に、基本的な機能に関する２つの動作例を示
す。 例 １ RI １の入力１および２の２つの入力条件の
AND機能を行ない、その結果をRO ０の出力１
に与える場合。この機能を行なうのに必要な命令
セツトは次のとおりである。 アドレス 命令 000 RZ 11 001 Ｊ 003 002 RZ 12 003 WZ 01 本発明の場合、この機能を行なうのに４つの命
令しか必要でないが、上述した米国特許第
3753243号では同じ機能を行なうのに６つの命令
が必要である。 例 ２ RI １の入力１および２の２つの入力条件の排
他的OR機能を行ない、その結果をRO ０の出力
１に与える場合。 アドレス 命令 000 RZ 11 001 Ｊ 004 002 RO 12 003 WZ 01 004 RO 12 005 WO 10 本発明では、この機能を行なうのに６つの命令
しか必要でないが、上述の米国特許第3753243号
では同じ機能を行なうのに９つの命令が必要であ
る。

【図面の簡単な説明】

第１図は本発明のプログラム可能な論理制御装
置のブロツク図、第２図はクロツク信号のタイミ
ング図、および第３図は第１図のプログラム可能
な論理制御装置の変形例を示すブロツク図であ
る。 １０……制御メモリ、IAR……命令アドレス・
レジスタ、１２……入力セレクタ、１３……出力
セレクタ、１４……データ入力線、１５……デー
タ出力線、２５……オペレーシヨン・コード・デ
コード回路、２９……排他的OR反転回路、３２
……ANDゲート、３５……条件ラツチ、３０，
３６……ANDゲート、３１……反転回路、３７
……ORゲート。

Claims (1)

1. 【特許請求の範囲】 １ 複数の入力端子と、 複数の出力端子と、 夫々オペレーシヨン・コード、条件ビツトおよ
   びアドレス・フイールドを含む読取り命令および
   書込み命令と、オペレーシヨン・コードおよびア
   ドレス・フイールドを含むジヤンプ命令とよりな
   る一連の命令を記憶するための制御メモリと、 上記制御メモリを順次アドレスするためのアド
   レス手段と、 上記制御メモリから読取られた命令のアドレ
   ス・フイールドの内容に応答して上記入力端子の
   １つを第１の線に選択的に接続するための入力選
   択手段と、 上記制御メモリから読取られた命令のアドレ
   ス・フイールドの内容に応答して第２の線を上記
   出力端子の１つに選択的に接続するための出力選
   択手段と、 条件ラツチと、 上記第１の線のレベルを上記条件ビツトのレベ
   ルと比較するための比較手段と、 上記制御メモリから読取られた命令のオペレー
   シヨン・コードをデコードするためのデコード手
   段と、 上記デコード手段による上記読取り命令のデコ
   ードに応答し、上記比較手段の比較結果が一致を
   示すか否かに依存して上記条件ラツチを選択的に
   セツトするための手段と、 上記デコード手段による上記書込み命令のデコ
   ードに応答し、上記条件ビツトのレベルに依存し
   て上記条件ラツチの真出力または補出力を上記第
   ２の線に選択的に与えるための手段と、 上記制御メモリから読取られた上記ジヤンプ命
   令のオペレーシヨン・コードに応答し、上記条件
   ラツチのセツト状態に依存して当該ジヤンプ命令
   のアドレス・フイールドの内容を上記アドレス手
   段へ選択的に供給するための手段と、 を有するプログラム可能な論理制御装置。