JPH0439098B2 - - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明はメモリ読出し方式に関し、特にエラー
発生時等にデータ処理装置の内部状態を外部装置
に読出す場合のメモリ読出し方式に関する。

従来技術 従来、データ処理装置でエラーが発生した場合
には、速やかにデータ処理の動作を停止して内部
状態を外部装置（例えばサービスプロセツサ）へ
読出した後に命令リトライ等の処理が行われる。
内部状態を外部装置に読出す方式には大別すると
２つの方式がある。

１つは１ないし複数バイトのメモリ読出し専用
データパスを設け、セレクタにより適当にデータ
を切りかえることによりメモリ内容を順次読出す
ものである。本方式では、一度に複数ビツトのデ
ータを読出すので高速に読出しが行える反面、ハ
ードウエアの増加、制御の複雑さなどを招くとい
う欠点がある。

もう１つの方式は、データ処理装置内部のレジ
スタ全てを直列に接続しておき、（以後本接続パ
スのことをシフトパスと称することにする）読出
し時にはそれらのレジスタをシフトレジスタとし
て動作させて、１クロツク毎に１ビツトずつ内部
状態を読出すものである。本方式では読出しの速
度が若干劣るものの、ハードウエア量をそれほど
増加させず、制御も比較的簡単である。その反面
本方式では、メモリ素子の様にシフトパスを持た
ない記憶素子の内容を読出すには一旦レジスタに
その内容を読出した後、シフトパスを使用して読
出さなければならず、そのためには読出し前にま
ずメモリのアドレスをシフトパスを使用してアド
レスレジスタに設定してやらなければならない。

従つて、シフトパスを使用してメモリの内容を
読出すためには、シフトパスによるアドレスの設
定とメモリの内容の読出しを少くともメモリのワ
ード数だけ繰返す必要があり、通常のレジスタの
読出しに比較してはるかに時間がかかるという欠
点がある。

発明の目的 本発明の目的は、アドレスレジスタを除いた全
てのレジスタをシフトパスとして構成し、シフト
パスによる単位ワードの読出し終了毎にアドレス
レジスタの内容を更新させるようにし、アドレス
レジスタへのアドレス設定を自動的に行つてメモ
リ読出し時間の高速化を図つたメモリ読出し方式
を提供することである。

発明の構成 本発明によれば、メモリと、このメモリの読出
し内容をセツトするリードレジスタと、前記メモ
リのアドレスを保持するアドレスレジスタと、前
記リードレジスタを含む他のレジスタの直列接続
により構成されるデータシフトパスとを有し、前
記データシフトパスを構成するレジスタをシフト
レジスタとして動作させることにより前記リード
レジスタにセツトされたデータを外部へ読出すよ
うにしたデータ処理装置におけるメモリ読出し方
式であつて、前記メモリの読出しを行うメモリリ
ードモード及び前記データシフトパスにおけるデ
ータシフトを行うシフトモードを夫々指令するモ
ード指令手段と、前記メモリモードでかつ前記シ
フトモードでない場合に、前記アドレスレジスタ
の内容に特定の値が加算されると共に前記メモリ
の前記アドレスレジスタにより指定されたアドレ
スの内容を前記リードレジスタにセツトし、また
前記メモリリードモードでかつ前記シフトモード
の場合に、前記アドレスレジスタ以外の全レジス
タを直列接続して前記データシフトパスとしてデ
タシフトせしめる様制御する制御手段とを設け、
前記データシフトパスを利用した前記リードレジ
スタの内容の読出しを繰返すことにより前記メモ
リ内容を外部へ読出しするようにしたことを特徴
とするメモリ読出し方式が得られる。

実施例 次に本発明について図面を参照して説明する。

第１図は本発明の一実施例を示したデータ処理
装置のブロツク図である。第１図において、
CPU１は、命令を実行する演算処理部２、この
演算処理部２によつて使用されるデータや制御情
報を格納するスクラツチパツドメモリ３、スクラ
ツチパツドメモリ３の読出しおよび書込みアドレ
スを保持するアドレスレジスタ４、スクラツチパ
ツドメモリ３の読出しデータをセツトするリード
レジスタ５、アドレスレジスタ４の内容に１を加
算するための加算器６、アドレスレジスタ４の入
力データを切りかえるセレクタ７、シフトパス１
０１および１０２を切りかえるセレクタ８、スク
ラツチパツドメモリ３を高速に読出すための制御
回路９から構成されている。

サービスプロセツサ１０はCPU１の診断制御、
内部情報の読出し、クロツクの供給などを行う装
置である。サービスプロセツサ１０とCPU１と
の間にはシフトパス１０１，１０５、シフト動作
を行うことを指示するシフトモード信号１０７、
スクラツチパドメモリ３の内容をサービスプロセ
ツサ１０に読出す動作を指示するメモリリードモ
ード信号１０８、クロツク１０６およびその他の
図示していないインタフエース信号が存在する。
サービスプロセツサ１０にはキーボード１１およ
びプリンタ１２が接続されており、オペレータは
これらを使用してCPU１の内部状態の読出し指
示や読出したデータの表示等を行うことができ
る。

第２図は制御回路９の回路例であり、リードレ
ジスタ５の書込み指示（マイクロ命令）１１４は
インバータ１３を介してアンドゲート１４の１入
力となつている。アドレスレジスタ４の書込み指
示（マイクロ命令）１１３はナンドゲート１５の
１入力となつており、サービスプロセツサ１０か
らのシフトモード（SM）１０７及びメモリモー
ド１０８はゲート１８及び１９に夫々入力されて
いる。ゲート１８及び１９の正出力及び反転出力
はアンドゲート２０の２入力となりその出力１１
２がアドレスレジスタ４のシフトモード入力とな
る。

ゲート１８及び１９の反転出力及び正出力はナ
ンドゲート１６の２入力となり、その出力はアン
ドゲート１７の１入力となる。また、ゲート１９
の反転出力はゲート１４の他入力となると共にナ
ンドゲート１５の他入力となる。ゲート１４の出
力１０９はリードレジスタ５のホールド（HLD）
入力となり、ナンドゲート１５及び１６の両出力
はアンドゲート１７の２入力となる。このゲート
１７の出力１１０はアドレスレジスタ４のホール
ド入力となる。そして、ゲート１９の正出力１１
１はセレクタ７及び８の切換え入力となつてい
る。

かかる構成の制御回路９により、リードレジス
タ５、アンドレジスタ４及びセレクタ７，８の
各々は第３図に示した如き論理動作を行うことに
なる。尚、第３図におけるリードレジスタ５及び
アンドレジスタ４の動作はクロツク（CLK）１
０６が出力された場合において、このクロツクに
同期してなされるものである。

第４図はCPU１で使用されているすべてのレ
ジスタの入出力ピンの種類を示しており、SIはシ
フトデータ入力、SOはシフトデータ出力、CLK
はクロツク、SMはシフトモード、HLDはホール
ド（保存）の各端子であり、Di，Zi（ｉはビツト
を示し、ｉ＝０〜ｎ−１）は入出力データを示
す。

第５図は第４図に示した各ピンの信号状態と論
理動作との関係を示した図であり、図において矢
印はクロツクが印加されたことを表わし、Ｑはク
ロツクが印加される前のレジスタ内容を示し、−
は如何なる値をも取り得ることを示す。第５図の
真理値表から明らかなように、シフトモード
（SM）入力に１が印加された場合には、クロツ
ク（CLK）に同期してレジスタの内容が１ビツ
トだけ上位へシフトされるようになつている。
CPU１の内部レジスタはシフトパス１０１，１
０２，１０３，１０４，１０５の順に接続されて
いるので、シフトモード信号１０７を１にしてお
いてクロツク１０６をCPU１の内部レジスタの
ビツト数だけ供給することにより、内部レジスタ
のすべての情報をサービスプロセツサ１０へ設定
することが可能となる。

かかる構成とすることにより、スクラツチパツ
ドメモリ３内のすべてのデータを読出しは第６図
のフローチヤートに示す手順により実行される。
先ず、ステツプ１において、サービスプロセツサ
１０からシフトモード（SM）信号１０７が出力
されCPU１内のすべてのレジスタがシフトモー
ドとなり、クロツク信号１０６に同期して現時点
におけるすべてのレジスタの内容がサービスプロ
セツサ１０へ読出される（ステツプ２）。このと
き、メモリリードモード信号１０８は出力されて
いないので、制御回路９からのシフトモード信号
１１２は論理１となつており、よつてアドレスレ
ジスタ４もシフトモードとなつていることは明白
である。

こうしてすべてのレジスタの現時点における内
容が読出された後、ステツプ３においてシフトパ
スを利用してアドレスレジスタ４に０が書込まれ
る。これはスクラツチパツドメモリ３内の０番地
のデータから順次すべてのデータを読出すための
準備ステツプである。ステツプ４においてメモリ
リードモード信号１０８がセツトされて論理１と
なり、ここで始めてシフトモードかつメモリリー
ドモードとなる。よつてセレクタ８はシフトパス
１０１を選択してアドレスレジスタ４を除く他の
すべてのレジスタをシフトパスにて接続すること
になり、アドレスレジスタ４はホールドモードと
なつて０番地を保存している。

ステツプ５において、シフトモードがリセツト
されクロツク１０６が出力されると、リードレジ
スタ５にはスクラツチパツドメモリ３の０番地の
データが１時に読出されてロードされると共に、
アドレスレジスタ４には加算器６にて１が加算さ
れ、次の番地が指定される。しかる後に、ステツ
プ７にてシフトモードがセツトされ、よつてシフ
トパスを利用してリードレジスタ５の内容が順次
クロツクに同期して１ビツトずつサービスプロセ
ツサ１０へ読出される（ステツプ８）。この間ア
ドレスレジスタ４の内容は保存状態にある。

次に、スクラツチパツドメモリ３の１番地のデ
ータをリードレジスタ５へ読出すべく、シフトモ
ードがリセツトされ（ステツプ５）、クロツク出
力タイミングに応答して１番地のデータがリード
レジスタ５へ書込まれると同時にアドレスレジス
タ４の内容が１だけ歩進され２番地を示すことに
なる。リードレジスタ５にロードされた１番地の
データは、シフトモードによりシフトパスを利用
して１ビツトずつサービスプロセツサへ読出され
ることになる。

スクラツチパツドメモリ３の内容がすべて読出
されると、ステツプ９にてシフトモードがリセツ
トされ、更にステツプ10にてメモリリードモード
がリセツトされて初期状態へ復帰する。

従来の方式では、第６図のステツプ６でクロツ
クを出力する前にアドレスレジスタ４に読出しア
ドレスを設定すると共にリードレジスタ５にデー
タを入力するための制御フリツプフロツプに適当
な値を設定する必要が有り、これらはシフトパス
を使用して行われていたが、本実施例によればス
テツプ６のクロツク出力によりハードウエアによ
り上記の動作が行われるのでシフトパスを使用す
る必要がなく、スクラツチパツドメモリ３の読出
し時間は約1/2となる。

発明の効果 以上説明したように本発明によれば、メモリ読
出しモードでかつシフトモードでない場合には、
クロツクが歩進された場合にアドレスレジスタの
内容に特定の値が加算されると共にメモリの内容
が読出しレジスタに読出され、メモリ読出しモー
ドでかつシフトモードの場合には、アドレスレジ
スタの内容が保存されると共にアドレスレジスタ
を除いた内部レジスタを接続するシフトパスが動
作するように構成することにより、メモリの読出
し時間を従来の約1/2に高速化できるという効果
がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロツク図、第２図
は第１図の制御回路の具体例を示す図、第３図は
第１図の回路の各部動作態様を示す図、第４図は
レジスタの入出力ピンの態様を示す図、第５図は
レジスタの入出力ピンの真理値関係を示す図、第
６図は第１図のブロツクの動作を示すフローチヤ
ートである。 主要部分の符号の説明、１……CPU、３……
スクラツチパツドメモリ、４……アドレスレジス
タ、５……リードレジスタ、６……加算器、７，
８……セレクタ、９……制御回路、１０……サー
ビスプロセツサ。

Claims (1)

【特許請求の範囲】
1. １ メモリと、このメモリの読出し内容をセツト
   するリードレジスタと、前記メモリのアドレスを
   保持するアドレスレジスタと、前記リードレジス
   タを含む他のレジスタの直列接続により構成され
   るデータシフトパスとを有し、前記データシフト
   パスを構成するレジスタをシフトレジスタとして
   動作させることにより前記リードレジスタにセツ
   トされたデータを外部へ読出すようにしたデータ
   処理装置におけるメモリ読出し方式であつて、前
   記メモリの読出しを行うメモリリードモード及び
   前記データシフトパスにおけるデータシフトを行
   うシフトモードを夫々指令するモード指令手段
   と、前記メモリリードモードでかつ前記シフトモ
   ードでない場合に、前記アドレスレジスタの内容
   に特定の値が加算されると共に前記メモリの前記
   アドレスレジスタにより指定されたアドレスの内
   容を前記リードレジスタにセツトし、また前記メ
   モリリードモードでかつ前記シフトモードの場合
   に、前記アドレスレジスタ以外の全レジスタを直
   列接続して前記データシフトパスとしてデータシ
   フトせしめる様制御する制御手段とを設け、前記
   データシフトパスを利用した前記リードレジスタ
   の内容の読出しを繰返すことにより前記メモリ内
   容を外部へ読出すようにしたことを特徴とするメ
   モリ読出し方式。