JPS6019538B2 - プログラム書込み方式 - Google Patents

Description

【発明の詳細な説明】 本発明はプログラム計算機におけるプログラム書き込み
方式に関する。

近年、電子式卓上計算機においても内部にプログラムメ
モリを備え、このプログラムメモリに記憶させたプログ
ラムに従って所定の演算処理を行わせるようにしたプロ
グラム計算機が考えられている。

この種プログラム計算機におけるプログラムの書き込み
方式としては、キー操作によりワンステップつ１つ書き
込む方式又は磁気テープ、カード等の外部メモリから書
き込む方式が考えられている。しかして磁気テープ、カ
ード等の外部メモリから書き込む方式は、繰り返し使用
されるプログラムあるいはチェック用プログラムの書き
込みに際して短時間で行なえるという利点はあるが、読
み込みあるいは書き込みヘッド及びアンプ等装置が大型
化してしまいそのコストも高くなるという欠点があった
。これに対してキー操作によりワンステップづつ書き込
む方式は誰にでも簡単に操作出来装置も小型化するとい
う利点は有するが、繰り返し使用されるプログラムは例
えばプログラムシート等に記録しておきその都度キー操
作により書き込まなければならず非常に面倒なものであ
りまたチェック用プログラムの書き込みに際しても全て
のステップをキー操作により書き込まなければならない
為長時間を要し極めて生産性の悪いものであった。本発
明は上記の点に鑑みてなされたもので、簡単な付加回路
で、しかもきわめて短時間に外部メモ川こ記憶したプロ
グラムを計算機内部のプログラムメモリに書き込むこと
ができるプログラム書き込み方式を提供することを目的
とする。

以下図面を参照して本発明の一実施例を説明する。

第１図は全体の概略礎成を示すもので、計算機１は、キ
ー操作により所定のデータを入力するプログラム関連キ
ー及びテンキー等から成るキー入力部２、このキー入力
部２からの入力データに従って演算並びに制御動作を行
う演算／制御部（ＣＰＵ）３、演算プログラムを記憶す
るプログラムメモリ４、上記演算／制御部３の出力を表
示する表示部５からなっている。そして、上記演算／制
御部３から出力線６ａに出力されるプログラムメモリ記
憶用データは、抵抗７を介してプログラムメモリ４のデ
ータ入力端ａに送られ出力線６ｂに出力されるメモリア
ドレスは、プログラムメモリ４のアドレス入力端ｂに加
えられる。さらに、演算／制御部３からは、プログラム
メモリ４の書き込み読み出しを制御するＲ／Ｗ信号が出
力線６ｃに出力される。また、計算機１には、外部接続
端子８が設けられ、この外部接続端子８には、演算／制
御部３の出力線６ｂが接続されると共にプログラムメモ
リ４の入力端ａが接続される。そして、上記外部接続端
子８には、必要に応じて子め所定のプログラムを記憶し
、例えばＰＲＯＭ等で構成される外部メモリ９が接続さ
れる。しかして、上記計算機１は、キー入力部２の入力
操作によりプログラムメモリ４にデータの書き込みを行
う場合は、外部接続端子８に外部メモリ９を接続しない
状態で、演算／制御部３からメモリ４に出力線６ｃを介
して書き込み指令Ｗを与えると共にキー入力部２の操作
に応じて出力線６ａからプログラムデータ、出力線６ｂ
からアドレスデータを出力し、プログラムメモリ４に与
える。

この結果プログラムメモリ４には、所定のアドレスにキ
ー入力によるプログラムが書き込まれる。また、外部メ
モリ９を使用してプログラムの書き込みを行う場合は、
外部接続端子８に外部メモリ９を接続し、キー入力部２
のキー操作によりプログラムメモリ４に対してクリア指
令を与える。このメモリ４のクリアは、メモリ４内に“
０”信号を書き込むことによって行われるもので、演算
／制御部３からメモリ４に出力線６ｃを介して書き込み
命令Ｗを与えると共に、出力線６ａから“０”信号、出
力線６ｂからアドレスデータを出力する。この場合、電
源投入時のパワーオンクリア信号を利用して書き込みを
行うようにしてもよい。上記出力線６ｂに出力されるア
ドレスデータによって、プログラムメモリ４及び外部メ
モリ９のアドレスが同時に指定され、外部メモリ９から
プログラムデータが諭出される。この外部メモリ９から
読出されたプログラムデータは、プログラムメモリ４の
データ入力端ａに送られる。この際、演算／制御部３か
ら出力線６ａに“０”信号が出力されているが、この出
力線６ａには抵抗７が直列に介在されているので、外部
メモリ９から読出されたデータは、演算／制御部３から
出力される“０”信号の影響を受けずにプログラムメモ
リ４へ送られて書き込まれる。従って演算／制御部３に
おいて、メモリ４，９に対して先頭アドレスから最終ア
ドレスまでを順次指定することにより、外部メモリ９の
内容がプログラムメモリ４に移される。次に上記演算／
制御部３内のアドレス指定回路について第２図により説
明する。

第２図において１１は例えば８ビットのアドレスレジス
タで、そのシリアル出力は、十１回路１２を介して自己
の入力側に戻される。この＋１回路１２は十１コードを
与える信号ら、つまり、アドレスレジスタ１１の第１ビ
ットを指定するタイミング信号ｔ，がゲート回路１３を
介して与えられる。このゲート回路１３は、制御部から
与えられるカウントアップ命令ｌｃ及びフリップフロッ
プ１４のＱ出力によってゲート制御される。なお、この
フリップフロップ１４のＱ側出力は演算／制御部３にも
送られている。そして、このフリツプフロツプ１４は、
上記アドレスレジスタ１１の内容がオール“０”になっ
た状態を検出するオール“０”検出回路１５の出力によ
ってセットされ、．１バイトの周期を持つ１バイトクロ
ツクすｘによってリセットされる。また、上記アドレス
レジスター１の内容は、上位４ビットと下位４ビットに
分割されてそれぞれ４ビットのアドレスバッファ１６ａ
，１６ｂに送られる。このアドレスバッファ１６ａ，１
６ｂは、アドレスレジスタ１１の内容を上記１バイトク
ロック０ｘに同期して議込み、プログラムメモリ４及び
外部メモリ９へ送出する。上記のように構成されたアド
レス指定回路は、最初、アドレスレジスタ１１の内容が
“０”とな夕っていると共に、フリツプフロツプ１４が
リセットされている。

この状態でカウントアップ命令ｌｃがゲート回路１３に
与えられると、そのゲートが開かれてゲート回路１３よ
りタイミング信号ｔ，が出力される。このタイミング信
号ｔ，によりアドＪレスレジスタ１１の第１ビットに十
１回路１２において順次十１される。すなわち、アドレ
スレジスタ１ １の内容は、タイミング信号ｔ，が与え
れる毎に１づつカウントアップされる。このアドレスレ
ジスタ１１の内容は、十１回路１２を介して一Ｚ巡する
毎に、つまり、１づつカウントアップされる毎に１バイ
トクロツクぐｘに同期してアドレスバッファ１６ａ，１
６ｂに読出される。そして、このアドレスバッファ１６
ａ，１６ｂに謙出されたアドレスデータによって、プロ
グラムメモリ４２及び外部メモリ９のアドレス指定が行
われる。このようにしてアドレスレジスタ１１の内容が
順次カウントアップしてオール“１”となると、メモリ
４，９の最終アドレス２５５貴地が指定される。この状
態でさらにアドレスレジスター１の内容に２十１される
とアドレスレジスタ１１の内容はオール“０”となり、
その状態がオール“０”検出回路１５によって検出され
、フリップフロップ１４がセットされる。この結果フリ
ップフロツプ１４のＱ側出力が“０”となり、ゲート回
路１３のゲ３ートを閉じ、タイミング信号らの出力を禁
止すると共に制御部に送られ最終アドレスまで終了した
とを知らせる。従って十１回路１２は十１動作を中止し
、アドレスレジスター１の内容はオール“０”の状態に
保持される。以上の動作により、プログラムメモリ４及
び外部メモリ９は１番地から２５５番地まで連続的にア
ドレス指定され、外部メモリ９の内容がプログラムメモ
リ４にロードされる。その後、上記フリップフロップ１
４が１バイトクロックぐｘによってリセットされると共
に演算／制御部３より出力するカウントアップ命令ｌｃ
が“０”となることによってアドレス指定回路は初期状
態に戻る。次に第３図により演算／制御部３内のデータ
出力部について説明する。

第３図において２１はバツフアレジスタで、この／ゞツ
フアレジスタ２１には、プログラムメモリ４から議出し
たデータが議出し命令Ｒによって制御されるゲート回路
２２及びゲート回路２３を介して与えられる。また、バ
ッファレジスタ２１には、自己の出力あるいは他の回路
からの出力データがゲート回路２４，２３を介して与え
られる。上記ゲート回路２４は、制御部からの指令によ
りゲート制御される。しかして、上記バッファレジス夕
２１に貯えられたデータは、他の演算処理回路へ送られ
ると共に、書き込み命令Ｗによりゲート制御されるゲー
ト回路２５を介して出力線６ａに出力される。また、上
記ゲート回路２５にはプログラムメモリ４の先頭アドレ
スから最終アドレスまでのクリア期間中クリア命令が与
えられ、この期間中信号線６ａには“０”が出力される
。そして、上記出力線６ａに出力される“０”信号は、
抵抗７を介して外部メモリ９からの信号と共にプログラ
ムメモリ４へ送られる。上記のように構成されたデータ
出力部は、プログラムメモリ４への書き込みの場合は、
書き込み命令Ｗがゲート回路２５に与えられ、ゲート回
路２５からバッファレジスタ２１の内容あるいはクリア
信号“０”が出力される。

すなわち、キー入力部２で入力したプログラムデータを
プログラムメモリ４に書き込む場合には、キー入力部２
からゲート回路２４，２３を介してバッファレジスタ２
１に一時貯えられたデータをゲート回路２５を介して出
力する。また、プログラムメモリ４に外部メモリ９の記
憶プログラムを書き込む場合には、ゲート回路２５から
クリア信号“０”を出力する。ゲート回路２５からクリ
ア信号“０”を出力することにより、上記したように抵
抗７の作用夕によって外部メモＩＪ９からのデータがプ
ログラムメモリ４に書き込まれる。この場合、外部接続
端子８に外部メモリ９が綾読されていなければ、ゲート
回路２５から出力されるクリア信号“０”が抵抗７を介
してプログラムメモリ４に送られ、そｏのメモリ内容が
クリアされる。次に、第４図に示されるようなチェック
用プログラムを外部メモリ９に予め記憶させておき、こ
のプログラムをプログラムメモリ４に書き込む動作につ
いて説明する。

この第４図に示すプログムはチェック用プログラムの一
例を示すもので、このチェック用プログラムをフ。。グ
ラムメモリ４に記憶させ、このチェック用プログラムに
より計算機１の各種機能チェックを自動的に行わせるも
のである。第４図において、「１＝Ｋ１ｅＸ：」「２＝
１ゾ−×１：」・・・・・・・・・・・・・・・はプロ
グラム内容を示すもので、上記第１の式「１；Ｋ１ｅＸ
：」は第１プログラム内容が「Ｋ１ｅＸ」であることを
示している。この第１プログラムは定数Ｋが「１」で、
かつ、この定数Ｋの値「１」がｘであること、つまり「
ｅ′」を求めている。また、「２＝１ゾ−×１：」は第
２プｏグラムの内容が「１ゾｘｌ：」であることを示し
ている。この第２プログラムは、第１プログラムの結果
ｅ′に対する平方根を求め、その値に第１プログラムの
値ざを乗じたものである。以下同様にして前回プログラ
ムの結果を使用して順次異なる演算を実行し、各種演算
機能をチェックするようにしている。上記各プログラム
内容は、第４図に示すように単位データ毎にそれぞれ符
号化されて外部メモリ９の各アドレスに順次記憶される
。そして、例えば第５図タイムチャートのａに示すよう
にキー入力部２の所定のキー（クリア命令を発生させる
キー）が操作されたとすると、演算／制御部３はクリア
命令を出力しゲート回路２５に印加すると共にアドレス
指定回路のゲート回路１３にカウントアップ指令ｌｃを
印加する。これによりアドレス指定回路のアドレスレジ
スター１の内容は十１回路１２により順次十１され、こ
の内容が１バイトづつアドレスバッファ１６ａ，１６ｂ
に送られて第５図ｂに示すようなアドレスデータが出力
線６ｂに出力される。出力線６ｂに出力されたアドレス
データはプログラムメモリ４及び外部メモリ９に同時に
印加されこれ等双方の同一アドレスを順次アクセスする
。また、この時出力線６ａにはクリア命令により閉成さ
れているゲート回路２５の出力“０”が第５図ｃに示す
如く出力されて居り、さらに出力線６ｃには書き込みの
Ｗ信号が出力されている。従がつて、第４図に示す如く
外部メモリ９に予め書き込まれているプログラムの内容
は第５図ｄに示す如く順次出力され、この内容はプログ
ラムメモリ４の入力端ａに印加される。このようにして
、外部メモリ９に記憶されているチェック用プログラム
は、アドレス指定回路のオール“０”検出回路１５がオ
ール“０”を検出しフリップフロツプ１４がセットされ
るまで、即ち先頭アドレス１から最終アドレス２５５ま
で順次読出されて、プログラムメモリ４の同一番地に全
て書き込まれる。しかして、このチェック用プログラム
を実行させるには、キー入力部２の例えばプログラムス
タートキーを操作することによって開始され、その最終
結果が表示部５に於いて表示される。チェッカーは、こ
の最終結果に謀まりが有るか無いかを見れば内部回路、
演算／制御部３内の固定プログラム及びプログラムメモ
リ４の全てに異状のないことを確認出来る。以上説明し
た如く本発明によるプログラム書き込み方式によって外
部メモリからプログラムレジスタにチェック用プログラ
ムをロードしチェックを行う場合には外部接続端子８に
外部メモリ９を接続し、この内容をクリア期間にプログ
ラムメモリ４にロードしてフ。

。グラムスタートキーを操作するのみで全てのチェック
を終了することが出来、極めて短時間でチェックするこ
とが可能となるものである。なお、上記実施例では、外
部メモリ９にチェック用のプログラムを書き込み、この
プログラムをフ。

。グラムメモリ４にロードしてチェックする場合につい
て説明したが、本発明はこれに限られることなく、繰り
返し使用されるようなプログラムを外部メモリ９に記憶
させ、使用時にプログラムメモリ４にロードして何度も
書き込む頃らわしさを無くすことも可能である。また、
プログラムメモリ４へのロード‘こ際しては、クリアキ
ーで行なわせても良く、あるいはクリア信号と同様な信
号を発生させるロードキーを新たに設けても良いもので
ある。

さらに、上述の如く内部メモリ４にロードされたプログ
ラムデータの任意の部分は、プログラム関連キーの操作
によって簡単に書き換えることが可能で内部メモリ４に
ロードされたプログラムを種々変形して使用し得る。

加えて、内部メモリ４にロードされる番地は上記実施例
で説明した如く全ての番地に書き込むことに限られず、
任意の番地から任意の番地まで書き込むことも可能であ
る。

さらにまた、上記実施例では、演算／制御部３からの出
力は抵抗を介し、外部メモリ９からの出力は直接に内部
メモリ４に入力するようにしているが、この構成に限ら
れることなく、例えばクリア信号が“０”の場合はオア
あるいはノア回路、また“１”の場合はアンドあるいは
ナンド回路等所定の論理回路により行なっても構わない
ものである。

以上詳細に説明した如く、本発明によるプログラム書き
込み方式によれば、外部接続端子と、外部メモリのプロ
グラムデータが計算機内部の演算／制御部から出力され
るデータに優先して内部メモリに書き込める簡単な論理
回路を付加するのみで、計算機内部の演算／制御部には
何の負担もかけることなく一般に用いられる制御信号を
利用して外部メモリのプログラムの内容を内部メモリに
書き込むことが出釆、簡単な構成で且つその書き込み処
理を極めて短時間で行い得る等種々の利点を有するもの
である。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成図、第２図は第１
図において演算／制御部内のアドレス指定回路部の詳細
を示す構成図、第３図は第１図における演算／制御部内
のデータ出力部の詳細を示す構成図、第４図は外部メモ
リから内部メモリに書き込むプログラムの例を示す図、
第５図ａ〜ｅは動作を説明するためのタイムチャートで
ある。 １・・・・・・計算機、２・・…・キー入力部、３・…
・・演算／制御部、４・・・・・・プログラムメモリ、
８・・・・・・外部接続端子、９・・・・・・外部メモ
リ、１１・・・・・・アドレスレジスタ、１６ａ，１６
ｂ……アドレスバツフア。 第１図 第２図 第３図 第４図 第５図

Claims (1)

【特許請求の範囲】
1. １ 内部メモリのプログラムデータに基づいて各種演算
   を実行するプログラム付小型電子式計算機に於いて、
   計算機に対して接続手段を介して接続されると共に、予
   め所定のプログラムデータが書き込まれた外部メモリと
   、 上記内部メモリに対するデータの書き込みを指示す
   る制御命令に応じて上記内部メモリおよび上記外部メモ
   リに対して同一番地を順次指定する番地指定手段と、
   上記内部メモリに対して所定のデータを出力するデータ
   出力手段と、 このデータ出力手段および上記外部メモ
   リに接続され、上記内部メモリに対して上記データ出力
   手段または上記外部メモリからのデータを供給すると共
   に、上記外部メモリが上記接続手段に接続されている場
   合は上部外部メモリからのプログラムデータを上記デー
   タ出力手段からのデータに優先して上記内部メモリに供
   給するデータ転送手段とを具備し、 上記外部メモリか
   上記接続手段に接続された場合は上記制御命令に応じて
   上記外部メモリからのプログラムデータを優先して上記
   内部メモリに書き込み、上記外部メモリか上記接続手段
   に接続されない場合は上記制御命令に応じて上記データ
   出力手段からのデータを上記内部メモリに書き込むよう
   にしたことを特徴とするプログラム書込み方式。