JPS6364141A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS6364141A JPS6364141A JP61206773A JP20677386A JPS6364141A JP S6364141 A JPS6364141 A JP S6364141A JP 61206773 A JP61206773 A JP 61206773A JP 20677386 A JP20677386 A JP 20677386A JP S6364141 A JPS6364141 A JP S6364141A
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- JP
- Japan
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- data
- information
- bit
- ram
- gate
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 101150073133 Cpt1a gene Proteins 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ビット操作が可能なランダムアクセス記憶装
置（ＲＡＭ） に関し、特にＣＰＵが書き込みを行う際
、新しい情報と、書き込もうとするアドレスに今まで記
憶されていた情報とのいずれか一方の値を書き込めるよ
うにした記憶装置に間するものである。
置（ＲＡＭ） に関し、特にＣＰＵが書き込みを行う際
、新しい情報と、書き込もうとするアドレスに今まで記
憶されていた情報とのいずれか一方の値を書き込めるよ
うにした記憶装置に間するものである。
（従来の技術〕
従来、ＲＡＭは単なるラッチとして構成されていたので
、ＲＡＩＡに新たな情報の書き込みを行う際、既に、そ
の以前に書き込まれている情報を消却して破壊してしま
う。
、ＲＡＩＡに新たな情報の書き込みを行う際、既に、そ
の以前に書き込まれている情報を消却して破壊してしま
う。
したがって、もし、従来のＲＡＭを使用して、既に書き
込まれている情報に、新たな情報を加えたり、あるいは
ビットを新たに立てたいときなどは、ＣＰｔ１では、一
旦メモリの内容を読み出し、演算などの処理を行ってか
ら、再び書き込むという作業を行わなければならなかっ
た。
込まれている情報に、新たな情報を加えたり、あるいは
ビットを新たに立てたいときなどは、ＣＰｔ１では、一
旦メモリの内容を読み出し、演算などの処理を行ってか
ら、再び書き込むという作業を行わなければならなかっ
た。
（発明が解決しようとする問題点）
そこで、本発明の目的は、既に書き込まれて記憶してい
る以前の情報を消却することがなく、新たに人力される
情報との間で演算したり、その演算結果を書き込み記憶
させるのに、簡単且迅速に処理することができる記憶装
置を提供することにある。
る以前の情報を消却することがなく、新たに人力される
情報との間で演算したり、その演算結果を書き込み記憶
させるのに、簡単且迅速に処理することができる記憶装
置を提供することにある。
（問題点を解決するための手段〕
このような目的を達成させるために、本発明では、新た
に入力されるデータと、それ以前に記憶されていたデー
タとを、対応するビットアドレス毎に演算する演算手段
と、前記演算手段により演算されたデータと、前記新た
に入力されるデータとのいずれか一方を選択して記憶す
る記憶手段とを具えたことを特徴とする。
に入力されるデータと、それ以前に記憶されていたデー
タとを、対応するビットアドレス毎に演算する演算手段
と、前記演算手段により演算されたデータと、前記新た
に入力されるデータとのいずれか一方を選択して記憶す
る記憶手段とを具えたことを特徴とする。
（作用）
本発明によれば、ＣＰＩＩからメモリへの書と込みがピ
ット単位で行なえるようになり、しかも、従来、行われ
ていたバイト単位の処理のように、記憶情報の読み出し
と、ＣＰＩＩでの演算処理と、その結果の書き込みとい
フた作業が無くなるので、処理に要する時間の高速化が
可能である。
ット単位で行なえるようになり、しかも、従来、行われ
ていたバイト単位の処理のように、記憶情報の読み出し
と、ＣＰＩＩでの演算処理と、その結果の書き込みとい
フた作業が無くなるので、処理に要する時間の高速化が
可能である。
（実施例）
以下、図面により本発明の詳細な説明する。
第１図は本発明の一実施例の構成を示す回路図である。
図において、１はフリップフロップラッチであり、デー
タ信号を記憶する。２および２′はゲートであり、制御
信号によりゲートを開閉してデータ信号を選択して通過
させる。３はＯＲゲートである。
タ信号を記憶する。２および２′はゲートであり、制御
信号によりゲートを開閉してデータ信号を選択して通過
させる。３はＯＲゲートである。
４はデータ人力信号線、５はデータ出力信号線６はライ
ト（書き込み）信号線、７はビットマスクレジスタ制御
線である。
ト（書き込み）信号線、７はビットマスクレジスタ制御
線である。
つぎに、第１図により各部の動作を説明する。
ライト信号線６がイネーブル（使用可能な状態）を指定
すると、外部からのデータ信号がデータ人力信号線４か
ら入力され、そのまま、ゲート２′を通り、フリップフ
ロップラッチ１にラッチされる。また、他の場合はデー
タ出力信号線５から出力信号がフィードバックされて、
ＯＲゲート３を通り、ゲート２を通って、フリップフロ
ップゲート１にラッチされる。これらはビットマスクレ
ジスタ制御線７からの制御信号により選択することがで
きる。
すると、外部からのデータ信号がデータ人力信号線４か
ら入力され、そのまま、ゲート２′を通り、フリップフ
ロップラッチ１にラッチされる。また、他の場合はデー
タ出力信号線５から出力信号がフィードバックされて、
ＯＲゲート３を通り、ゲート２を通って、フリップフロ
ップゲート１にラッチされる。これらはビットマスクレ
ジスタ制御線７からの制御信号により選択することがで
きる。
本実施例では、ＯＲゲート３を使用し、メモリラッチの
内容と新たな内容とのＯＲ論理処理をするようにしたが
、ＯＲゲートに限るものではなく、ＡＮＤゲート、ある
いはＥｘｃｌｕｓｉｖｅ ＯＲ（排他的論理和）ゲート
に置き喚えてもよい。これにより、メモリのデータに対
してＡＮＤ論理処理あるいは、排他的論理和処理が可能
になる。
内容と新たな内容とのＯＲ論理処理をするようにしたが
、ＯＲゲートに限るものではなく、ＡＮＤゲート、ある
いはＥｘｃｌｕｓｉｖｅ ＯＲ（排他的論理和）ゲート
に置き喚えてもよい。これにより、メモリのデータに対
してＡＮＤ論理処理あるいは、排他的論理和処理が可能
になる。
また、フリップフロップラッチ１は、セットあるいはリ
セット端子を用いて制御するようにしてもよい。
セット端子を用いて制御するようにしてもよい。
さらにロジックには正論理としているが、負論理として
も差し支えない。
も差し支えない。
第２図は本発明の一実施例の構成を示すブロック図であ
る。図において、８はデータバス、９はビットマスクレ
ジスタである。 １０はビットマスクレジスタ制御回路
、１１は第１図にその詳細を示すメモリビットセルであ
る。
る。図において、８はデータバス、９はビットマスクレ
ジスタである。 １０はビットマスクレジスタ制御回路
、１１は第１図にその詳細を示すメモリビットセルであ
る。
本実施例では、データバス８からビットマスクレジスタ
９にメモリビットセル１１の０〜７ビツトのうち、どこ
にマスタするかを指定して書き込む。
９にメモリビットセル１１の０〜７ビツトのうち、どこ
にマスタするかを指定して書き込む。
第２図では、ビットマスクレジスタ制御線は８ビツトの
１バイトを単位として示したが、Ｎビット（Ｎ＝１．２
，３．・・・）としても差支えない。
１バイトを単位として示したが、Ｎビット（Ｎ＝１．２
，３．・・・）としても差支えない。
以上から明らかなように、本発明によれば、ＣＰＵがＲ
ＡＭに書きこみを行う際、既にそれ以前にＲＡＭに記憶
されていた情報を破壊せずに、新しい情報と、それまで
ＲＡＭに記憶されていた情報とが対応するビットごとに
演算されて記憶させることができる。
ＡＭに書きこみを行う際、既にそれ以前にＲＡＭに記憶
されていた情報を破壊せずに、新しい情報と、それまで
ＲＡＭに記憶されていた情報とが対応するビットごとに
演算されて記憶させることができる。
またそのビットもビットマスクレジスタにより、記憶さ
れた情報と新しい情報との間で自由に演算を行って記憶
するか、単に新しい情報を記憶するかを８択することが
できる。
れた情報と新しい情報との間で自由に演算を行って記憶
するか、単に新しい情報を記憶するかを８択することが
できる。
これによって、一旦ＲＡＭからＣＰＩＩで情報を読み出
さなくとも、直接ビットをセットすることができるし、
リセットすることもできるので、迅速なデータ処理が可
能である。
さなくとも、直接ビットをセットすることができるし、
リセットすることもできるので、迅速なデータ処理が可
能である。
さらに、本発明によるＲＡＭは演算処理がＯＲであるよ
うな場合は、ビットを立てて加算させたいときなどに一
層効果的である。特に画像処理のようなビットオリエン
テッドな構成のビットマツプメモリとして用いるときな
どは極めて有効である。
うな場合は、ビットを立てて加算させたいときなどに一
層効果的である。特に画像処理のようなビットオリエン
テッドな構成のビットマツプメモリとして用いるときな
どは極めて有効である。
第１図は本発明の一実施例の構成を示す回路図、
第２図は本発明の一実施例の構成を示すブロック図であ
る。 １・・・フリップフロップラッチ、 ２．２′・・・ゲート、 ３・・・ＯＲゲート、 ４・・・データ入力信号線、 ５・・・データ出力信号線、 ６・・・ライト信号線、 ７・・・ビットマスクレジスタ制御線、８・・・データ
バス、 ９・・・ビットマスクレジスタ、 ｌＯ・・・ビットマスクレジスタ制御回路、１１・・・
メモリビットセル。
る。 １・・・フリップフロップラッチ、 ２．２′・・・ゲート、 ３・・・ＯＲゲート、 ４・・・データ入力信号線、 ５・・・データ出力信号線、 ６・・・ライト信号線、 ７・・・ビットマスクレジスタ制御線、８・・・データ
バス、 ９・・・ビットマスクレジスタ、 ｌＯ・・・ビットマスクレジスタ制御回路、１１・・・
メモリビットセル。
Claims (1)
- 【特許請求の範囲】 新たに入力されるデータと、それ以前に記憶されていた
データとを、対応するビットアドレス毎に演算する演算
手段と、 前記演算手段により演算されたデータと、前記新たに入
力されるデータとのいずれか一方を選択して記憶する記
憶手段と を具えたことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61206773A JPS6364141A (ja) | 1986-09-04 | 1986-09-04 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61206773A JPS6364141A (ja) | 1986-09-04 | 1986-09-04 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6364141A true JPS6364141A (ja) | 1988-03-22 |
Family
ID=16528848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61206773A Pending JPS6364141A (ja) | 1986-09-04 | 1986-09-04 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6364141A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02146641A (ja) * | 1988-11-29 | 1990-06-05 | Nec Corp | 記憶装置 |
-
1986
- 1986-09-04 JP JP61206773A patent/JPS6364141A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02146641A (ja) * | 1988-11-29 | 1990-06-05 | Nec Corp | 記憶装置 |
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