JPS61109149A

JPS61109149A - デ−タ処理装置

Info

Publication number: JPS61109149A
Application number: JP22950484A
Authority: JP
Inventors: Masahiro Yamamoto; 昌弘山本
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1984-10-31
Filing date: 1984-10-31
Publication date: 1986-05-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、リスト処理に代表される非数値処理を高速に
行う電子計算機等のデータ処理装置に係る。更に詳細に
は、タグ部が備えてありこのタグ部によって形式が示し
てあるデータを効率良く表°現し処理するデータ処理装
置に係る。

（従来の技術）知識処理用の言語としてリスプ（Ｌｉ５ｐ　）言語が広
く用いられておシ、リスプ言語を計算機で実行するには
、データにそのデータの種類を示すタグ部を備えたデー
タ表現が普通用いられる。即、リスプ言語を実行すると
きのデータ表現の基礎となるリストセルは、タグ部とデ
ータ部から構成される。そして、このタグ部とデータ部
から成るリストセルは、１語又は２語という語単位に入
る形式で表現されていた。

第３図（−）、（１＊はリストセルの形式の一例を示す
図である。本図（ａ）に示す如く、１語６４ビツトは８
ビツトのタグ部３１と５６ビツトのデータ部３２から成
っている。そして本図（（ロ）に示す如く、５６ビツト
のデータ部はりストセルの左ポインタ３３（リスプ言語
ではカ一部：ｃａｒ　）と右ポインタ３４（リスプ言語
クダ一部：ｃｄｒ）として使用され、各々２８ビツトで
表現される。第４図はりストデータ（（ＡＢＣ）（ＤＦ
り）の構成の一例を示す図であり、第３図に示したリス
トセルで表現したものである。各リストセルに付された
数字はそのリストセルの記憶番地を示している。

第５図は従来方式によるリストデータを処理する装置の
構成を示す図である。本図のデータ処理装置は、リスト
データを貯える記″憶手段５１とリストデータを取り出
し処理する実行手段５２とから成っている。記憶手段５
１は、リストデータのタグ部とデータ部とをともに蓄積
する。第６図は、その記憶手段５１における第４図りス
トデータの格納状況を示す図である。

次に、第５図の従来のデータ処理装置によるリストデー
タのリスト処理について述べる。第４図のリストデータ
に対して、例えばリスプの命令カアアー（ｃａａｒ　）
を施すと、先ずカアー（Ｃａｒ）命令によりリストデー
タの第１番目のリストである（ＡＢＣ）が取られ、次に
これに対して更にカアー（Ｃｒ　）命令によりリストデ
ータ（ＡＢＣ）の第１番目のリストとしてデータｌｌＡ
ｌ＋が答として作られる。このような従来方式のデータ
処理装置を計算機として構成した例には昭和５８年度電
子通信学会総合全国大会論文集５１−６に示されたリス
プマシンがあげられる。このリスプマシンでは１つのり
ストセルは４バイト長を１語として表現し、この中にタ
グ部とデータ部とを備えている。

（発明が解決しようとする問題点）しかしながら、リストセルのデータ部は通常第６図に示
したように他のりストセルを指すアドレス情報を示すが
、アドレス空間を太きくしようとするとタグ部を含めて
１語又は２語という語単位の同一記憶装置で効率良く表
現することが困難である。又、リストセルの種類等を示
すタグ部は種類の量に応じて大きいフィールドが必要と
なシ、アドレス空間の拡大とともに効率良い表現が困難
になる。このように、タグ部とデータ部から成るリスト
セルを同一記憶装置の語単位で表現する従来のデータ処
理装置では、タグ部とデータ部との表現形式に長さ上の
制限が加わり、自由なりストセル表現が出来ないから大
きな記憶容量を必要とし、しかもメモリアクセス時間が
長いからデータ処理速度が遅かった。

そこで、本発明の目的は、取扱う一定のデータ量当りの
所要記憶容量が小さく、データ処理速度の速いデータ処
理装置の提供にある。

（問題点を解決するための手段）本発明は、タグ部とデータ部とから成るリストセルで表
現してあるデータの処理をするデータ処理装置において
、前記タグ部を貯えるタグ部記憶手段と、前記データ部
を貯えるデータ部記憶手段と、前記タグ部記憶手段及び
前記データ部記憶手段に貯えられた前記リストセルを取
り出して処理する実行手段とから成シ、前記タグ部記憶
手段及び前記データ部記憶手段は互いに独立に前記タグ
部及び前記データ部をそれぞれ貯え且つ取り出すことを
特徴とする。

（実施例）次に図面を参照して本発明の詳細な説明する。

第１図は本発明一実施例を示すブロック図である。

この実施例は、タグ部記憶回路１、データ部記憶回路２
および実行回路３から構成されている。タグ部記憶回路
１は、例えば８ビツトを１語とする語構成で構成され、
市販のＩＣメモリで実現される。

データ部記憶回路２は、例えば６４ビツトを１語とする
語構成で構成され、タグ部記憶回路１と同様に市販のＩ
Ｃメモリで実現される。実行回路３はリスト処理を実行
する回路で、例えば、アール・グリーンブラットのザリ
スプマシン（Ｇｒｅｅｎｂｌａｔｔ、Ｒ，：ＴｈｅＬ工
８Ｐ　Ｍａｃｈｉｎｅ　、Ｍ工Ｔ　ＬａｂＯｒａｔＯｒ
７ｗｏｒｋｉｎｇ　７９．１９７４　）　　と同様に市
販（７）　１０回ｇを組み合わせることにより容易に実
現できる。本図の実行回路３はリストセルレジスタ４、
アドレスレジスタ５、デコーダ６、演算器７及び制御回
路８で構成される。

次に第４図で示したリストデータ（（ＡＢＣ）（ＤＩ）
’）を−例として挙げ、第１図実施例におけるデータの
記憶方法と実行方法とを説明する。第２図は、リストデ
ータ（（ＡＢＣ）（ＤＢ　））を第１図のタグ記憶回路
１とデータ記憶回路２とで記憶している状況を示す。第
１図実施例を用いて、リスト命令ｃａａｒ　（（（ＡＢ
Ｃ）（ＤＩ）　）　１を実行する場合の実行過程を示す
ことにより実行回路３の動作を示す。リストデータ（（
ムＢｃ）（Ｉ）１り）ａ記憶回路１および２では１００
番地に格納されているのでＣａａｒ　（１００〕とい５
形式で実行が指示される。

すると、先ずアドレスレジスタ５に”１００”をセット
してタグ部記憶回路１とデータ部記憶回路２とから１０
０番地のりストセルを読み出し、リストセルレジスタ４
Ｃ：セットする。次に、デコーダ６を用いてタグ部をデ
コードし、左ポイタがアドレス情報であることを確認し
てデータ部の左ポインタ部の値である”１２０”　をア
ドレスレジスタ５にセットする。これに基づいて１２０
番地のタグ部とデータ部とを読み出シ同様にリストセル
レジスタ４にセットする。同様にタグ部をデコーダ６を
用いてデコードし、左ポインタ部からデータ１Ａ″を取
り出し、演算器７に加える。以上の動作を制御するのが
制御回路８の役割である。又、演算器７は、リスト処理
の中で演算処理が必要になった時用いられる。

以上に述べた如く、第１図実施例では、タグ部記憶回路
１とデータ部記憶回路２とが互いに独立して設けである
。リスト処理において、タグ部は、データの種類や不要
になったりストデータを回収する時の制御フィールド等
に使用され、その長さはりストデータ表現アーキテクチ
ャによって様々に異なる。

従って、第１図に示すようにタグ部を独立の記憶回路に
よって構成する方式では、自由なタグ構成を実現するこ
とが出来る。このように、本実施例では、タグ部記憶回
路１とデータ部記憶回路２とが互いに独立であるから、
タグ部及びデータ部が互いに独立に貯えられ且つ取り出
される。従って、本実施例では、タグ部及びデータ部に
それぞれ要する記憶空間が自由に設定でき、記憶容量に
無駄がないから、一定のデータ量当シの記憶容量が小さ
くて足シ、しかもタグ部単独でも取り出しができるから
処理速度も速い。

又、実施例の動作で述べたごとく、リストデータの処理
は第１図のリストセルレジスタ４に取り出したりストセ
ルのタグ部をしらべた後、データ部を用いた操作が行わ
れる。従って、タグ部記憶回路１をデータ部記憶回路２
より短いアクセス時間（例えば、タグ部をデコードし、
判定する時間に相当する時間）の記憶素子（例えば工Ｃ
メモリ）で構成することにより、無駄なく効率よい即ち
、所要記憶容量がより小さく処理速度がより速い処理装
置を実現することが出来る。

以上、本発明を用いた実施例について述べた。なお、以
上の本実施例の説明は、リスト処理言語リスプを用いる
場合について行ったが、本実施例は、例えばプロログ（
Ｐｒｏｌｏｇ）言語についても使用することができる。

（発明の効果）本発明によれば、以上に説明したように、取扱う一定の
データ量当シの所要記憶容量が小さく、データ処理速度
の速いデータ処理装置が提供できる。

【図面の簡単な説明】

第１図は本発明の一実施例の基本構成を示すブロック図
、第２図は第１図実施例のリストセルの格納状況を示す
図、第３図（ａ）及び（（ロ）はりストセルの形式を示
す図、第４図はリストセルデータの具体例の構成を示す
図、第５図は従来方式のデータ処理装置の基本構成を示
すブロック図、第６図は従来方式のデータ処理装置にお
けるリストセルの格納状況を示す図である。１・・・タグ部記憶回路、２・・・データ部記憶回路、
３・・・実行回路、４・・・リストセルレジスタ、５・
・・アドレスレジスタ、６・・・デコーダ、７・・・演
算器、８・・・制御回路。第１図第２図第３図（ａ）（ｂ）第４図第５図

Claims

【特許請求の範囲】

（１）タグ部とデータ部とから成るリストセルで表現し
てあるデータの処理をするデータ処理装置において、前
記タグ部を貯えるタグ部記憶手段と、前記データ部を貯
えるデータ部記憶手段と、前記タグ部記憶手段及び前記
データ部記憶手段に貯えられた前記リストセルを取り出
して処理する実行手段とから成り、前記タグ部記憶手段
及び前記データ部記憶手段は互いに独立に前記タグ部及
び前記データ部をそれぞれ貯え且つ取り出すことを特徴
とするデータ処理装置。
（２）前記タグ部記憶手段は前記データ部記憶手段より
短いアクセス時間の記憶素子を用いてなり、前記実行手
段は前記タグ部記憶手段から取り出した前記タグ部の判
定をし前記データ部記憶手段から取り出した前記データ
部の処理を前記判定に基づき行うことを特徴とする特許
請求の範囲第１項記載のデータ処理装置。