JPS6180331A

JPS6180331A - 可変長デ−タ処理装置

Info

Publication number: JPS6180331A
Application number: JP20142884A
Authority: JP
Inventors: Akio Sega; 瀬賀　明雄; Yoshitaka Narita; 成田　良孝; Yoshihisa Oota; 義久太田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1984-09-28
Filing date: 1984-09-28
Publication date: 1986-04-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）この発明は、可変長データ処理装置に関し、更に詳細に
は、イメージデータ等の可変長の大量データを処理する
可変長データ処理装置に関する。

（従来の技術）従来のデータ処理装置における命令は固定長（バイト、
ワード等）データを基にして考えられてきた。この固定
長データは、演算対象となるデータの長さが予め定めら
れており例えば１ビツト、１字、１語などである。実際
に発生するデータの長さは処理内容に応じて種々あるの
で、任意の長さにできることがメモリ容量の節約、プロ
グラムの単純化の点から望ましいが、データ処理装置内
の演算回路の構成上は固定長データの方が簡弔で高速化
できるので一般の商用計算機の大部分は固定長データの
演算を基本としている。また、データ処理装置内の記憶
回路も固定長データに対してアクセスする方法がとられ
ている。

（発明が解決しようとする問題点）しかしながら、現在情報処理システムの発展に伴って取
り扱うべき情報の範囲が拡大し、画像情報あるいは音貨
情報といったマルチメディアデータ処理が重要な機能に
なってきている。これらのデータは木質的に可変長であ
り、その情報睦は膨大なものである。

したがって、従来のデータ処理装置でこのようなｉｊｆ
変長データに対する処理を行なうと、データ帛の多着化
による記憶装置の合綴の問題、データ処理動作における
バイト境界（あるいはワード境界）を常に意識しなけれ
ばならないことによる処理アルゴリズムの繁雑さと処理
時間の増加という問題点が生じる。特に、記憶素子の高
集積化が進み、記憶装置の合着の問題点が回避されつつ
ある現在後者の要因が欠点となっている。

この発明は、これらの問題点を解決するためのもので、
可変長データに対する処理の簡素化、高速化が１能なｏ
ｆ変長データ処理装置を提供することを目的とする。

（問題点を解決するための手段）この発明は１−記ＩＩ的を達成するために、画像情報の
ようなイメージデータとして用いられる可変長データを
記憶する記憶装置とこの記憶装置に格納されている可変
長データを読み出し、加丁、書き込みを行なう演算装置
とこの演算装置で処理された内容を出力する出力機構と
から構成する可変長データ処理装置において、記憶装置
における任意のビット位置からの固定長データを読み出
し及び−Ｉき込みを行なう読み出し・書き込み手段及び
演算装置における固定長データの指定されたビット位置
から指定されたビット長データを選択するためのマスク
パターン発生手段とこのビット長データを任意のビット
位置ヘシフトさせ、シフト後のデータをマスクパターン
発生手段にグーえるためのシフ］・手段をＪＪ伽１１シ
ている。

（作用）この発明によれば、以上のように可変長データ処理装置
を構成したので、可変長データを記憶する記憶装置はこ
の可変長データにアクセスするときに１１−えられるビ
ットアドレスにより可変長データを固定長データとして
固定されたビット位置から読み出す。また、演算装置は
ト記記憶装置から読み出した固定長データに対して指定
されたピットイ台置から指定されたビット長データを得
て、このビット長データを任意のビット位置ヘシフトさ
せてピントアドレスと有効ビット長で可変長データの処
理を行なう。したがって、前記問題点を解決できるので
ある。

（実施例）第１図は、この発明における記憶装置を示す構成図であ
る。同図において、＋００はこの記憶装置のデータの読
み出し／加Ｔ／書き込みを行なう演算装置へ送出するＮ
ビットの双方向バスであるメモリデータバス、１０１は
１−記演算装置からのデータが伝送されてくるメモリア
ドレスバス、１０２はバンク１１Ｏへのアドレスを選択
するものでアクセスきれたデータがバンクｌｌｎよりバ
ンク１１０にまたがっている場合メモリセル内アドレス
をプラス１したアドレスとしてバンク＋１０に供給する
ために用意されてバンクｌｌｎからバンク１１０に及ぶ
ｎ（変長データアクセスを＋ｉ丁能とする加算回路、１
０３はアドレス人力内のメモリセル内アドレスを入力と
しバンク１１０へのアドレスを選択する選択ゲート、１
０４はアドレス人力内のメモリセル内アドレスを入力と
しロウアドレス、コラムアドレスの選択を行なってバン
ク１１１〜バンクＩＩｎのメモリセルにデータを供給す
る選択ゲート、１０５は書き込み指定時に対象となるメ
モリセル内のビットに対し書き込み信号を供給する書き
込み制御回路、１０［（は読み出し指定時に対象となる
メモリセル内のビットに対し読み出しゲート１２０〜１
２ｎの読み出し信号をＯＮにする読み出し制御回路、１
１０−１１ｎは各々同一のバンクアドレスで選択される
記憶部の集まりであるバンク、１２０〜１２ｎは読み出
し制御回路１０８の指示によりバンク１１０〜ｔｉｎか
らの必要なデータをメモリデータバス１００−１−に送
出する読み出しゲートである。ここで、この記憶装置の
記憶部はバンクと呼ばれる単位に分割され、更に記憶部
の容量に応じて複数のセルと呼ぶ単位に分割される。セ
ルのビット長はＮビットであり、同一バンクのセルのデ
ータ線はビット番号によって対応するメモリデータバス
１００に接続される。ところで、この記憶装置のアドレ
スの付与は第２図に示すようにバンク１１０〜バンク１
１ｎ）こわたって連続アドレスが決められている。また
、この記憶装置へのアドレス入力は第３図に示すように
上位よりメモリセル選択アドレス、メモリセル内アドレ
スＡ、パンクアドレスｎ、ドツトアドレスＱの４つに区
分される。メモリセル選択アドレスは同一のバンクの複
数のセルの選択に使用され、メモリセル内アドレスＡは
選釈グー）　１０３．１０４及び加算回路！０２の入力
となる。バンクアドレスｎ　、ドツトアドレスｌは書き
込み制御回路１０５．読み出し制御回路１０Ｂの入力と
して使用される。

次に、に記のような構成の記憶装置の動作を説明する。

第３図に示すような可変長データにアクセスするときに
、バンク１１０に対するアドレス入力としては加算回路
１０２及び選択ゲート１０３を介して（Ａ＋１）が入力
され、バンクｌｌｎに対するアドレス入力としては選択
ゲート１０４を介してＡが入力される。そして、読み出
し制御回路＋０６はアドレス入力のバンクアドレスｎ、
ドツトアドレスｌに従って読み出しグーＩ・＋２ｎの下
位（Ｎ−Ｊ２）ビット及び読み出しゲート１２０の−ｈ
Ｂ１１ビットをＯＮにし、メモリデータバス１００　に
に必要なデータを送出する。

このように、本実施例の記憶装置は付与されるビットア
ドレスにより可変長データを固定されたビット位置に書
き込むことができ、書き込まれた可変長データを固定長
データとして任意のビット位置から読み出せる。また、
読み出し時の選択を最終段の読み出しゲート１２０〜１
２ｎで行なうことにより演算装置へのアクセスタイムの
影響をなくし、ロウアドレスをメモリセル内アドレスの
下位側にとることにより加算回路１０２を介してのアド
レス入力の加算遅れを極力抑えて高速アクセスを実現で
きる。

第４図は、この発明における演算装置を示す構成図であ
る。同図において、　２００．２０１．２０２は各ユニ
ットを接続するためのもので各々オペランドバスＡ、オ
ペランドバスＢ、リザルトバス、２１０はバレルシフト
、論理演算、算術演算を行なう演算ユニット、２１１は
ハードレジスタ２！３及びアドレスレジスタ２１５の下
位ビットの内容によって演算ユニット２１Ｏでのバレル
シフトのシフｉｌｌを指定する選択ゲート、２１２は演
算結果を一時的に記憶するローカルメモリ、２１３はセ
ラトスべきビットアドレスの２の補数データがセットさ
れるハードレジスタ、２１４はハードレジスタ２１３に
セットされた内容をアドレスとしてそのデータをオペラ
ンドバスＡ２００に送出するマスクパターン発生用読み
出し専用メモリ、２１５は前述の記憶装置からのドツト
アドレスがセットされるアドレスレジスタ、２１６は前
述の記憶装置からのＮビットデータがセットされるデー
タバッファである。ここで、オペランドバスＡ２００．
オペランドバス８２０１．リザルトパス２０２の各バス
の幅は前述の記憶装置のデータ幅Ｎビットである。また
、演算ユニット２１０におけるシフト機能は、Ｎビット
までの回転シフトが可能でシフトａｔの指定を選択グー
）２１１を介してアドレスレジスタ２１５及びハードレ
ジスタ２１３の下位ビットの内容によって行なうことが
できる。これは、前述の記憶装置で読み出されたデータ
を必要に応じて組み合わせをすることを可能とする。す
なわち、アドレスレジスタ２１５にセットされたドツト
アドレス分の左回転シフト動作を行なうことにより読み
出されたデータは、最上位ビットよりＮビットに揃えら
れる。また、この生成されたＮビットのデータを任意の
ビット位置から書き込む場合、セットすべきビットアド
レスの２の補数データをハードレジスタ２１３にセット
しておきシフト量指示によって左回転シフトを行なうこ
とにより前述の記憶装置に対して任意のビット位置から
Ｎビットの書き込みを可能とする。そして、ハードレジ
スタ２１３にセットされた内容をアドレスとしてマスク
パターン発生用読み出し専用メモリ２１４を介してオペ
ランドバスＡ２００に送出する。このハードレジスタ２
１３の内容と読み出されるマスクパターンつまりマスク
パターン発生用読み出し専用メモリ２１４の内容の対応
を第５図に示す。選択されたマスクパターンはＮビット
で、マスクビット開始位置とマスク長で規定される。こ
のマスクパターンと前述のシフト機能により前述の記憶
装置の可変長データの任意のビット位置に対する任意の
ビット位置データ処理が容易に行ない得る。

例えば、第６図に示すように斜線部のＣビット長のデー
タ（ただし、Ｃ≦Ｎ）をａ番地からｂ番地へ転送する場
合本実施例における演算装置のデータ操作は以下の手順
で行なわれる。

（１）ａをアトレジスタ２１５にセットする（２）記憶
装置からメモリデータバス１００を介してａ番地からＮ
ビットデータを読み出してデータバッファ２１６にセッ
トする（３）　（２）でのＮビ・ントデータをアトレジスタ２
１５のドツトアドレス分の左回転シフトを行ない、Ｎビ
ットに揃えられたデータとしてローカルメモリ２１２に
一時的に格納スる（４）ｂをアドレスレジスタ２１５にセットする（５）
記憶装置からメモリデータバス１００を介してｂ＃地か
らＮビットデータを読み出してデータバッファ２１６に
セットする（８）　（５）でのＮビットデータをアドレスレジスタ
２】５のドツトアドレス分の左回転シフトを行ない、Ｎ
ビットに揃えられたデータとしてデータバッファ２１Ｂ
にセットする（７）Ｃをハードレジスタ２１３にセット
する（ｓ）　（３）で格納されているデータとマスクパ
ターンとの論理積と、データバッファ２１Ｂ内のデータ
とマスクパターンの逆パターンとの論理積とを論理和してデータバッファ２１Ｂに格
納する（８）ｂの２の補数をハードレジスタ２１３にセットす
る（１０）　（８）でのデータバ・ンファ２１６に格納さ
れているデータをハードレジスタ２１３で指定されるシ
フト量分左回転シフトを行ない、再びデータバッファ２
１Ｂに格納する（１１）　（１０）でのデータバッファ２１８の内容を
アドレスレジスタ２１５で示されるｂ番地に格納する（発明の効果）以上説明したように、本発明によれば、ビット単位でア
クセスできる記憶装置と演算装置におけるシフト機能と
マスクパターン発生機構によってビットアドレスと有効
ビット長という一元的管理で可変長データの処理が可能
となり、なおかつこの可変長データの処理が高速化・簡
易化され、画像情報のようなイメージデータの編集φ表
示−出力あるいはデータ圧縮／伸長の動作を有効に実行
できる可変長データ処理装置を提供できる。

【図面の簡単な説明】

第１図はこの発明における記憶装置を示す構成図、第２
図は第１図の記憶装置のアドレス割り付けを示す図、第
３図は第１図の記憶装置のアドレスの区分及びこれをア
クセスする例を示す図、第４図はこの発明における演算
装置を示す構成図、第５図はマスクパターンの説明図、
第６図は可変長データ処理の例を示す図である。１００・・・メモリデータバス、１０１・・・メモリアドレスバス、１０２・・・加算回路。１０３、１０４．２１１・・・選択ゲート、１０５・・
・書き込み制御回路、１０Ｂ・・・読み出し制御回路、１１０〜ｌｌｎ・・・バンク、１２０〜１２ｎ読み出しゲート、２００・・・オペランドバスＡ、２０１・・・オペランドバスＢ、２０２・・・リザルトバス、２１０・・・演算ユニット、２１２・・・ローカルメモリ、２１３・・・ハードレジスタ、２１４・・・マスクパターン発生用読み出し専用メモリ
、２１５・・・アドレスジスタ、２１Ｂ・・・データバッファ。

Claims

【特許請求の範囲】

可変長データを記憶する記憶装置と、該記憶装置に記憶
されている前記可変長データを読み出してデータ処理を
行ないかつ該データ処理後のデータを前記記憶装置に格
納するために前記記憶装置へ出力する演算装置と、該演
算装置で処理された内容を出力する出力機構とから構成
される可変長データ処理装置において、前記記憶装置は
前記可変長データにアクセスするときに任意のビット位
置から固定長データを読み出し及び書き込みを行なう読
み出し・書き込み手段を具備し、前記演算装置は前記記
憶装置から読み出した前記可変長データに対する指定さ
れたビット位置から指定されたビット長データを得、ま
たは前記指定されたビット位置に前記指定されたビット
長データを与えるためのマスクパターン発生手段と、該
マスクパターン発生手段より得られた前記指定されたビ
ット長データを任意のビット位置へシフトさせ、または
シフトされたデータを前記マスクパターン発生手段に与
えるシフト手段とを具備することを特徴とする可変長デ
ータ処理装置。