JPH0232434A

JPH0232434A - メモリアクセス装置

Info

Publication number: JPH0232434A
Application number: JP18187588A
Authority: JP
Inventors: Kiyokazu Nishioka; 清和西岡
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-07-22
Filing date: 1988-07-22
Publication date: 1990-02-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ＭＰＵ、ＲＡＭ及びＲＯＭを有する情報処理
装置において、ＲＯＭからＲＡＭへデータ転送すること
により、ＭＰＵの高速メモリアクセスを可能とするメモ
リアクセス装置に関する。

〔従来の技術〕

近年、パソコンやワープロ等のＯＡ機器は高機能化が進
んでいる。特に、ＭＰＵ　（中央演算処理装置）の高速
化に伴ない、付随するメモリの高速アクセス技術が重要
となっている。中でも。

ＲＯＭ　（読み出し専用メモリ）は、ＲＡＭ　（読み書
き可能メモリ）よりもアクセス時間が遅いので。

工夫を要する。そこで、例えば、特開昭６２−３４８１
号に記載されているように、高速少容量のＲＯＭと低速
大容量のＲＯＭとを併用するメモリ構成が採られるよう
になった。このメモリ構成を採用した例を、第４図を参
照して説明する。

第４図は、パソコンＭＰＵ系回路のブロック図である。

図中、１はＭＰＵ、２はアドレスバス、３はデータバス
、４はライト信号線、５はリード信号線、６はＲＡＭ制
御部、７はＲＡＭ、８ａは大容量低速のＲＯＭ、８ｂは
小容量高速のＲＯＭ、１０はデコーダ、１１と１２はデ
コード信号線である。第４図において、ＭＰＵＩのアド
レス情報及びリードライト情報を利用して、ＲＡＭ制御
部６がＲＡＭ７を駆動することにより、ＲＡＭ７は、デ
ータバス３を介して、ＭＰＵＩとの情報授受が可能とな
る。これに対して、低速ＲＯＭ　８　ａ及び高速ＲＯＭ
８ｂは、デコーダ１０が出力するデコード信号線１１及
び１２とリード信号線５とを利用することにより、ＭＰ
Ｕ１とのデータ授受が可能となる。このような装置構成
において、ＭＰＵＩが頻繁にアクセスする情報を高速Ｒ
ＯＭ８ｂへ、希にアクセスする情報を低速ＲＯＭ　８　
ａへ、予め格納しておくことにより、ＭＰＵＩのメモリ
アクセス効率が向上し、ＭＰＵＩの性能を引き出すこと
ができる。すなわち、アプリケーションプログラムはＲ
ＡＭ７ヘロードされるが、その中で頻繁に用いるシステ
ムプログラム等を高速ＲＯＭ８ｂへ格納すれば、パソコ
ンシステムのトータルスループット向上を達成すること
ができる。

〔発明が解決しようとする課題〕

上記従来技術は、高速ＲＯＭと低速ＲＯＭとを用意する
とＲＯＭのチップ数が増加するにもかかわらず、ハード
ウェア規模について配慮されていないという問題があっ
た。すなわち、現状のパソコンのＲＯＭ容量は６４　ｋ
Ｂｙｔｅ以下であり、１６ビツトバスに接続するには３
２ｋＢｙｔｅの容量を持つＲＯＭが２個で十分である。

ところが、前述の従来例によると、最低でも４個のＲＯ
Ｍが必要となるので、ハードウェアが増加し、システム
のコストアップにつながる。

本発明の１的は、ハードウェアを増加することなく、Ｒ
ＯＭの情報の高速アクセスを可能とすることにある。

〔問題点を解決するための手段〕

上記目的は、同一アドレス空間に、ＲＯＭと大容量ＲＡ
Ｍの一部とを選択的に配置できる情報処理装置において
、ＲＯＭから読み出す情報を直接ＲＡＭへ書き込む転送
回路を設けることにより。

達成される。

すなわち、本発明は、中央演算処理装置と複数のメモリ
ブロックとを有する情報処理装置において、これらの複
数のメモリブロック間で情報を転送する際のメモリアク
セス装置であって、前記中央演算処理装置が前記複数の
メモリブロックのうちの任意のメモリブロックから情報
を読み出すときに、この情報を前記複数のメモリブロッ
クのうちの別の任意のメモリブロックに書き込む手段を
設けたことを特徴とするものである。

本発明の好ましい実施態様においては、前記中央演算処
理装置が前記複数のメモリブロックのうちの任意のメモ
リブロックに情報を書き込むときに、前記複数のメモリ
ブロックのうちの別の任意のメモリブロックから情報を
読み込む手段と、前記中央演算処理装置が書き込んだ情
報と前記読込み手段により読み込んだ情報とを選択して
前記複数のメモリブロックのうちのさらに別の任意のメ
モリブロックに書き込む手段とが設けられる。

さらに他の好ましい実施態様では、オフセットアドレス
情報を設定する手段と、この設定手段により設定された
オフセットアドレス情報と前記中央演算処理装置が出力
するアドレス情報とを演算したアドレス情報を前記複数
のメモリブロックのうちの任意のメモリブロックへ与え
る手段とが設けられる。

〔作　用〕

前記転送回路は、既存のＲＡＭの一部へ、ＲＯＭ情報を
高速転送する。それによって。

ＲＯＭの代替として高速アクセス可能なＲＡＭを利用で
きる。このように、ハードウェアとしては転送回路を新
たに設けるだけで、ＲＯＭ情報の高速アクセスを可能と
することができる。

〔実施例〕

以下、本発明の実施例について１図面を参照して説明す
る。

第１図は、本発明を適用したパソコンＭＰＵ系回路のブ
ロック図である。第１＠において、第４図と同一回路ブ
ロック及び同一信号線には同一符号を付しである。

図中、８はＲＯＭ、１３は転送制御部、１４はメモリラ
イト信号線、１５はメモリリード信号線、１６はメモリ
アドレスバス、１７はＷＥ信号線（ライトイネーブル信
号線）、１８はＲＡＳ信号線（ロウアドレスストローブ
信号線）、１９はＣＡＳ信号線（カラムアドレスストロ
ーブ信号線）、２０は転送レジスタ、２１は転送モード
線、２２はＮＯＲ回路、２３はＯＲ回路、２４は切換え
レジスタ、２５は切換え信号線、２６はＡＮＤ回路。

２７はＮＡＮＤＡＮＤ回路。

本実施例では、ＲＡＭ７の容量がｌ　ＭＢｙｔｅ、ＲＯ
Ｍ８の容量が６４　ｋＢｙｔｅであり、各々、０〜ＦＦ
ＦＦＦＨ，ＦＯＯＯＯＨ−ＦＦＦＦＦＨのアドレスに割
付けである。デコーダ１０は、ＲＯＭ８のアドレスＦＯ
ＯＯＯＨ〜ＦＦＦＦＦＨに対応するデコード信号を出力
する。切換えレジスタ２４は、通常、ＲＯＭ８を有効に
することを示すために、切換え信号線２５に′Ｌ″の情
報を保持している。従って、ＲＯＭＢの領域にアクセス
するときには、ＮＡＮＤ回路２７はＲＯＭ８を有効にす
る。

一方、ＡＮＤ回路２６は“Ｌ”情報を出力する。

また、転送モード線２１は１通常、′Ｌ″となっている
ので、ＮＯＲ回路２２はＩＩＨ”情報を出力する。従っ
て、ＯＲ回路２３はメモリ制御部６が出力するＣＡＳ信
号線１９をオフする。これによって、ＲＡＭ７は、メモ
リアドレスバス１６、ＷＥ信号線１７及びＲＡＳ信号線
１８が有効となっても、データの入出力動作が行われな
いので、実質上、ＲＡＭ７においてＲＯＭ８のアドレス
と重なっている部分は（ＦＯＯＯＯＨ−ＦＦＦＦＦＨ）
無効となっている。

このように、切換えレジスタ２４がＩｔ　Ｌ　＋７でか
つ転送レジスタ２０が“Ｌ”のときには、ＦＯＯＯＯＨ
〜ＦＦＦＦＦＨのアドレス領域にはＲＯＭ８が論理的に
配置されることとなる。しかしながら、この場合は、Ｒ
ＯＭ８へのアクセス効率が悪いので、システム全体のス
ループットが低下する。

そこで、ＲＯＭ８の情報をＲＡＭ７へ転送すると、ＲＡ
Ｍ７をアクセスすることによりＲＯＭ８の情報を得るこ
とができる。

以下、ＲＯＭ８からＲＡＭ７へのデータ転送動作と、転
送後のＲＡＭ７のＲＯＭ８の情報の利用方法について説
明する。

先ず１本実施例の主要な動作であるデータ転送動作につ
いて説明する。

ＭＰＵＩは、転送レジスタ２０を７１　ＨＨに設定する
。これにより、転送制御部１３はリード信号線５が有効
になったときに、メモリライト信号線１４を有効にし、
メモリリード信号線１５をオフ状態とする。転送制御部
１３は、第２図に示すように容易に実現可能である。第
２図において、第１図と同一回路ブロック及び同一信号
線には同一符号を付しである。ＮＯＲ回路２２は、転送
モード線２１が“Ｈ”であるので、′Ｌ″を出力する。

従って、ＯＲ回路２３は、メモリ制御部６が出力するＣ
ＡＳ信号線１９の情報を、ＲＡＭ７へ伝えることができ
る。このよう′な状態で、ＭＰＵ１がＲＯＭ８の情報を
読み出す場合、読み出し中はデータバス３がＲＯＭ８か
ら読み出している情報を保持している。同時に、転送制
御部１３の上記動作により、メモリ制御部６は、ＲＡＭ
７に対して書き込み動作を開始することができるように
なる。

従って、ＲＡＭ７は、データバス３が保持しているＲＯ
Ｍ８の情報を書き込むこととなる。すなわち、ＭＰＵＩ
がＲＯＭ８の情報を読み出すだけで、同時にＲＡＭ７へ
の転送が完了することとなる。

このように必要なＲＯＭ８の情報は、ＲＡＭ７へ高速に
転送できる。

転送完了後は、転送レジスタ２０に“Ｌ″、切換えレジ
スタ２４に１１　Ｈ７１を書き込む。これにより、ＲＯ
Ｍ８のアドレスにＭＰＵ１がアクセスしたとき、ＮＡＮ
Ｄ回路２７が“Ｈ”を出力し、ＲＯＭ８を無効にする。

これに対して、ＡＮＤ回路２６は“ＨＴＪとなるので、
ＮＯＲ回路２２は′″Ｌ　１１を出力する。従って、○
Ｒ回路２３はＣＡＳ信号線１９の情報をＲＡＭ７へ伝え
、ＲＡＭ７の情報が読み出しされることとなる。

以上に説明した様にＲＯＭ８からＲＡＭ７への高速情報
転送を可能にしつつ、ＲＯＭ８の代替としてＲＡＭ７を
用いることができるので、ＭＰＵ１が高速にＲＯＭ８の
情報を読み出すことができる。

なお１本発明は、上述のようにＲＯＭ８からＲＡＭ７へ
の高速転送に限らず、ＲＡＭ７同士のデータ転送にも適
用できる。

この実施例を第３図を用いて説明する。

第３図はＲＡＭ同土間の高速化を可能としたパソコンＭ
ＰＵ系回路のブロック図である。第３図において、第１
図と同一機能を有する回路ブロック及び同一信号線には
同一符号を付しである。図中、２８は６と同一機能のメ
モリ制御部、２９はＲＡＭ７と同一機能でＩ　ＮＢｙｔ
ｅの容量を持つＲＡＭ、３０はアドレスバス２と同一ビ
ット数の情報を保持するアドレスレジスタ、３１は加算
器、３２はアドレスデコーダ、３３．３４はデコード信
号線、３５はバッファである。

通常の動作時には、転送−レジスタ２０に１１　Ｌ　＋
７アドレスレジスタに“Ｏ”の情報を書き込む、これに
より、デコーダ３２のデコード信号線３３が“Ｈ”とな
ったときに、メモリ制御部６のＣＡＳ信号線が有効とな
り、ＲＡＭ７へのアクセスが可能となる。同様に、デコ
ード信号線３４が１４　Ｈ３１となったときには、メモ
リ制御部２８のＣＡＳ信号線が有効となり、ＲＡＭ２９
へのアクセスが可能となる。具体的には、デコード線３
３は１１０〜ＦＦＦＦＦＨ”、デコード信号線３４は、
”１０００００〜ＩＦＦＦＦＦＨ”のアドレス領域を示
す。

これに対して、ＲＡＭ７の情報をＲＡＭ２９へ転送する
ときには、転送レジスタ２０に“Ｌ　Ｈを設定する。こ
れにより、転送制御部１３は、リード信号線５が有効と
なったときにメモリライト信号線１４を有効とし、デコ
ード信号線３３が有効となったときメモリ制御部、２７
のＣＡＳ線を有効とする。従って、ＲＡＭ７から読み出
す情報は、データバス３を介してＲＡＭ２９へ転送され
、直接書き込まれる。すなわち、ＲＡＭ７からの読み出
し動作と、ＲＡＭ２９への書き込み動作が、ＭＰＵＩの
命令で同時に実行できる。

ここで、アドレスレジスタ３０の内容が“０”の場合は
、転送元アドレスが“１００Ｈ番地”で、転送先アドレ
スが“１００１００Ｈ番地″となる。これは、加算器３
１がアドレスレジスタ３０の情報とアドレスバス２の情
報を加算して、メモリ制御部２８へ渡すことにより実現
している。従って、アドレスレジスタ３０の内容が“２
００Ｈ”のとき、転送元アドレス゛’　１００Ｈ番地″
に対して転送先アドレス“１００３００８番地″となる
。このように、転送元と転送先のアドレスオフセット値
を予めアドレスレジスタ３０へ設定することにより、Ｒ
ＡＭ７のあるアドレス領域の情報を、ＲＡＭ２９の任意
のアドレス領域へ高速に転送することもできる。

逆に、ＲＡＭ２９からＲＡＭ７への転送も可能である。

すなわち、ＲＡＭ７が書き込み動作を実行するとき、Ｒ
ＡＭ２９は読み出し動作を実行する。

これは、転送制御部１３が、ライト信号線４が有効とな
ったときに、メモリリード信号線１５をアクティブとす
ることにより実現される。

ＭＰＵ１からの書き込みデータは、バッファ３５におい
てオフされるので無視され、ＲＡＭ２９から読み出され
たデータがＲＡＭ７へ書き込まれる。

当然、アドレスのオフセット指定は、前述と同様に、可
能である。

オフセット値の指定に関しては、本実施例に限定される
わけではない、すなわち、アドレスレジスタ３０の情報
は、必らずしもアドレスバス２のビット数分必要とはし
ない、むしろ、その情報量が少ないほど加算器３０等の
ハードウェア規模は減少する。その代わり、指定できる
オフセット値の自由度は少なくなる。例えば、アドレス
バス２が２４ビツトの情報量であるのに対して、アドレ
スレジスタは１６ビツトであるとすると、２５６　Ｂｙ
ｔｅ単位でオフセット値を指定することとなる。このよ
うに、オフセットに関する問題は、ハードウェア量と機
能のトレードオフとにより適宜決定することができる。

以上説明したように、異なるブロックで構成するＲＡＭ
同土間で高速転送が可能となる。具体的には、例えばＩ
Ｎ置製８０２８６（８Ｍ七）をＭＰＵに用いた場合、ス
トリング命令を用いると、６４８ＢＰＳ　（２Ｂｙｔｅ
／　２５０　ｎ秒）の高速転送が可能となる。従って、
本実施例を、メモリの大容量化に伴なって利用頻度が高
くなるＲＡＭディスク、キャッシュディスク等に適用す
れば、読み出しおよび書き込みを交互に行なう場合に比
べ、２倍の高速化が実現できる。

〔発明の効果〕

以上に説明したように、本発明によれば、低速大容量の
ＲＯＭ等に格納されている情報を高速アクセス可能なＲ
ＡＭへ高速動作で転送できるので、ＲＯＭの代用として
、短時間でＲＡＭをセットアツプし、装置の処理効率を
向上させることができる。しかも、最少限のハードウェ
アの増加により達成することができる。すなわち、ＲＡ
Ｍは大容量化が急速に進んでおり、これにより特別にＲ
ＡＭを増設しなくて済むので、メモリの増加をせず、論
理回路をＬＳＩ化すれば小形化及び低価格化をも達成す
ることができる。

また、本発明は、ＲＯＭからＲＡＭへのデータ転送のみ
ならずＲＡＭからＲＡＭへのデータ転送にも適用され、
これらのデータ転送は、ＭＰＵの読み出しまたは書き込
みのいずれが一方で実行できるので、読み書きを交互に
実行する場合に比べ。

２倍の速度で処理が可能である。

【図面の簡単な説明】

第１図は本発明を適用してＲＯＭからＲＡＭへの高速化
データ転送を可能としたパソコンＭＰＵ系回路のブロッ
ク図、第２図は第１図の転送制御部の詳細ブロック図、
第３図は本発明を適用してＲＡＭ同土間の高速化データ
転送を可能としたパソコンＭＰＵ系回路のブロック図、
第４図はメモＩＪ構成のパソコンＭＰＵ系回路のブロッ
ク図である。１・・・ＭＰＵ、２・・・アドレスバス、３・・・デー
タバス、４・・・ライト信号線、５・・・リード信号線
、６・・・ＲＡＭ制御部、７　・ＲＡ　Ｍ、８　・ＲＯ
Ｍ、８　ａ　−低速ＲＯＭ、８ｂ・・・高速ＲＯＭ、１
０・・・デコーダ。１１．１２・・・デコード信号線、１３・・・転送制御
部。１４・・・メモリライト信号線、１５・・・メモリリー
ド信号線、１６・・・メモリアドレスバス、１７・・・
ＷＥ信号線、１８・・・ＲＡＳ信号線、１９・・・ＣＡ
Ｓ信号線、２０・・・転送レジスタ、２１・・・転送モ
ード線、２２・・・ＮＯＲ回路、２３・・・ＯＲ回路、
２４・・・切換えレジスタ、２５・・・切換え信号線、
２６・・・ＡＮＤ回路、２７・・・ＮＡＮＤＡＮＤ回路
・・・メモリ制御部。２９・・・ＲＡＭ、３０・・・アドレスレジスタ、３１
・・・亮ｌ圀晃２区

Claims

【特許請求の範囲】１、中央演算処理装置と複数のメモリブロックとを有す
る情報処理装置において、これらの複数のメモリブロッ
ク間で情報を転送する際のメモリアクセス装置であって
、前記中央演算処理装置が前記複数のメモリブロックの
うちの任意のメモリブロックから情報を読み出すときに
、この情報を前記複数のメモリブロックのうちの別の任
意のメモリブロックに書き込む手段を設けたことを特徴
とするメモリアクセス装置。２、前記中央演算処理装置が前記複数のメモリブロック
のうちの任意のメモリブロックに情報を書き込むときに
、前記複数のメモリブロックのうちの別の任意のメモリ
ブロックから情報を読み込む手段と、前記中央演算処理
装置が書き込んだ情報と前記読込み手段により読み込ん
だ情報とを選択して前記複数のメモリブロックのうちの
さらに別の任意のメモリブロックに書き込む手段とを設
けたことを特徴とする請求項１記載のメモリアクセス装
置。３、オフセットアドレス情報を設定する手段と、この設
定手段により設定されたオフセットアドレス情報と前記
中央演算処理装置が出力するアドレス情報とを演算した
アドレス情報を前記複数のメモリブロックのうちの任意
のメモリブロックへ与える手段とを設けたことを特徴と
する請求項１または２記載のメモリアクセス装置。