JPH0754544B2 - イメ−ジメモリのアクセス回路 - Google Patents

イメ−ジメモリのアクセス回路

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JPH0754544B2
JPH0754544B2 JP15542586A JP15542586A JPH0754544B2 JP H0754544 B2 JPH0754544 B2 JP H0754544B2 JP 15542586 A JP15542586 A JP 15542586A JP 15542586 A JP15542586 A JP 15542586A JP H0754544 B2 JPH0754544 B2 JP H0754544B2
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Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、画面表示装置やプリンタなどで使われる画像
情報をドット単位でビットマップ形式で記憶するイメー
ジメモリのアクセス回路に関する。
〔従来の技術〕
イメージメモリは、画像データを記憶するためのメモリ
であり、画面のドットデータをビットマップ形式で記憶
している。
現在、イメージメモリはパーソナルコンピュータやワー
ドプロセッサなど小型OA(オフィス・オートメーショ
ン)機器等に使われており、需要は年々増加するものと
みられ、より性能の良いイメージメモリが求められてい
る。
イメージメモリの論理空間は、第4図(a)に示すよう
に、画面左上を原点とし、原点から右水平方向をX座
標、原点から垂直方向をY座標とする(X,Y)直交座標
系であり、画面情報をドット単位で画面と対応する形で
記憶している。イメージメモリの物理的なアクセスはX
方向(16ビット),Y方向(1ドット)の1ワード単位と
なっている。但し、Xアドレスは1バイト(8ビット)
単位となっており、アクセスする際のXアドレスは第4
図(b)に示すように構成されている。
さらに、CPUの従来のイメージメモリのアクセス方法
(以下X−Y指定方法と呼ぶ)を第5図に基づいて更に
詳しく説明する。
CPU(図示せず)は、I/O命令〔OUT〕によりイメージメ
モリのYアドレスをデータバスtへ、Yアドレスラッチ
信号を信号線uへ出力する。Yアドレスは、ラッチ回路
9に信号線uからYアドレスラッチ信号が加わることに
よりデータバスwからイメージメモリ(図示せず)に送
られる。
次にCPU(図示せず)は、I/O命令により、イメージメモ
リのXアドレスをアドレスバスvに出力する。アドレス
バスv上のXアドレスはそのままイメージメモリ(図示
せず)に入力する。
このように、従来CPUがイメージメモリをアクセスする
場合、前記Xアドレスデータはそのままイメージメモリ
に入力していた。
〔従来技術の問題点〕
第5図(b)にイメージメモリのX−Y平面を示す。こ
の図においてXは、イメージメモリのX方向をYはイメ
ージメモリのY方向を示している。
X−Y指定方法は、画面をラインの左から右へX方向に
順次アクセスしていく場合はそれほど問題とならない
が、画面をY方向にアクセスする割合がX方向にアクセ
スする割合に比べて高くなる場合、イメージメモリのア
クセス効率が悪くなるという欠点をもっている。例え
ば、画面データをY方向に連続してアクセスしていく場
合、画面1ドットライン毎にYアドレスが変化し、CPU
側では1ドットライン毎にYアドレスを変えてデータを
送ってやる必要が生じる。例えば、すなわち、X方向が
短く、Y方向に長い画像データや網掛等の特殊印字の画
像データをイメージメモリに書き込む場合、CPUではY
アドレスが1ドットずれる毎にYアドレスの指定を行う
必要がある。CPUでは、1つのデータ転送命令でXアド
レスと書込データを指定することができるが、Yアドレ
スの指定はI/O命令で行なわれなければならない。これ
は、従来のCPUのアドレスバス、データバスの構成に関
係している。CPUにおいて、データバスへデータを送る
命令とアドレスバスへデータを送る命令は、それぞれ別
個の命令である。
従って、画面データをY方向に連続してアクセスする場
合、ドットラインが変化する毎に、2つのI/O命令が必
要となってくる。
このように従来のイメージメモリのアクセス方式では画
面のアクセス方向によって、CPUのI/O命令の数が異なり
その結果としてCPUのメモリ・アクセスの速度が画面の
アクセス方向によって一定ではなく、Y方向においては
低下するという欠点を有していた。また、I/O命令の数
が増加するということは、プログラムのステップ数が増
加することであり、ソフトの生産性の低下、プログラム
のメモリ容量の増大をもたらす。
〔発明の目的〕
本発明は、上記従来の欠点に鑑み、CPUのイメージメモ
リのアクセスを、一定領域同一のYアドレスデータで指
定することにより、CPUからイメージメモリのY方向の
連続アクセスの高速化を図り、イメージメモリのアクセ
ス速度の短縮を可能とするイメージメモリのアクセス回
路を提供することを目的とする。
〔発明の要点〕
本発明は上記目的を達成するために、X−Yアドレス指
定又はリニアアクセス指定のいずれかの方式で記憶領域
を指定しアクセスを行うイメージメモリのアクセス制御
回路において、X−Y指定時には、Xアドレスをアドレ
スバスにYアドレスをデータバスに送出し、リニアアク
セス指定時には、Xアドレス及びYアドレスの下位ビッ
トをアドレスバスに、Yアドレスの上位ビットをデータ
バスに送出する中央処理装置と、前記データバス上のY
アドレスの上位ビットを記憶する第1のラッチ回路と、
X−Y指定時に前記データバスに送出されるYアドレス
の下位ビットを記憶する第2のラッチ回路と、リニアア
クセス指定時には前記アドレスバスに送出されるYアド
レスの下位ビットを選択し、X−Y指定時には前記第2
のラッチ回路に記憶されるYアドレスの下位ビットとの
いずれかを選択するセレクタとを備え、前記アドレスバ
ス上のXアドレスを前記イメージメモリのXアドレス入
力とし、前記第1のラッチ回路の出力及び前記セレクタ
の出力を前記イメージメモリのYアドレス入力としたこ
とを特徴とする。
〔発明の実施例〕
以下、本発明の実施例について図面を参照しながら詳述
する。
第1図(b)は、本実施例を含むシステム全体の回路ブ
ロック図である。
CPU4から、制御線m,アドレスバスn及びデータバスoが
イメージメモリアクセス回路5に接続する。イメージメ
モリアクセス回路5から、アドレスバスq及びアドレス
バスrがイメージメモリ回路6に接続する。図示してい
ない外部機器から信号線jがインターフェイス回路7に
接続し、インターフェイス回路7から、データバスpが
CPU4及びイメージデータ発生回路8に接続している。イ
メージデータ発生回路8からデータバスsがイメージメ
モリ6に接続している。
第1図(a)は、上述のイメージメモリアクセス回路の
具体的な回路ブロック図である。
本回路の構成は、以下のようになっている。
上述のCPU4のアドレスバスnは、アドレスバスa(A1
A8)、アドレスバスb(A9〜A13)で構成され、データ
バスoはデータバスc(D0〜D4)、データバスd(D5
D12)で構成され、制御線mは信号線e及び信号線fで
構成されている。また、アドレスバスb(A9〜A13)は
セレクタ3に接続し、データバスc(D0〜D4)及び信号
線eがラッチ1に接続し、データバスd(D5〜D12)及
び信号線eがラッチ2に接続し、信号線fはセレクタ3
に接続する。
また、ラッチ1からアドレスバスg(D′〜D′
がセレクタ3に接続し、ラッチ2からアドレスバスr
2(Y5〜Y12)がイメージメモリ6のYアドレス(上位ラ
イン)に接続し、セレクタ3からアドレスバスr1(Y0
Y4)がイメージメモリ6のYアドレス(下位ライン)へ
接続している。
ラッチ1は、CPU4からデータバスc(D0〜D4)上に送ら
れてくるYアドレスの下位(Y0〜Y4)を一時保持するた
めの回路であり、ラッチ2は同じくCPU4からデータバス
d(D5〜D12)上に送られてくるYアドレスの上位(Y5
〜Y12)を一時保持するための回路である。
セレクタ3は、CPU4により信号線fから送られてくるセ
レクト信号に基づいてアドレスバスbまたはアドレスバ
スgをアドレスバスr1に接続する回路であり、例えばセ
レクト信号が“高レベル”であればアドレスバスbを、
“低レベル”であればデータバスgをアドレスバスr1
接続する。
一方、イメージメモリ6は第2図(a)に示すように、
構成されている。ここで、1バンドは、同図(a)に示
すようにX方向4096ドット、Y方向32ドットの部分空間
である。
なお、バンドはY方向32ドッド単位に限定する必要はな
く、アドレスバス及びデータバスの構成に応じて変える
ことが可能である。
原点は、画面の左上で従来の(X,Y)−直交座標系の原
点と一致する。1バンドは、256ワード×32ラインで構
成されており、各ワードはバンド・ナンバーとバンド内
アドレスによって指定される。バンド・ナンバーは、各
バンド固有のアドレスであり、画面上方のバンドから順
に0,1,2,・・・と設定されている。
バンド内アドレスは、バンド内の各ワードのアドレスを
示すものであり、第2図(b)に示すようにバンド左上
から右方向に順に0,2,・・・・8190と設定されている。
このような本実施例の論理空間においてもメモリへのア
クセスは1ワード単位で行なわれる。
CPU4が画像データをイメージメモリ6へ書き込む方法を
第1図(b)により簡単に説明する。
CPU(中央処理装置)4が画像データをイメージメモリ
6へ書き込むためにデータ転送命令を行うと、イメージ
メモリ6の書込アドレスは、イメージメモリアクセス回
路5を介してイメージメモリ6へ送られる。一方、イメ
ージメモリ6への書込データは、インターフェイス7を
介して外部のホスト機器によりイメージデータ発生回路
8へ送られ画面イメージデータに変換され、イメージメ
モリ6に書き込まれる。
このように、イメージメモリ6へのアクセスはイメージ
メモリアクセス回路5を介して行なわれている。
本発明では、X−Y指定とリニア・アドレス指定の2つ
のアドレス指定が可能である。
以後、上述のイメージメモリ6のアクセス方法を従来の
ようにXアドレス、Yアドレスを指定する方法と〔X−
Y指定〕、本実施例のバンド・ナンバーとリニア・アド
レスにより指定する方法〔リニア・アドレス指定〕とに
分けて説明を行う。
各方式のアドレスの送出方法について第3図により説明
する。
第3図において、X0〜X7及びY0〜Y12がそれぞれX−Y
指定時のXアドレス、Yアドレスを示している。
X−Y指定方式においては、第3図(b)に示すように
Xアドレスをアドレスバス(A1〜A8)に、Yアドレスを
データバス(D0〜D12)に送出する。
一方、リニア・アドレス方式においては、第3図(a)
に示すようにXアドレスをアドレスバス(A1〜A8)にア
ドレスの下位をアドレスバス(A9〜A13)に、Yアドレ
スの上位をデータバス(D5〜D12)に送出する。
まず、リニア・アクセス指定時の動作説明を詳細に行
う。リニア・アクセス指定の場合CPU4のI/O命令によ
り、信号線f上のセレクト信号fが例えば“高レベル”
となってセレクタ3に加わる。セレクタ3は、前述した
ようにアドレスバスbをアドレスバスr1へ接続する。次
にCPU4のI/O命令によりCPU4からイメージメモリの前記
バンド・ナンバーがデータバスd(D5〜D12)上に送ら
れた後、Yアドレスラッチ信号が信号線eから例えば
“高レベル”となってラッチ1及びラッチ2に加わる。
ラッチ1では、データバスc上のデータをアドレスバス
gへ、ラッチ2ではデータバスd上のデータをデータバ
スr2へ出力する。この結果、Yアドレスの上位(Y5〜Y
12)データがイメージメモリの上位Yアドレス入力とな
る。
次にCPU4のデータ転送命令によりCPU4からアドレスバス
a(A1〜A8)及びアドレスバスb(A9〜A13)にバンド
内リニア・アドレスが送られてくる。前述したようにア
ドレスバスa(A1〜A8)にはXアドレスが、アドレスバ
スb(A9〜A13)にはYアドレスの下位が出力されてい
る。アドレスバスa上のXアドレスはそのままイメージ
メモリ6のXアドレス入力となる。アドレスバスb上の
Yアドレスの下位(Y0〜Y4)データは、前述したセレク
タ3により、アドレスバスr1上へ出力され、イメージメ
モリ6のYアドレスへ入力する。
このように、CPU4の指定したバンド・ナンバーとバンド
内リニア・アドレスが本回路によって、イメージメモリ
6のXアドレス、Yアドレスに変換されてイメージメモ
リ6のXアドレス入力とYアドレス入力へ供給されるこ
とによりCPU4は、Yアドレス上位ビットで所定のバンド
を選択し、以後ラッチ2に上述のデータを保持しなが
ら、アドレスバスa,bを介してアドレスデータA1〜A13
供給することにより、同一バンド内でイメージメモリ6
をリニア・アクセスすることが可能である。従来のX−
Y指定方式では、2つのI/O命令が必要であったのでCPU
4の実行速度は、リニア・アドレス指定の方がより高速
になる。
一方、本実施例のもう一つの指定方法の場合は、CPU4の
I/O命令により、信号線f上のセレクト信号が“低レベ
ル”となってセレクタ3に加わるとセレクタ3では、ア
ドレスバスgをアドレスr1に接続する。次にCPU4ではI/
O命令により、データバスc(D0〜D4)にYアドレスの
下位(Y0〜Y4)をデータバスd(D5〜D12)にYアドレ
スの上位(Y5〜Y12)を出力した後、Yアドレスラッチ
信号を例えば“高レベル”として信号線eからラッチ1
及びラッチ2に加える。ラッチ1では、Yアドレスの下
位(Y0〜Y4)をアドレスバスgへ出力し、ラッチ2では
Yアドレスの上位(Y5〜Y12)をアドレスバスr2へ出力
する。アドレスバスgとアドレスバスr1は接続されてい
るので、イメージメモリのYアドレスはアドレスバスr1
とアドレスバスr2を通してイメージメモリ6へ入力され
る。
次にCPU4のI/O命令〔MOV〕により、CPUからアドレスバ
スa(A1〜A8)にXアドレスが出力されイメージメモリ
6のXアドレスへ入力する。
従って、上述のようにXアドレス、Yアドレスを指定す
れば従来と同様にX−Y指定方式でイメージメモリ6の
アドレス指定を行うことができる。
以上のように画面をY方向にアクセスしていく場合、X
−Y指定方式の場合ドットラインが変る毎にXアドレ
ス、Yアドレスが2つとも変化する。これに対しリニア
・アドレス方式の場合同一バンド内(32ライン単位)で
あれば、バンド内リニア・アドレスが変化するだけであ
る。
〔発明の効果〕
以上詳細に説明したように、本発明によればCPUがイメ
ージメモリをアクセスする場合、上述のようなリニア・
アクセス指定が行え、アクセスが高速化する。このこと
により、あみかけ等のようにイメージメモリの一定のメ
モリ領域を連続してアクセスする場合のメモリアクセス
時間の短縮が可能となる。また、従来のアクセス指定も
行うことができ、しかもアクセス指定切換が自由にでき
ることにより、イメージメモリのアクセスの方向に応じ
てアクセス指定を使い分けることが可能となりメモリア
クセスを効率的に高速に行うことができる。
【図面の簡単な説明】
第1図(a),(b)は、本発明の実施例の回路ブロッ
ク図、 第2図(a),(b)は、本発明のリニア・アクセス指
定時のイメージメモリの構成図、 第3図(a),(b)は、本発明の実施例におけるデー
タバス及びアドレスバスの構成図、 第4図(a),(b)は、イメージメモリの座標構成
図、 第5図(a)は、従来のイメージメモリアクセス回路ブ
ロック図、 第5図(b)は、イメージメモリのX−Y平面を示す図
である。 1,2……ラッチ回路、 3……セレクタ、 5……イメージメモリアクセス回路.

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】X−Yアドレス指定又はリニアアクセス指
    定のいずれかの方式で記憶領域を指定しアクセスを行う
    イメージメモリのアクセス制御回路において、 X−Y指定時には、XアドレスをアドレスバスにYアド
    レスをデータバスに送出し、リニアアクセス指定時に
    は、Xアドレス及びYアドレスの下位ビットをアドレス
    バスに、Yアドレスの上位ビットをデータバスに送出す
    る中央処理装置と、 前記データバス上のYアドレスの上位ビットを記憶する
    第1のラッチ回路と、X−Y指定時に前記データバスに
    送出されるYアドレスの下位ビットを記憶する第2のラ
    ッチ回路と、 リニアアクセス指定時には前記アドレスバスに送出され
    るYアドレスの下位ビットを選択し、X−Y指定時には
    前記第2のラッチ回路に記憶されるYアドレスの下位ビ
    ットとのいずれかを選択するセレクタとを備え、 前記アドレスバス上のXアドレスを前記イメージメモリ
    のXアドレス入力とし、前記第1のラッチ回路の出力及
    び前記セレクタの出力を前記イメージメモリのYアドレ
    ス入力としたことを特徴とするイメージメモリのアクセ
    ス回路。
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JP2741710B2 (ja) * 1989-03-23 1998-04-22 ダイキン工業株式会社 メモリ書込み制御方法およびその装置
DE69423208T2 (de) * 1994-05-20 2000-07-06 Clan Systems Ltd., Riccarton Steuergerät für einen Drucker

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