JPH04372039A

JPH04372039A - Ｄｍａ転送方式

Info

Publication number: JPH04372039A
Application number: JP14882191A
Authority: JP
Inventors: Yumiko Furuta; 古田　祐美子
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-06-20
Filing date: 1991-06-20
Publication date: 1992-12-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】（目次）産業上の利用分野従来の技術発明が解決しようとする課題課題を解決するための手段作用実施例発明の効果

【０００２】

【産業上の利用分野】本発明は異機種ＣＰＵの互いにア
クセスするメモリ間でのＤＭＡ（Ｄｉｒｅｃｔ　Ｍｅｍ
ｏｒｙ　Ａｃｃｅｓｓ）転送方式に関する。

【０００３】このＤＭＡ転送方式は、被監視装置の障害
を上位集中監視装置へ通知して監視を行ったり、被監視
装置の保守制御を行ったりする際にデータを転送する場
合等に適用されるものである。

【０００４】近年、このような監視システム等で取り扱
われる搬送データの量が増大しており、この増大するデ
ータの処理時間を高速化するために、複数のＣＰＵを機
能別に分散し、それらを司るＣＰＵを別に設けてシステ
ム全体のデータ処理時間を速めると言ったＣＰＵの分散
化が行われるようになってきた。

【０００５】ＣＰＵが分散されたシステムにおいては、
それぞれの目的によってＣＰＵの機種が異なっている場
合がある。

【０００６】このような場合、ＣＰＵのメーカーによっ
てはデータの処理方法が異なるので、各ＣＰＵ間でデー
タ通信を行いながらシステム全体としての機能を実現さ
せるためには、データの互換性を図る必要がある。また
、ＣＰＵ間でのデータ処理時間の高速化を実現させるた
めには、ＤＭＡ転送によって効率的なデータ転送を行う
必要があり、この場合にもデータの互換性を図る必要が
ある。

【０００７】しかし、そのようなデータの互換性を図る
機能を実現するためには、各ＣＰＵの周辺装置が大きく
なってしまう。このことは年々要求の高まっている装置
の小型化といったことに反するものである。そこで、な
るべく小型のままでデータの互換性を図る機能を実現す
ることができるＤＭＡ転送方式が要望されている。

【０００８】

【従来の技術】図７は従来のＤＭＡ転送方式によるデー
タ転送システムのブロック構成図である。

【０００９】この図において、１はＭＰＵであり、ＤＭ
ＡＣ（ＤＭＡコントローラ）２と第１ＣＰＵ３とを１チ
ップ化して構成したものである。

【００１０】４はＲＯＭであり、ＭＰＵ１によって制御
されるアドレスデータＤ１が記憶されている。即ち、Ｒ
ＯＭ４に記憶されたアドレスデータＤ１は、第１ＣＰＵ
３又はＤＭＡＣ２の制御命令によって読み出され、バス
５を介してＲＯＭによるアドレス変換部６及びセレクタ
回路７へ出力される。

【００１１】アドレス変換部６には、図８に示すアドレ
ス変換テーブル８が記憶されており、ＲＯＭ４から読み
出されたアドレスデータＤ１は、そのアドレス変換テー
ブル８に従って変換され、変換アドレスデータＤ２とし
てセレクタ回路７へ出力される。アドレス変換テーブル
８については後述する。

【００１２】セレクタ回路８には、ＭＰＵ１から出力さ
れるＤＭＡ制御信号Ｓ１がＤＭＡ制御線９を介して供給
されるようになっている。

【００１３】この供給されるＤＭＡ制御信号Ｓ１が”１
”の場合に、ＤＭＡＣ２によるＤＭＡ転送制御によって
データの転送が行われる。

【００１４】即ち、ＤＭＡ制御信号Ｓ１が”１”の場合
には、ＤＭＡＣ２によってＲＯＭ４のアドレスデータＤ
１が読み出されてアドレス変換部６に入力され、この入
力されたアドレスデータＤ１がアドレス変換テーブル８
に従って変換され、この変換アドレスデータＤ２がセレ
クタ回路７によって選択されてバス５へ出力される。

【００１５】そして、バス５を介して変換アドレスデー
タＤ２が転送元ＲＡＭ９に入力される。これによって、
転送元ＲＡＭ９に記憶されたデータが、ＤＰＲＡＭ（Ｄ
ｕａｌ　Ｐｏｒｔ　ＲＡＭ）　１０を介して、相手側の
第２ＣＰＵ１１が制御する転送先ＲＡＭ１２へ転送され
る。

【００１６】即ち、セレクタ回路７から出力された変換
アドレスデータＤ２が、バス５を介して転送元ＲＡＭ９
に入力されると、変換アドレスデータＤ２により指示さ
れたアドレスの記憶領域のデータが、転送元ＲＡＭ９か
ら読み出され、ＤＰＲＡＭ１０を介して転送元ＲＡＭ１
２の所定アドレスの記憶領域へ書き込まれる。

【００１７】但し、ＤＰＲＡＭ１１は相手側の装置に設
置されているものとし、相手側の第２ＣＰＵ１１は、第
１ＣＰＵ３とはメーカー機種の異なるものとする。

【００１８】このように各ＣＰＵ３，１１のメーカー機
種が異なるためにアーキテクチャが異なる場合、各ＣＰ
Ｕ３，１１が各々のＲＡＭ９，１２にアクセスしてデー
タを読み出す場合、そのデータの読み出し順序が異なる
ことになる。

【００１９】例えば、第１ＣＰＵ３が図９に符号１３で
示すようなデータ構造のＲＡＭにアクセスして各データ
ＡＡＨ　〜ＤＤＨ　（各データは１６進数表現のものな
ので右端にＨ　が付してあり、以降同様に１６進数表現
のものにはＨ　を付す）を読み込む場合、「００Ｈ　」
番地から順番にアドレス指定しながらデータを読み込ん
で行くが、第１ＣＰＵ３は符号１４で示すようにデータ
ＢＢＨ　，ＡＡＨ　，ＤＤＨ　，ＣＣＨ　の順に読み込
む。

【００２０】また、第２ＣＰＵ１１が同様に符号１３の
ＲＡＭにアクセスして各データを読み込む場合、符号１
５で示すようにデータＡＡＨ　，ＢＢＨ　，ＣＣＨ　，
ＤＤＨ　の順で読み込む。

【００２１】つまり、転送元ＲＡＭ９に符号１３で示す
ような配列順でデータＡＡＨ　〜ＤＤＨ　が記憶されて
いる場合に、そのままの配列で各データＡＡＨ　〜ＤＤ
Ｈ　を転送先ＲＡＭ１２へ転送したのでは、第２ＣＰＵ
１１が第１ＣＰＵ３と異なる順序でデータを読み込むと
言った不具合が生じることになる。

【００２２】そこで、このような不具合を無くすために
、転送元ＲＡＭ９から転送先ＲＡＭ１２へ各データＡＡ
Ｈ　〜ＤＤＨ　をＤＭＡ転送する際に、ＡＡＨ　，ＢＢ
Ｈ　，ＣＣＨ　，ＤＤＨ　の順序がＢＢＨ　，ＡＡＨ　
，ＤＤＨ　，ＣＣＨ　の順序となるように配列順を変え
てやる必要がある。

【００２３】このように配列順を変えるには、転送元Ｒ
ＡＭ９からデータＡＡＨ　〜ＤＤＨ　を読み出す際のア
ドレス指定順序を変えてやればよい。即ち、ＤＭＡＣ３
の制御命令によって、「００Ｈ　」，「０１Ｈ　」，「
０２Ｈ　」，「０３Ｈ　」の順序でＲＯＭ４から読み出
されるアドレスデータＤ１を、「０１Ｈ　」，「００Ｈ
」，「０３Ｈ　」，「０２Ｈ　」の順序に変えてやれば
よい。

【００２４】これを実行するためには、図８に示すアド
レス変換テーブル８をアドレス変換部６に記憶して、ア
ドレス変換部６にアドレスデータＤ１：「００Ｈ　」が
入力された場合に、その「００Ｈ　」が「０１Ｈ　」に
変換されて変換アドレスデータＤ２として出力されるよ
うにする。同様に、アドレスデータＤ１：「０１Ｈ　」
が入力された場合に、「００Ｈ　」の変換アドレスデー
タＤ２として出力されるようにする。以降同様に「０２
Ｈ　」が「０３Ｈ　」に、「０３Ｈ　」が「０２Ｈ　」
に変換されるようにする。

【００２５】このようにすれば、アドレス変換部６から
最初に出力される変換アドレスデータ「０１Ｈ　」によ
って、転送元ＲＡＭ９のアドレス「０１Ｈ　」の記憶領
域に記憶されたデータＢＢＨ　が読み出され、ＤＰＲＡ
Ｍ１０を介して転送先ＲＡＭ１２のアドレス「００Ｈ　
」の記憶領域に転送される。

【００２６】次に、変換アドレスデータ「００Ｈ　」に
より転送元ＲＡＭ９のアドレス「００Ｈ　」の記憶領域
に記憶されたデータＡＡＨ　が読み出されて転送先ＲＡ
Ｍ１２のアドレス「０１Ｈ　」の記憶領域に転送され、
以降同様に変換アドレスデータ「０３Ｈ　」，「０２Ｈ
　」により、転送元ＲＡＭ９からデータがＤＤＨ　，Ｃ
ＣＨ　の順で読み出され、この読み出し順に転送先ＲＡ
Ｍ１２に転送される。

【００２７】この転送によって転送先ＲＡＭ１２には、
データがＢＢＨ　，ＡＡＨ　，ＤＤＨ　，ＣＣＨ　の順
で記憶されるので、これを第２ＣＰＵ１１で読み込むと
、データＢＢＨ　，ＡＡＨ　，ＤＤＨ　，ＣＣＨ　の順
で読み込まれることになり、第１ＣＰＵ３が転送元ＲＡ
Ｍ９からデータを読み込む順序のＢＢＨ　，ＡＡＨ　，
ＤＤＨ　，ＣＣＨ　と同様になる。

【００２８】以上説明したデータ転送システムによれば
、第１ＣＰＵ３のアクセスする転送元ＲＡＭ９から、第
１ＣＰＵ３とアーキテクチャの異なる第２ＣＰＵ１２の
アクセスする転送先ＲＡＭ１２へ各データＡＡＨ　〜Ｄ
ＤＨをＤＭＡ転送して、各ＲＡＭ９，１２から各ＣＰＵ
３，１１がデータを同順序で読み出せるようにすること
ができる。

【００２９】

【発明が解決しようとする課題】ところで、上述したＲ
ＯＭアドレス変換部６に記憶されるアドレス変換テーブ
ル８は、個々のアドレスデータ「００Ｈ　」，「０１Ｈ
　」，…を１対１で個々の変換アドレスデータ「０１Ｈ
　」，「００Ｈ　」，…に対応させてテーブルを作成し
なければならないために、転送データ量が増大するに伴
ってアドレス変換テーブル８を構成するデータ数が増加
する。

【００３０】このようにデータ数が増加すると必然的に
アドレス変換テーブル８を大きくしなければならないの
で、このテーブルを記憶するアドレス変換部６が大きく
なり、これに伴ってＤＭＡ転送を行うシステムが大きく
なると言った問題があった。

【００３１】本発明は、このような点に鑑みてなされた
ものであり、転送データ量が増大してもＤＭＡ転送を行
うシステムを小型で実現することができるＤＭＡ転送方
式を提供することを目的としている。

【００３２】

【課題を解決するための手段】図１に本発明の原理図を
示す。図中、３は第１ＣＰＵであり、第１メモリ９にア
クセスを行う。１１は第１ＣＰＵとアーキテクチャの異
なる第２ＣＰＵであり、第２メモリにアクセスを行う。２はＤＭＡ転送制御を行うＤＭＡコントローラであり、
第１メモリ９から第２メモリ１２へのデータ転送を行う
。

【００３３】２１は転送データ構造保持手段であり、Ｄ
ＭＡ転送制御時に、ＤＭＡコントローラ２によりアドレ
ス記憶手段４から読み取られた第１メモリ９の任意アド
レスに対応する転送元アドレスデータＤ１が入力される
ことによって、その転送元アドレスデータＤ１に対応す
る第１メモリ９の記憶領域のデータ構造に応じたアドレ
ス変換制御信号Ｓ２を出力すると共に、転送元アドレス
データＤ１を出力するものである。

【００３４】２２はアドレス変換選択手段である。この
アドレス変換選択手段２２は、アドレス変換制御信号Ｓ
２を保持し、また、ＤＭＡコントローラ２から出力され
るＤＭＡ転送制御中を示すＤＭＡ制御信号Ｓ１及びデー
タ読み出し状態／書き込み状態の何れかを示すライトス
トローブ信号Ｓ３により、ＤＭＡ転送制御中であるかそ
うでないかを判断すると共に、データ読み出し状態か又
は書き込み状態かを判断することによって、ＤＭＡ転送
制御中で且つデータ読み出し状態の場合に、転送元アド
レスデータＤ１をアドレスバスへ出力し、また、ＤＭＡ
転送制御中で且つデータ書き込み状態の場合に、第１メ
モリ９からのデータ出力時にＤＭＡコントローラ２によ
りアドレス記憶手段４から読み取られる第２メモリ１２
の任意アドレスに対応する転送先アドレスデータＤ３を
、保持アドレス変換制御信号Ｓ２に応じて、第１アドレ
ス変換手段２３、第２アドレス変換手段２４、第２メモ
リ１２の何れかに出力するものである。

【００３５】なお、アドレス変換選択手段２２に保持さ
れるアドレス変換制御信号Ｓ２は、ＤＭＡコントローラ
２によるＤＭＡ転送制御が解除された時点でクリアされ
る。

【００３６】第１及び第２アドレス変換手段２３，２４
は、アドレス変換選択手段２２から出力される転送先ア
ドレスデータＤ３を、この転送先アドレスデータＤ３に
よる第２メモリのアドレス指定以外のアドレスを指定す
るアドレスデータに変換し、この変換された変換アドレ
スデータＤ４，Ｄ５を第２メモリ１２へ出力するもので
ある。

【００３７】この第１及び第２アドレス変換手段２３，
２４は、第１メモリ９から第２メモリ１２へのデータ転
送後に、第２ＣＰＵ１１が第２メモリ１２の転送データ
を読み込んだ場合、第１ＣＰＵ３が第１メモリ９に記憶
された転送データを読み込んだ際のデータ読み込み順序
と同順序となる第２メモリ１２のアドレス指定を行うこ
とができるように、入力転送先アドレスデータＤ３の変
換が行えることが好ましい。

【００３８】即ち、第１アドレス変換手段２３において
は、アドレス変換選択手段２２から出力される転送先ア
ドレスデータＤ３を変換する際に、転送先アドレスデー
タＤ３の２進数表現時の最下位ビットを反転させること
によって変換アドレスデータＤ４に変換を行うようにし
、また、第２アドレス変換手段（２４）においては、ア
ドレス変換選択手段２２から出力される転送先アドレス
データＤ３を変換する際に、転送先アドレスデータＤ３
の２進数表現時の下位２ビットを反転させることによっ
て変換アドレスデータＤ５に変換を行うようにすのが好
ましい。

【００３９】また、転送データ構造保持手段２１には、
転送元アドレスデータＤ１と、転送元アドレスデータＤ
１により指定される第１メモリ９のアドレスの記憶領域
のデータ構造との対応付けによってアドレス変換制御信
号Ｓ２が定まるデータ構造テーブルを記憶させるのが好
ましい。

【００４０】

【作用】上述した本発明において、例えば第１メモリ９
のアドレス「００Ｈ」〜「ＦＦＨ　」（１６進数表現）
の記憶領域に８ビットのバイト型のデータ構造のデータ
が記憶されており、アドレス「１００Ｈ　」〜「１ＦＦ
Ｈ　」の記憶領域に３２ビットのロングワード型のデー
タ構造のデータが記憶されており、アドレス「２００Ｈ
　」〜「２ＦＦＨ　」の記憶領域に１６ビットのワード
型のデータ構造のデータが記憶されているものとする。

【００４１】また、第１ＣＰＵ３は、例えば第１メモリ
９のアドレス「００Ｈ　」，「０１Ｈ　」，「０２Ｈ　
」，「０３Ｈ　」の記憶領域に記憶されバイト型のデー
タＡＡＨ　，ＢＢＨ　，ＣＣＨ　，ＤＤＨ　を読み込ん
だ場合、ＢＢＨ　，ＡＡＨ　，ＤＤＨ　，ＣＣＨ　の順
序でデータを読み込み、第２ＣＰＵ１１は、例えば同第
１メモリ９のアドレス「００Ｈ　」，「０１Ｈ　」，「
０２Ｈ　」，「０３Ｈ　」の記憶領域に記憶されデータ
ＡＡＨ　，ＢＢＨ　，ＣＣＨ　，ＤＤＨ　を読み込んだ
場合、ＡＡＨ　，ＢＢＨ　，ＣＣＨ　，ＤＤＨ　の順序
でデータを読み込むものとする。

【００４２】更に、第１ＣＰＵ３は、例えば第１メモリ
９のアドレス「１００Ｈ　」，「１０１Ｈ　」，「１０
２Ｈ　」，「１０３Ｈ　」の記憶領域に記憶されロング
ワード型のデータＡＡＨ　，ＢＢＨ　，ＣＣＨ　，ＤＤ
Ｈ　を読み込んだ場合、ＤＤＨ　，ＣＣＨ　，ＢＢＨ　
，ＡＡＨ　の順序でデータを読み込み、第２ＣＰＵ１１
は、例えば同第１メモリ９のアドレス「１００Ｈ　」，
「１０１Ｈ　」，「１０２Ｈ　」，「１０３Ｈ　」の記
憶領域に記憶されデータＡＡＨ　，ＢＢＨ　，ＣＣＨ　
，ＤＤＨ　を読み込んだ場合、ＡＡＨ　，ＢＢＨ　，Ｃ
ＣＨ　，ＤＤＨ　の順序でデータを読み込むものとし、
ワード型のデータを読み込んだ場合は双方のＣＰＵ３，
１１共、同順序でデータを読み込むものとする。

【００４３】更に、転送データ構造保持手段２１には、
第１メモリ９のアドレス「００Ｈ　」〜「ＦＦＨ　」の
バイト型のデータ構造に対応するアドレスデータＤ１：
「００Ｈ　」〜「ＦＦＨ　」が対応付けられ、アドレス
「１００Ｈ　」〜「１ＦＦＨ　」のロングワード型のデ
ータ構造に対応するアドレスデータＤ１：「１００Ｈ　
」〜「１ＦＦＨ　」が対応付けられ、アドレス「２００
Ｈ　」〜「２ＦＦＨ　」のワード型のデータ構造に対応
するアドレスデータＤ１：「２００Ｈ　」〜「２ＦＦＨ
　」が対応付けられたデータ構造テーブルが記憶されて
いるものとし、アドレス記憶手段４からのアドレスデー
タＤ１：「００Ｈ　」〜「ＦＦＨ　」が入力された際に
、アドレス変換制御信号Ｓ２が”１”となり、アドレス
データＤ１：「１００Ｈ　」〜「１ＦＦＨ　」が入力さ
れた際に、アドレス変換制御信号Ｓ２が”２”となり、
アドレスデータＤ１：「２００Ｈ　」〜「２ＦＦＨ　」
が入力された際に、アドレス変換制御信号Ｓ２が”０”
となるものとする。

【００４４】更には、ＤＭＡ制御信号Ｓ１はＤＭＡ転送
制御時に”１”となり、そうでない場合に”０”となり
、ライトストローブ信号Ｓ３はデータ読み出し状態の場
合に”１”となり、データ書き込み状態の場合に”０”
となるものとする。

【００４５】このような条件の下に、第１メモリ９から
第２メモリ１２へのＤＭＡ転送制御によるデータ転送が
行われる場合を説明する。

【００４６】最初に、バイト型のデータが転送される場
合、例えば第１メモリ９のアドレス「００Ｈ　」，「０
１Ｈ　」，「０２Ｈ　」，「０３Ｈ　」の記憶領域に記
憶されているデータＡＡＨ　，ＢＢＨ　，ＣＣＨ　，Ｄ
ＤＨ　が、第２メモリ１２のアドレス「１０００Ｈ　」
，「１００１Ｈ　」，「１００２Ｈ　」，「１００３Ｈ
　」の記憶領域へ転送されるものとする。

【００４７】まず、ＤＭＡコントローラ２からＤＭＡ制
御信号Ｓ１の”１”及びライトストローブ信号Ｓ３の”
１”がアドレス変換選択手段２２へ出力される。

【００４８】ＤＭＡコントローラ２によりアドレス記憶
手段４から第１メモリ９のアドレスを指定するアドレス
データＤ１：「００Ｈ　」が読み出されて転送データ構
造保持手段２１へ出力される。

【００４９】転送データ構造保持手段２１では、データ
構造テーブルに基づいてアドレスデータ「００Ｈ　」が
バイト型であることが認識され、これによってアドレス
変換制御信号Ｓ２の”１”がアドレス変換選択手段２２
へ出力されると共に、アドレスデータ「００Ｈ　」がア
ドレス変換選択手段２２へ出力される。

【００５０】アドレス変換選択手段２２では、アドレス
変換制御信号Ｓ２の”１”が保持され、また、ＤＭＡ制
御信号Ｓ１が”１”であることからＤＭＡ転送制御中で
あることが認識されると共に、ライトストローブ信号Ｓ
３が”１”であることからデータ読み出し状態であるこ
とが認識され、アドレスデータ「００Ｈ　」が第１メモ
リへ出力される。

【００５１】これによって第１メモリ９のアドレス「０
０Ｈ　」が指定されてその記憶領域のデータＡＡＨ　が
読み出される。

【００５２】この読み出しによって、ライトストローブ
信号Ｓ３が”０”に変化する。

【００５３】この時、ＤＭＡコントローラ２によって第
２メモリ１２のアドレス「１０００Ｈ　」が読み取られ
、これによってアドレス記憶手段４からアドレスデータ
Ｄ３：「１０００Ｈ　」が読み出されて転送データ構造
保持手段２１へ出力されるが、転送データ構造保持手段
２１のデータ構造テーブルには該当アドレスが設定され
ていないので、そのままアドレス変換選択手段２２へ出
力される。

【００５４】アドレス変換選択手段２２では、ライトス
トローブ信号Ｓ３が”０”に変化したことからデータ書
き込み状態であることが認識されているので、入力され
たアドレスデータＤ３：「１０００Ｈ　」が、書込み時
における第２メモリ１２アドレス指定用のものであるこ
とが認識され、また、保持されたアドレス変換制御信号
Ｓ２の”１”によって、転送データがバイト型のもので
あると認識されているので、アドレスデータＤ３：「１
０００Ｈ　」は第１アドレス変換手段２３へ出力される
。

【００５５】この第１アドレス変換手段２３に入力され
たアドレスデータＤ３：「１０００Ｈ　」は、２進数「
１０００２　」に置き換えられた場合の最下位ビットが
反転されて「１００１２　」となり、この処理により得
られる変換アドレスデータＤ４：「１００１Ｈ　」が第
２メモリ１２へ出力される。

【００５６】これによって第２メモリ２のアドレス「１
００１Ｈ　」が指定され、この指定アドレス「１００１
Ｈ　」の記憶領域に、先に第２メモリ９から読み出され
たデータＡＡＨ　が転送されて記憶される。

【００５７】この転送が終了すると、ライトストローブ
信号Ｓ３が”１”となり再びデータの読み出し状態とな
る。

【００５８】以降、前記したと同様に第１メモリ９のア
ドレス「０１Ｈ　」，「０２Ｈ　」，「０３Ｈ　」の記
憶領域に記憶されたデータＢＢＨ　，ＣＣＨ　，ＤＤＨ
　が順次読み出されて、第２メモリ１２のアドレス「１
０００Ｈ　」，「１００３Ｈ　」，「１００２Ｈ　」順
に記憶される。

【００５９】即ち、第１メモリ９にＡＡＨ　，ＢＢＨ　
，ＣＣＨ　，ＤＤＨ　の順序で記憶されていたデータが
、第２メモリ１２にＢＢＨ　，ＡＡＨ　，ＤＤＨ　，Ｃ
ＣＨ　の順序で記憶される。

【００６０】従って、第２メモリ１２の各データを第２
ＣＰＵ１１が読み込んだ場合に、第１ＣＰＵ３が第１メ
モリ９の各データを読み込むのと同順序のＢＢＨ　，Ａ
ＡＨ　，ＤＤＨ　，ＣＣＨ　の順で読み込まれることに
なる。

【００６１】また、最後のデータＤＤＨ　が転送された
時点で、ＤＭＡ制御信号Ｓ１は”０”となり、これによ
って、アドレス変換選択手段２２では、保持されたアド
レス変換制御信号Ｓ２の”１”がクリアされる。

【００６２】次に、ロングワード型のデータが転送され
る場合、例えば第１メモリ９のアドレス「１００Ｈ　」
，「１０１Ｈ　」，「１０２Ｈ　」，「１０３Ｈ　」の
記憶領域に記憶されているデータＡＡＨ　，ＢＢＨ　，
ＣＣＨ　，ＤＤＨ　が、第２メモリ１２のアドレス「２
０００Ｈ　」，「２００１Ｈ　」，「２００２Ｈ　」，
「２００３Ｈ　」の記憶領域へ転送されるものとする。

【００６３】まず、ＤＭＡコントローラ２からＤＭＡ制
御信号Ｓ１の”１”及び、ライトストローブ信号Ｓ３の
”１”がアドレス変換選択手段２２へ出力される。ＤＭ
Ａコントローラ２によって、アドレス記憶手段４からア
ドレスデータＤ１：「１００Ｈ　」が読み出されて転送
データ構造保持手段２１へ出力される。

【００６４】転送データ構造保持手段２１では、データ
構造テーブルに基づいてアドレスデータ「１００Ｈ　」
がロングワード型であることが認識され、これによって
アドレス変換制御信号Ｓ２の”２”がアドレス変換選択
手段２２へ出力されると共に、アドレスデータ「１００
Ｈ　」がアドレス変換選択手段２２へ出力される。

【００６５】アドレス変換選択手段２２では、信号Ｓ１
及びＳ３の”１”によってＤＭＡ転送制御中で且つデー
タ読み出し状態であることが認識され、アドレスデータ
「１００Ｈ　」が第１メモリ９へ出力される。

【００６６】これによって第１メモリ９のアドレス「１
００Ｈ　」が指定されてその記憶領域のデータＡＡＨ　
が読み出される。

【００６７】この読み出しによって、ライトストローブ
信号Ｓ３が”０”に変化する。

【００６８】この時、ＤＭＡコントローラ２によって第
２メモリ１２のアドレス「２０００Ｈ　」が読み取られ
、これによってアドレス記憶手段４からアドレスデータ
Ｄ３：「２０００Ｈ　」が読み出されて転送データ構造
保持手段２１を介してアドレス変換選択手段２２へ出力
される。

【００６９】アドレス変換選択手段２２では、ライトス
トローブ信号Ｓ３が”０”に変化したことからデータ書
き込み状態であることと、アドレス変換制御信号Ｓ２の
”２”によって転送データがロングワード型のものであ
ると認識されているので、入力されたアドレスデータＤ
３：「２０００Ｈ　」は第２アドレス変換手段２４へ出
力される。

【００７０】この第２アドレス変換手段２３に入力され
たアドレスデータＤ３：「２０００Ｈ　」は、２進数「
１００００２　」に置き換えられた場合の最下位ビット
が反転されて「１００１１２　」となり、この処理によ
り得られる変換アドレスデータＤ５：「２００３Ｈ　」
が第２メモリ１２へ出力される。

【００７１】これによって第２メモリ１２のアドレス「
２０１１Ｈ　」が指定され、この指定アドレス「２０１
１Ｈ　」の記憶領域に、先に第１メモリ９から読み出さ
れたデータＡＡＨ　が転送されて記憶される。

【００７２】この転送が終了すると、ライトストローブ
信号Ｓ３が”１”となり再びデータの読み出し状態とな
る。

【００７３】以降同様に第１メモリ９のアドレス「１０
１Ｈ　」，「１０２Ｈ　」，「１０３Ｈ　」の記憶領域
に記憶されたデータＢＢＨ　，ＣＣＨ　，ＤＤＨ　が順
次読み出されて、第２メモリ１２のアドレス「２００２
Ｈ　」，「２００１Ｈ　」，「２０００Ｈ　」順に記憶
される。

【００７４】即ち、第１メモリ９にＡＡＨ　，ＢＢＨ　
，ＣＣＨ　，ＤＤＨ　の順序で記憶されていたデータが
、第２メモリ１２にＤＤＨ　，ＣＣＨ　，ＢＢＨ　，Ａ
ＡＨ　の順序で記憶される。

【００７５】従って、第２メモリ１２の各データを第２
ＣＰＵ１１が読み込んだ場合に、第１ＣＰＵ３が第１メ
モリ９の各データを読み込むのと同順序のＤＤＨ　，Ｃ
ＣＨ　，ＢＢＨ　，ＡＡＨ　の順で読み込まれることに
なる。また、第１メモリ９から最後のデータＤＤＨ　が
転送された時点で、ＤＭＡ制御信号Ｓ１は”０”となり
、アドレス変換制御信号Ｓ２の”２”がクリアされる。

【００７６】次に、ワード型のデータが転送される場合
、例えば第１メモリ９のアドレス「２００Ｈ　」，「２
０１Ｈ　」，「２０２Ｈ　」，「２０３Ｈ　」の記憶領
域に記憶されているデータＡＡＨ　，ＢＢＨ　，ＣＣＨ
　，ＤＤＨ　が、第２メモリ１２のアドレス「３０００
Ｈ　」，「３００１Ｈ　」，「３００２Ｈ　」，「３０
０３Ｈ　」の記憶領域へ転送されるものとする。

【００７７】まず、ＤＭＡ制御信号Ｓ１及びライトスト
ローブ信号Ｓ３の各”１”がアドレス変換選択手段２２
へ出力される。

【００７８】そして、アドレスデータＤ１：「２００Ｈ
　」が転送データ構造保持手段２１へ出力される。

【００７９】転送データ構造保持手段２１では、データ
構造テーブルに基づいてアドレスデータ「２００Ｈ　」
がワード型であることが認識され、アドレス変換制御信
号Ｓ２の”０”がアドレス変換選択手段２２へ出力され
ると共に、アドレスデータ「２００Ｈ　」が出力される
。

【００８０】信号Ｓ１及びＳ３の”１”によってアドレ
ス変換選択手段２２からアドレスデータ「２００Ｈ　」
が第１メモリ９へ出力され、アドレス「２００Ｈ　」の
記憶領域のデータＡＡＨ　が読み出される。

【００８１】この読み出しによって、ライトストローブ
信号Ｓ３が”０”に変化する。

【００８２】この時、第２メモリ１２のアドレス「３０
００Ｈ　」が読み取られることにより、アドレスデータ
Ｄ３：「３０００Ｈ　」が転送データ構造保持手段２１
を介してアドレス変換選択手段２２へ出力される。

【００８３】アドレス変換選択手段２２では、ライトス
トローブ信号Ｓ３の”０”より書込み状態であり、アド
レス変換制御信号Ｓ２の”０”によって転送データがワ
ード型のものであると認識されているので、入力された
アドレスデータＤ３：「３０００Ｈ　」は第２メモリ１
２へ出力される。

【００８４】これによって第２メモリ１２のアドレス「
３０００Ｈ　」が指定され、この指定アドレス「３００
０Ｈ　」の記憶領域に、先に第１メモリ９から読み出さ
れたデータＡＡＨ　が転送されて記憶される。

【００８５】この転送が終了すると、ライトストローブ
信号Ｓ３が”１”となり再びデータの読み出し状態とな
る。

【００８６】以降同様に第１メモリ９のアドレス「２０
１Ｈ　」，「２０２Ｈ　」，「２０３Ｈ　」の記憶領域
に記憶されたデータＢＢＨ　，ＣＣＨ　，ＤＤＨ　が順
次読み出されて、第２メモリ１２のアドレス「３００１
Ｈ　」，「３００２Ｈ　」，「３００３Ｈ　」順に記憶
される。

【００８７】以上説明したように、本発明のＤＭＡ転送
方式によれば例えばバイト型、ロングワード型及びワー
ド型の何れの構造のデータであっても、アーキテクチャ
の異なるＣＰＵのアクセスするメモリ間でのデータ転送
を行い、各ＣＰＵが同様にデータを読み込むことができ
る。

【００８８】また、この方式によれば、転送データ構造
保持手段２１に記憶されるデータ構造テーブルが第１メ
モリ９のアドレスと、このアドレスの記憶領域に記憶さ
れたデータがバイト型、ロングワード型及びワード型の
何れのデータ構造であるかを対比させたもので済むので
、従来において１対１のアドレスデータと変換アドレス
データとをデータ数だけ設けて構成したアドレス変換テ
ーブルによりアドレス変換を行うと言ったものよりも大
幅にデータ量を減少することができる。

【００８９】これは転送データ量が増加した場合には、
更に従来よりもにテーブル容量を減少させることができ
る。従って、転送データ構造保持手段をＲＯＭ等で構成
した際に、そのＲＯＭを小さくすることができるの、Ｄ
ＭＡ転送装置を構成する場合にも全体を小さくすること
ができる。

【００９０】

【実施例】以下、図面を参照して本発明の一実施例につ
いて説明する。図２は本発明の一実施例のＤＭＡ転送方
式によるデータ転送システムのブロック構成図である。この図において図／に示す従来例の各部に対応する部分
には同一符号を付し、その説明を省略する。

【００９１】この実施例のＤＭＡ転送方式によるデータ
転送システムの特徴は、従来のシステムにおいて用いら
れていたアドレス変換テーブルを使用することなくアド
レス変換が行えるようにしたことであり、従来の転送デ
ータ量の増大に伴ってアドレス変換テーブルが大きくな
るためにシステム全体が大きくなると言ったことを無く
したものである。

【００９２】図２に示すデータ転送システムは、ＤＭＡ
Ｃ２と第１ＣＰＵ３とを１チップ化したＭＰＵ１と、ア
ドレスデータの記憶されたＲＯＭ４と、本実施例の特徴
部分である一点鎖線で囲むアドレス生成部２０と、転送
元ＲＡＭ９と、ＤＰＲＡＭ１０と、第２ＣＰＵ１１と、
転送先ＲＡＭ１２とを具備して構成されている。

【００９３】アドレス生成部２０は、転送データ構造保
持部２１と、アドレス変換選択部２２と、バイトアドレ
ス変換部２３と、ロングワードアドレス変換部２４とか
ら構成されている。

【００９４】また、９はＤＭＡ制御線、２５はライトス
トローブ線、２６はアドレス変換制御線である。

【００９５】転送データ構造保持部２１は、ＤＭＡＣ２
の制御命令によってＲＯＭ４から読み出されたアドレス
データＤ１が、転送元ＲＡＭ９にバイト型、ロングワー
ド型及びワード型の何れの型で記憶されたデータのアド
レスに対応するかを判断して、この判断結果であるアド
レス変換制御信号Ｓ２をアドレス変換制御線２６を介し
てアドレス変換選択部２２へ出力すると共に、入力され
たアドレスデータＤ１をバス５を介してアドレス変換選
択部２２へ出力するものである。

【００９６】アドレスデータＤ１が、バイト型、ロング
ワード型及びワード型の何れのデータのアドレスに対応
するかの判断は、転送データ構造保持部２１に記憶され
た図３に示すデータ構造テーブル２７に基づいて行われ
る。

【００９７】このテーブル２７は、アドレスデータＤ１
と、このアドレスデータＤ１に対応する転送元ＲＡＭ９
のアドレスの記憶領域に記憶されたデータの構造（バイ
ト型、ロングワード型又はワード型）とを対比して構成
したものである。

【００９８】この例では転送元ＲＡＭ９のアドレス「０
０Ｈ　」〜「ＦＦＨ　」の各記憶領域にバイト（８ビッ
ト）型のデータが記憶され、アドレス「１００Ｈ　」〜
「１ＦＦＨ　」の各記憶領域にロングワード（３２ビッ
ト）型のデータが記憶され、アドレス「２００Ｈ　」〜
「２ＦＦＨ　」の各記憶領域にワード（１６ビット）型
のデータが記憶されているものとして、図３に示すよう
に、アドレスデータＤ１が「００Ｈ　」〜「ＦＦＨ　」
の場合にバイト型、「１００Ｈ　」〜「１ＦＦＨ　」の
場合にロングワード型、「２００Ｈ　」〜「２ＦＦＨ　
」の場合にワード型としてある。

【００９９】即ち、転送データ構造保持部２１に入力さ
れるアドレスデータＤ１が、バイト型である場合にはア
ドレス変換制御信号Ｓ２として”１”が出力され、ロン
グワード型である場合にはアドレス変換制御信号Ｓ２と
して”２”が出力され、ワード型である場合にはアドレ
ス変換制御信号Ｓ２として”０”が出力される。

【０１００】図２に示すアドレス変換選択部２２は、Ｍ
ＰＵ１からＤＭＡ制御線９を介して供給されるＤＭＡ制
御信号Ｓ１と、ライトストローブ線２５を介して供給さ
れるライトストローブ信号Ｓ３と、前記したアドレス変
換制御信号Ｓ２に基づいて、後述する各機能動作を行う
。

【０１０１】但し、ＤＭＡ制御信号Ｓ１は、ＤＭＡＣ２
によるＤＭＡ転送制御時に”１”となり、そうでない場
合に”０”となる。また、ライトストローブ信号Ｓ３は
、転送元ＲＡＭ９からのデータ読み出し状態の場合に”
１”となり、データが読み出された時点、即ち転送先Ｒ
ＡＭ１２へのデータ書き込み状態の場合に”０”となる
。

【０１０２】アドレス変換選択部２２の１つ目の機能動
作は、ＤＭＡ制御信号Ｓ１及びライトストローブ信号Ｓ
３の双方が”１”であるＤＭＡ転送制御中で且つデータ
読み出し状態の場合に、転送データ構造保持部２１から
出力されたアドレスデータＤ１を、そのままバス５″を
介して転送元ＲＡＭ９へ出力するものである。

【０１０３】これによって、転送元ＲＡＭ９のアドレス
が選択され、この選択されたアドレスの記憶領域のデー
タが読み出される。この読み出しによってライトストロ
ーブ信号Ｓ３は”０”となる。

【０１０４】また、この時、転送先ＲＡＭ１２の指定記
憶領域のアドレスが、ＤＭＡＣ２によって読み取られ、
この読み取られたアドレスに対応するアドレスデータＤ
３がＲＯＭ４から読み出され、転送データ構造保持部２
１を介してアドレス変換選択部２２へ出力される。

【０１０５】２つ目の機能動作は、ＤＭＡ制御信号Ｓ１
が”１”で、かつライトストローブ信号Ｓ３が”０”で
ある書込み状態の場合に、先に供給され保持されたアド
レス変換制御信号Ｓ２に従ってアドレスデータＤ３を、
バイトアドレス変換部２３、ロングワードアドレス変換
部２４、バス５″の何れかに出力するものである。

【０１０６】アドレス変換制御信号Ｓ２が”１”であれ
ばアドレスデータＤ３をバイトアドレス変換部２３へ出
力し、”２”であればロングワードアドレス変換部２４
へ出力し、”０”であればバス５″へ出力する。

【０１０７】アドレスデータＤ３がバス５″へ出力され
た場合には、アドレスデータＤ３はそのバス５″及びＤ
ＰＲＡＭ１０を介して転送先ＲＡＭ１２に供給され、こ
れによって指定されるアドレスの記憶領域に、先に転送
元ＲＡＭ９から読み出されたデータが転送されて記憶さ
れる。

【０１０８】３つ目の機能動作は、ＤＭＡ制御信号Ｓ１
が”０”である場合、即ちＤＭＡＣ２のＤＭＡ転送制御
によらない第１ＣＰＵ３による制御の場合に、アドレス
変換選択部２２に入力されるアドレスデータＤ１をその
ままバス５″へ出力するものである。この場合は、第１
ＣＰＵ３による転送元ＲＡＭ９へのアクセスが行われる
ことになる。

【０１０９】また、ＤＭＡ制御信号１が”０”となると
、保持されているアドレス変換制御信号Ｓ２をクリアす
る。

【０１１０】バイトアドレス変換部２３は、アドレス変
換選択部２２から出力されるアドレスデータＤ３を後述
する機能動作に従って変換を行い、変換アドレスデータ
Ｄ４を出力する。

【０１１１】但し、このアドレスデータＤ３は、バイト
型のデータを転送する際に転送先ＲＡＭ１２のアドレス
指定を行うためのものである。

【０１１２】このバイトアドレス変換部２３による変換
の必要性は、アドレスデータＤ３そのもので転送先ＲＡ
Ｍ１２のアドレス指定を行い、この指定先に転送元ＲＡ
Ｍ９のデータを転送したのでは、転送元ＲＡＭ９に記憶
された配列順序でデータが転送先ＲＡＭ１２に記憶され
ることになり、これによって、従来例で説明したように
、アーキテクチャの異なる第１及び第２ＣＰＵ３，１１
が同一データ配列のＲＡＭからデータを読み込んだ場合
に、それぞれデータの読み込み順序が異なる不具合が生
じるので、このことを無くすためである。

【０１１３】即ち、転送元ＲＡＭ９に符号１３で示すよ
うなＡＡＨ　，ＢＢＨ　，ＣＣＨ　，ＤＤＨ　の配列順
のデータが記憶されている場合に、そのままの配列で各
データＡＡＨ　〜ＤＤＨ　を転送先ＲＡＭ１２へ転送し
たのでは、この転送された各データＡＡＨ　〜ＤＤＨ　
を第２ＣＰＵ１１が読み込む場合に、ＡＡＨ　，ＢＢＨ
　，ＣＣＨ　，ＤＤＨ　と読み込んでしまい、第１ＣＰ
Ｕ３が転送元ＲＡＭ９のデータを読み込み場合のＢＢＨ
　，ＡＡＨ　，ＤＤＨ　，ＣＣＨ　の順序と異なってし
まう。

【０１１４】そこで、この不具合を解消するために転送
先ＲＡＭ１２のアドレス指定を行うアドレスデータＤ３
の変換が必要となる。

【０１１５】双方のＣＰＵ３，１１が各ＲＡＭ９，１２
から同順序でデータを読み込むようにするためには、転
送元ＲＡＭ９から転送先ＲＡＭ１２へデータを転送する
際に、ＡＡＨ　，ＢＢＨ　，ＣＣＨ　，ＤＤＨ　の配列
で転送元ＲＡＭ９に記憶されているデータが、ＢＢＨ　
，ＡＡＨ　，ＤＤＨ　，ＣＣＨ　の配列で転送先ＲＡＭ
１２に記憶されるように転送すればよい。

【０１１６】つまり、転送元ＲＡＭ９のアドレス「００
Ｈ　」の記憶領域から読み出されたデータＡＡＨ　が、
転送先ＲＡＭ１２のアドレス「０１Ｈ　」の記憶領域に
転送されるようにすればよいので、バイトアドレス変換
部２３に入力されるアドレスデータＤ３が「００Ｈ　」
、即ち２進数で「００００２　」の場合に、最下位ビッ
トを反転して「０００１２　」の変換アドレスデータＤ
４となるように変換されるようにすればよい。

【０１１７】以降同様に、アドレスデータＤ３が「０１
Ｈ　」、即ち「０００１２　」の場合に、最下位ビット
を反転して「００００２　」の変換アドレスデータＤ４
となるように変換されるようにすればよく、バイトアド
レス変換部２３は、このような機能動作を行うことによ
って入力されるアドレスデータＤ３を変換アドレスデー
タＤ４に変換して出力する。

【０１１８】ロングワードアドレス変換部２４は、アド
レス変換選択部２２から出力されるアドレスデータＤ３
を後述する機能動作に従って変換を行い、変換アドレス
データＤ５を出力する。

【０１１９】但し、このアドレスデータＤ３は、ロング
ワード型のデータを転送する際に転送先ＲＡＭ１２のア
ドレス指定を行うためのものである。

【０１２０】ＣＰＵがロングワード単位（ロングワード
型）でデータを読み込む場合には、例えば、符号１３の
ＲＡＭのＡＡＨ　，ＢＢＨ　，ＣＣＨ　，ＤＤＨ　のデ
ータを、第１ＣＰＵ３がＤＤＣＣＢＢＡＡＨ　と読み込
み、第２ＣＰＵ１１がＡＡＢＢＣＣＤＤＨ　と読み込む
不具合が生じる。

【０１２１】そこで、この不具合を無くすために、ロン
グワードアドレス変換部２４によるアドレスデータＤ３
の変換が必要となる。

【０１２２】双方のＣＰＵ３，１１が各ＲＡＭ９，１２
から同順序でデータを読み込むようにするためには、転
送元ＲＡＭ９から転送先ＲＡＭ１２へデータを転送する
際に、ＡＡＨ　，ＢＢＨ　，ＣＣＨ　，ＤＤＨ　の配列
で転送元ＲＡＭ９に記憶されているデータが、ＤＤＨ　
，ＣＣＨ　，ＢＢＨ　，ＡＡＨ　の配列で転送先ＲＡＭ
１２に記憶されるように転送すればよい。

【０１２３】つまり、転送元ＲＡＭ９のアドレス「００
Ｈ　」の記憶領域から読み出されたデータＡＡＨ　が、
転送先ＲＡＭ１２のアドレス「１１Ｈ　」の記憶領域に
転送されるようにすればよいので、ロングワードアドレ
ス変換部２４に入力されるアドレスデータＤ３が「００
Ｈ　」、即ち２進数で「００００２　」の場合に、下位
２ビットを反転して「００１１２　」の変換アドレスデ
ータＤ５となるように変換されるようにすればよい。

【０１２４】以降同様に、アドレスデータＤ３が「０１
Ｈ　」、即ち「０００１２　」の場合に、最下位ビット
を反転して「００１０２　」の変換アドレスデータＤ５
となるように変換されるようにすればよく、ロングワー
ドアドレス変換部２４は、このような機能動作を行うこ
とによってアドレスデータＤ３を変換アドレスデータＤ
５に変換して出力する。

【０１２５】次に、上述したデータ転送システムにおけ
る動作説明を行う。

【０１２６】最初に、ＤＭＡ転送制御時において、バイ
ト型のデータを転送する場合の説明を図４を参照して行
う。

【０１２７】但し、転送元ＲＡＭ９のアドレス「００Ｈ
　」，「０１Ｈ　」，「０２Ｈ　」，「０３Ｈ　」の記
憶領域に記憶されているデータＡＡＨ　，ＢＢＨ　，Ｃ
ＣＨ　，ＤＤＨ　を、転送先ＲＡＭ１２のアドレス「１
０００Ｈ　」，「１００１Ｈ　」，「１００２Ｈ　」，
「１００３Ｈ　」へ転送して記憶するものとする。

【０１２８】まず、ＤＭＡ転送制御時には、ＤＭＡＣ２
からＤＭＡ制御信号Ｓ１の”１”がＤＭＡ制御線９を介
してアドレス変換選択部２２へ出力されると共に、ライ
トストローブ信号Ｓ３の”１”がライトストローブ線２
５を介してアドレス変換選択部２２へ出力される。

【０１２９】そして、ＤＭＡＣ２によって、ＲＯＭ４か
ら転送元ＲＡＭ９のアドレスを指定するアドレスデータ
Ｄ１：「００Ｈ　」が読み出されてバス５を介して転送
データ構造保持部２１へ出力される。

【０１３０】転送データ構造保持部２１では、データ構
造テーブル２７に基づいてアドレスデータ「００Ｈ　」
がバイト型であることが認識され、これによってアドレ
ス変換制御信号Ｓ２の”１”がアドレス変換制御線２６
を介してアドレス変換選択部２２へ出力されると共に、
アドレスデータ「００Ｈ　」がバス５′を介してアドレ
ス変換選択部２２へ出力される。

【０１３１】アドレス変換選択部２２では、アドレス変
換制御信号Ｓ２の”１”が保持され、また、ＤＭＡ制御
信号Ｓ１が”１”であることからＤＭＡ転送制御中であ
ることが認識されると共に、ライトストローブ信号Ｓ３
が”１”であることからデータ読み出し状態であること
が認識され、アドレスデータ「００Ｈ」がバス５″を介
して転送元ＲＡＭ９へ出力される。

【０１３２】これによって転送元ＲＡＭ９のアドレス「
００Ｈ　」が指定されてその記憶領域のデータＡＡＨ　
が読み出される。

【０１３３】この読み出しによって、ライトストローブ
信号Ｓ３が”０”に変化する。

【０１３４】この時、ＤＭＡＣ２によって転送先ＲＡＭ
１２のアドレス「１０００Ｈ　」が読み取られ、これに
よってＲＯＭ４からアドレスデータＤ３：「１０００Ｈ
　」が読み出されてバス５を介して転送データ構造保持
部２１へ出力されるが、転送データ構造保持部２１のデ
ータ構造テーブル２７には該当アドレスが設定されてい
ないので、そのまま出力され、バス５′を介してアドレ
ス変換選択部２２へ出力される。

【０１３５】アドレス変換選択部２２では、ライトスト
ローブ信号Ｓ３が”０”に変化したことからデータ書き
込み状態であることが認識されているので、入力された
アドレスデータＤ３：「１０００Ｈ　」が、書込み時に
おける転送先ＲＡＭ１２アドレス指定用のものであるこ
とが認識され、また、保持されたアドレス変換制御信号
Ｓ２の”１”によって、転送データがバイト型のもので
あると認識されているので、アドレスデータＤ３：「１
０００Ｈ　」はバイトアドレス変換部２３へ出力される
。

【０１３６】このバイトアドレス変換部２３に入力され
たアドレスデータＤ３：「１０００Ｈ　」は、２進数「
１０００２　」に置き換えられた場合の最下位ビットが
反転されて「１００１２　」となり、この処理により得
られる変換アドレスデータＤ４：「１００１Ｈ　」がバ
ス５″、ＤＰＲＡＭ１０を介して転送先ＲＡＭ１２へ出
力される。

【０１３７】これによって転送先ＲＡＭ１２のアドレス
「１００１Ｈ　」が指定され、この指定アドレス「１０
０１Ｈ　」の記憶領域に、先に転送元ＲＡＭ９から読み
出されたデータＡＡＨ　が転送されて記憶される。

【０１３８】この転送が終了すると、ライトストローブ
信号Ｓ３が”１”となり再びデータの読み出し状態とな
る。

【０１３９】以降、前記したと同様に転送元ＲＡＭ９の
アドレス「０１Ｈ　」，「０２Ｈ　」，「０３Ｈ　」の
記憶領域に記憶されたデータＢＢＨ　，ＣＣＨ　，ＤＤ
Ｈ　が順次読み出されて、転送先ＲＡＭ１２のアドレス
「１０００Ｈ　」，「１００３Ｈ　」，「１００２Ｈ　
」順に記憶される。

【０１４０】即ち、転送元ＲＡＭ９にＡＡＨ　，ＢＢＨ
　，ＣＣＨ　，ＤＤＨ　の順序で記憶されていたデータ
が、転送先ＲＡＭ１２にＢＢＨ　，ＡＡＨ　，ＤＤＨ　
，ＣＣＨ　の順序で記憶される。

【０１４１】従って、転送先ＲＡＭ１２の各データを第
２ＣＰＵ１１が読み込んだ場合に、第１ＣＰＵ３が転送
元ＲＡＭ９の各データを読み込むのと同順序のＢＢＨ　
，ＡＡＨ　，ＤＤＨ　，ＣＣＨ　の順で読み込まれるこ
とになる。

【０１４２】また、最後のデータＤＤＨ　が転送された
時点で、ＤＭＡ制御信号Ｓ１は”０”となり、これによ
って、アドレス変換選択部２２では、保持されたアドレ
ス変換制御信号Ｓ２の”１”がクリアされる。

【０１４３】次に、ロングワード型のデータを転送する
場合の説明を図５を参照して行う。

【０１４４】但し、転送元ＲＡＭ９のアドレス「１００
Ｈ　」，「１０１Ｈ　」，「１０２Ｈ　」，「１０３Ｈ
　」の記憶領域に記憶されているデータＡＡＨ　，ＢＢ
Ｈ　，ＣＣＨ　，ＤＤＨ　を、転送先ＲＡＭ１２のアド
レス「２０００Ｈ　」，「２００１Ｈ　」，「２００２
Ｈ　」，「２００３Ｈ　」へ転送して記憶するものとす
る。

【０１４５】まず、ＤＭＡＣ２からＤＭＡ制御信号Ｓ１
の”１”及び、ライトストローブ信号Ｓ３の”１”がア
ドレス変換選択部２２へ出力される。

【０１４６】そして、ＤＭＡＣ２によって、ＲＯＭ４か
らアドレスデータＤ１：「１００Ｈ　」が読み出されて
転送データ構造保持部２１へ出力される。

【０１４７】転送データ構造保持部２１では、データ構
造テーブル２７に基づいてアドレスデータ「１００Ｈ　
」がロングワード型であることが認識され、これによっ
てアドレス変換制御信号Ｓ２の”２”がアドレス変換選
択部２２へ出力されると共に、アドレスデータ「１００
Ｈ　」がアドレス変換選択部２２へ出力される。

【０１４８】アドレス変換選択部２２では、信号Ｓ１及
びＳ３の”１”によってＤＭＡ転送制御中で且つデータ
読み出し状態であることが認識され、アドレスデータ「
１００Ｈ　」が転送元ＲＡＭ９へ出力される。

【０１４９】これによって転送元ＲＡＭ９のアドレス「
１００Ｈ　」が指定されてその記憶領域のデータＡＡＨ
　が読み出される。

【０１５０】この読み出しによって、ライトストローブ
信号Ｓ３が”０”に変化する。

【０１５１】この時、ＤＭＡＣ２によって転送先ＲＡＭ
１２のアドレス「２０００Ｈ　」が読み取られ、これに
よってＲＯＭ４からアドレスデータＤ３：「２０００Ｈ
　」が読み出されて転送データ構造保持部２１を介して
アドレス変換選択部２２へ出力される。

【０１５２】アドレス変換選択部２２では、ライトスト
ローブ信号Ｓ３が”０”に変化したことからデータ書き
込み状態であることと、アドレス変換制御信号Ｓ２の”
２”によって転送データがロングワード型のものである
と認識されているので、入力されたアドレスデータＤ３
：「２０００Ｈ　」はロングワードアドレス変換部２４
へ出力される。

【０１５３】このバイトアドレス変換部２３に入力され
たアドレスデータＤ３：「２０００Ｈ　」は、２進数「
１００００２　」に置き換えられた場合の下位２ビット
が反転されて「１００１１２　」となり、この処理によ
り得られる変換アドレスデータＤ５：「２００３Ｈ　」
が転送先ＲＡＭ１２へ出力される。

【０１５４】これによって転送先ＲＡＭ１２のアドレス
「２０１１Ｈ　」が指定され、この指定アドレス「２０
１１Ｈ　」の記憶領域に、先に転送元ＲＡＭ９から読み
出されたデータＡＡＨ　が転送されて記憶される。

【０１５５】この転送が終了すると、ライトストローブ
信号Ｓ３が”１”となり再びデータの読み出し状態とな
る。

【０１５６】以降同様に転送元ＲＡＭ９のアドレス「１
０１Ｈ　」，「１０２Ｈ　」，「１０３Ｈ　」の記憶領
域に記憶されたデータＢＢＨ　，ＣＣＨ　，ＤＤＨ　が
順次読み出されて、転送先ＲＡＭ１２のアドレス「２０
０２Ｈ　」，「２００１Ｈ　」，「２０００Ｈ　」順に
記憶される。

【０１５７】即ち、転送元ＲＡＭ９にＡＡＨ　，ＢＢＨ
　，ＣＣＨ　，ＤＤＨ　の順序で記憶されていたデータ
が、転送先ＲＡＭ１２にＤＤＨ　，ＣＣＨ　，ＢＢＨ　
，ＡＡＨ　の順序で記憶される。

【０１５８】従って、転送先ＲＡＭ１２の各データを第
２ＣＰＵ１１が読み込んだ場合に、第１ＣＰＵ３が転送
元ＲＡＭ９の各データを読み込むのと同順序のＤＤＨ　
，ＣＣＨ　，ＢＢＨ　，ＡＡＨ　の順で読み込まれるこ
とになる。

【０１５９】また、転送元ＲＡＭ９から最後のデータＤ
ＤＨ　が転送された時点で、ＤＭＡ制御信号Ｓ１は”０
”となり、アドレス変換制御信号Ｓ２の”２”がクリア
される。

【０１６０】次に、ワード型のデータを転送する場合の
説明を図６を参照して行う。

【０１６１】但し、転送元ＲＡＭ９のアドレス「２００
Ｈ　」，「２０１Ｈ　」，「２０２Ｈ　」，「２０３Ｈ
　」の記憶領域に記憶されているデータＡＡＨ　，ＢＢ
Ｈ　，ＣＣＨ　，ＤＤＨ　を、転送先ＲＡＭ１２のアド
レス「３０００Ｈ　」，「３００１Ｈ　」，「３００２
Ｈ　」，「３００３Ｈ　」へ転送して記憶するものとす
る。

【０１６２】まず、ＤＭＡ制御信号Ｓ１及びライトスト
ローブ信号Ｓ３の各”１”がアドレス変換選択部２２へ
出力される。

【０１６３】そして、ＲＯＭ４からアドレスデータＤ１
：「２００Ｈ　」が読み出されて転送データ構造保持部
２１へ出力される。

【０１６４】転送データ構造保持部２１では、データ構
造テーブル２７に基づいてアドレスデータ「２００Ｈ　
」がワード型であることが認識され、アドレス変換制御
信号Ｓ２の”０”がアドレス変換選択部２２へ出力され
ると共に、アドレスデータ「２００Ｈ　」が出力される
。

【０１６５】信号Ｓ１及びＳ３の”１”によってアドレ
ス変換選択部２２からアドレスデータ「２００Ｈ　」が
転送元ＲＡＭ９へ出力され、アドレス「２００Ｈ　」の
記憶領域のデータＡＡＨ　が読み出される。

【０１６６】この読み出しによって、ライトストローブ
信号Ｓ３が”０”に変化する。

【０１６７】この時、転送先ＲＡＭ１２のアドレス「３
０００Ｈ　」が読み取られることにより、ＲＯＭ４から
アドレスデータＤ３：「３０００Ｈ」が読み出されて転
送データ構造保持部２１を介してアドレス変換選択部２
２へ出力される。

【０１６８】アドレス変換選択部２２では、ライトスト
ローブ信号Ｓ３の”０”より書込み状態であり、アドレ
ス変換制御信号Ｓ２の”０”によって転送データがワー
ド型のものであると認識されているので、入力されたア
ドレスデータＤ３：「３０００Ｈ　」は転送先ＲＡＭ１
２へ出力される。

【０１６９】これによって転送先ＲＡＭ１２のアドレス
「３０００Ｈ　」が指定され、この指定アドレス「３０
００Ｈ　」の記憶領域に、先に転送元ＲＡＭ９から読み
出されたデータＡＡＨ　が転送されて記憶される。

【０１７０】この転送が終了すると、ライトストローブ
信号Ｓ３が”１”となり再びデータの読み出し状態とな
る。

【０１７１】以降同様に転送元ＲＡＭ９のアドレス「２
０１Ｈ　」，「２０２Ｈ　」，「２０３Ｈ　」の記憶領
域に記憶されたデータＢＢＨ　，ＣＣＨ　，ＤＤＨ　が
順次読み出されて、転送先ＲＡＭ１２のアドレス「３０
０１Ｈ　」，「３００２Ｈ　」，「３００３Ｈ　」順に
記憶される。

【０１７２】以上説明したように、本発明の実施例のＤ
ＭＡ転送方式によるデータ転送システムによれば、バイ
ト型、ロングワード型及びワード型の何れの構造のデー
タであっても、アーキテクチャの異なるＣＰＵのアクセ
スするＲＡＭ間でのデータ転送を行い、各ＣＰＵが同様
にデータを読み込むことが可能となる。

【０１７３】また、この方式によれば、転送データ構造
保持部２１に記憶されるデータ構造テーブル２７が転送
元ＲＡＭ９のアドレスと、このアドレスの記憶領域に記
憶されたデータがバイト型、ロングワード型及びワード
型の何れのデータ構造であるかを対比させたもので済む
ので、つまり従来のように１対１のアドレス変換テーブ
ル８を用いないで済むので、転送データ量が増加しても
従来に比べテーブル容量をかなり減少させることができ
る。従って、システム全体を小型にすることができる。

【０１７４】

【発明の効果】以上説明したように、本発明によれば、
転送データ量が増大してもＤＭＡ転送を行うシステムを
小型で実現することができる効果がある。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の一実施例のＤＭＡ転送方式によるデー
タ転送システムのブロック構成図である。

【図３】図２に示す転送データ構造保持部に記憶される
データ構造テーブルの構成図である。

【図４】図２に示すデータ転送システムにおけるＤＭＡ
転送時のバイト型データの転送動作を説明するための図
である。

【図５】図２に示すデータ転送システムにおけるＤＭＡ
転送時のロングワード型データの転送動作を説明するた
めの図である。

【図６】図２に示すデータ転送システムにおけるＤＭＡ
転送時のワード型データの転送動作を説明するための図
である。

【図７】従来のＤＭＡ転送方式によるデータ転送システ
ムのブロック構成図である。

【図８】図７に示すアドレス変換部に記憶されるアドレ
ス変換テーブルの構成図である。

【図９】アーキテクチャの異なるＣＰＵでＲＡＭのデー
タを読み込んだ際に、読み込み順序が異なることを説明
するための参照図である。

【符号の説明】

２　　ＤＭＡコントローラ３　　第１ＣＰＵ９　　第１メモリ１１　　第２ＣＰＵ１２　　第２メモリ２１　　転送データ構造保持手段２２　　アドレス変換選択手段２３　　第１アドレス変換手段２４　　第２アドレス変換手段Ｓ１　　ＤＭＡ制御信号Ｓ２　　アドレス変換制御信号Ｓ３　　ライトストローブ信号Ｄ１　　転送元アドレスデータＤ３　　転送先アドレスデータＤ４　　第１アドレス変換手段２３から出力される変換
アドレスデータＤ５　　第２アドレス変換手段２４から出力される変換
アドレスデータ

Claims

【特許請求の範囲】

【請求項１】　　ＤＭＡコントローラ（２）　によるＤ
ＭＡ転送制御によって第１ＣＰＵ（３）　がアクセスす
る第１メモリ（９）　から第２ＣＰＵ（１１）がアクセ
スする第２メモリ（１２）へデータを転送するＤＭＡ転
送方式において、ＤＭＡ転送制御時に、前記ＤＭＡコン
トローラ（２）　によりアドレス記憶手段（４）　から
読み取られた前記第１メモリ（９）　の任意アドレスに
対応する転送元アドレスデータ（Ｄ１）が入力されるこ
とによって、該転送元アドレスデータ（Ｄ１）に対応す
る該第１メモリ（９）　の記憶領域のデータ構造に応じ
たアドレス変換制御信号（Ｓ２）を出力すると共に、該
転送元アドレスデータ（Ｄ１）を出力する転送データ構
造保持手段（２１）と、該アドレス変換制御信号（Ｓ２
）を保持し、また、該ＤＭＡコントローラ（２）　から
出力されるＤＭＡ転送制御中を示すＤＭＡ制御信号（Ｓ
１）及びデータ読み出し状態／書き込み状態の何れかを
示すライトストローブ信号（Ｓ３）により、ＤＭＡ転送
制御中であるかそうでないかを判断すると共に、データ
読み出し状態か又は書き込み状態かを判断することによ
って、ＤＭＡ転送制御中で且つデータ読み出し状態の場
合に該転送元アドレスデータ（Ｄ１）を該第１メモリ（
９）　へ出力し、ＤＭＡ転送制御中で且つデータ書き込
み状態の場合に、該第１メモリ（９）　からのデータ出
力時に該ＤＭＡコントローラ（２）　により該アドレス
記憶手段（４）　から読み取られた前記第２メモリ（１
２）の任意アドレスに対応する転送先アドレスデータ（
Ｄ３）を、保持された該アドレス変換制御信号（Ｓ２）
に応じて、選択的に出力するアドレス変換選択手段（２
２）と、該アドレス変換選択手段（２２）から出力され
る該転送先アドレスデータ（Ｄ３）を、該転送先アドレ
スデータ（Ｄ３）による第２メモリのアドレス指定以外
のアドレスを指定するアドレスデータに変換し、この変
換された変換アドレスデータ（Ｄ４，Ｄ５）を該第２メ
モリ（１２）へ出力する第１及び第２アドレス変換手段
（２３，２４）　とを具備し、前記第１アドレス変換手
段（２３）から出力される変換アドレスデータ（Ｄ４）
、前記第２アドレス変換手段（２４）から出力される変
換アドレスデータ（Ｄ５）、前記アドレス変換選択手段
（２２）から出力される転送先アドレスデータ（Ｄ３）
の何れかによって指定される前記第２メモリ（１２）の
アドレスの記憶領域に、前記第１メモリ（９）　から読
み出されたデータを転送して記憶することを特徴とする
ＤＭＡ転送方式。
【請求項２】　　前記転送データ構造保持手段（２１）
に、前記転送元アドレスデータ（Ｄ１）と、該転送元ア
ドレスデータ（Ｄ１）により指定される第１メモリ（９
）　のアドレスの記憶領域のデータ構造との対応付けに
よって前記アドレス変換制御信号（Ｓ２）が定まるデー
タ構造テーブルを記憶させたことを特徴とする請求項１
記載のＤＭＡ転送方式。
【請求項３】　　前記第１アドレス変換手段（２３）が
、前記アドレス変換選択手段（２２）から出力される転
送先アドレスデータ（Ｄ３）を変換する際に、該転送先
アドレスデータ（Ｄ３）の２進数表現時の最下位ビット
を反転させることによって前記変換アドレスデータ（Ｄ
４）に変換するようにしたことを特徴とする請求項１記
載のＤＭＡ転送方式。
【請求項４】　　前記第２アドレス変換手段（２４）が
、前記アドレス変換選択手段（２２）から出力される転
送先アドレスデータ（Ｄ３）を変換する際に、該転送先
アドレスデータ（Ｄ３）の２進数表現時の下位２ビット
を反転させることによって前記変換アドレスデータ（Ｄ
５）に変換するようにしたことを特徴とする請求項１記
載のＤＭＡ転送方式。
【請求項５】　　前記第１メモリ（９）　から前記第２
メモリ（１２）へのデータ転送後に、前記第２ＣＰＵ（
１１）が該第２メモリ（１２）の転送データを読み込ん
だ場合、前記第１ＣＰＵ（３）　が該第１メモリ（９）
　に記憶された転送データを読み込んだ際のデータ読み
込み順序と同順序となる該第２メモリ（１２）のアドレ
ス指定を行うことができるように、前記第１及び第２ア
ドレス変換手段（２３，２４）　が前記転送先アドレス
データ（Ｄ３）を変換するようにしたことを特徴とする
請求項１記載のＤＭＡ転送方式。