JPS61184655A - デ−タ転送方式 - Google Patents
デ−タ転送方式Info
- Publication number
- JPS61184655A JPS61184655A JP2595485A JP2595485A JPS61184655A JP S61184655 A JPS61184655 A JP S61184655A JP 2595485 A JP2595485 A JP 2595485A JP 2595485 A JP2595485 A JP 2595485A JP S61184655 A JPS61184655 A JP S61184655A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- microprocessor
- bus
- input circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はデータ転送方式に関し、特にマイクロプロセッ
サのデータバス長よりも大きなデータ長を有する回路へ
データを送出するデータ転送方式従来、マイクロプロセ
ッサのデータ長よりも大きなデータ長を有する回路へデ
ータを書込む場合には、マイクロプロセッサのデータ長
の単位で複数回の書込み命令を実行するようにして行わ
れている。
サのデータバス長よりも大きなデータ長を有する回路へ
データを送出するデータ転送方式従来、マイクロプロセ
ッサのデータ長よりも大きなデータ長を有する回路へデ
ータを書込む場合には、マイクロプロセッサのデータ長
の単位で複数回の書込み命令を実行するようにして行わ
れている。
かかる従来の方式では、１つのアドレスにデータをセッ
トするのに複数回の書込み命令が必要となるので、デー
タの振分は回路が必要となり、テンポラリな書込み用の
レジスタを使用しなければデータの書換えの同期がとれ
ないという欠点がある。
トするのに複数回の書込み命令が必要となるので、デー
タの振分は回路が必要となり、テンポラリな書込み用の
レジスタを使用しなければデータの書換えの同期がとれ
ないという欠点がある。
発明の目的
本発明は上記従来の欠点を除去すべくなされたものであ
り、その目的とするところは、マイクロプロセッサのデ
ータ長よりも長いデータ長を有するデータ出力を単に一
回の書込み命令のみでマイクロプロセッサから他のデー
タ入力回路へ書込むようにしたデータ転送方式を提供す
ることにある。
り、その目的とするところは、マイクロプロセッサのデ
ータ長よりも長いデータ長を有するデータ出力を単に一
回の書込み命令のみでマイクロプロセッサから他のデー
タ入力回路へ書込むようにしたデータ転送方式を提供す
ることにある。
１１立旦虜
本発明によるデータ転送方式は、ｎビットのデータ長を
有するマイクロプロセッサからｍビット（ｎ、ｍはｍ＞
ｎ＞０なる整数）のデータ長を有するデータ入力回路へ
ｍビットのデータを転送するデータ転送方式を対象とし
、その特徴とするところは、マイクロプロセッサからの
ｍビットのデータ出力のうちｎビットをこのマイクロプ
ロセッサとデータ入力回路との間に設けられているｎビ
ットデータバスにより送出し、当該ｍビットのデータ出
力のうち残余のｍ−ｎビットをマイクロプロセッサとデ
ータ入力回路との間に設けられているアドレスバスによ
り送出するようにしたことにある。
有するマイクロプロセッサからｍビット（ｎ、ｍはｍ＞
ｎ＞０なる整数）のデータ長を有するデータ入力回路へ
ｍビットのデータを転送するデータ転送方式を対象とし
、その特徴とするところは、マイクロプロセッサからの
ｍビットのデータ出力のうちｎビットをこのマイクロプ
ロセッサとデータ入力回路との間に設けられているｎビ
ットデータバスにより送出し、当該ｍビットのデータ出
力のうち残余のｍ−ｎビットをマイクロプロセッサとデ
ータ入力回路との間に設けられているアドレスバスによ
り送出するようにしたことにある。
実施例
以下、図面を用いて本発明の詳細な説明する。
図は本発明の実施例のブロック図であり、マイクロプロ
セッサ１は例えば８ビツトのデータバス１０によりプロ
グラムメモリ２と更にはデータ入力回路３とに夫々接続
されており、このマイクロプロセッサ１とプログラムメ
モリ２及びデータ入力回路３との間で８ビツトのデータ
伝送が夫々可能となっている。データ入力回路３は８ビ
ツトよりも長い例えば１３ビツトのデータ長を有する構
成とする。
セッサ１は例えば８ビツトのデータバス１０によりプロ
グラムメモリ２と更にはデータ入力回路３とに夫々接続
されており、このマイクロプロセッサ１とプログラムメ
モリ２及びデータ入力回路３との間で８ビツトのデータ
伝送が夫々可能となっている。データ入力回路３は８ビ
ツトよりも長い例えば１３ビツトのデータ長を有する構
成とする。
かかるマイクロプロセッサシステムでは、マイクロプロ
セッサ１が８ビツトデータ長構成であるのでそれに応じ
たアドレスデータ長構成となっており、よって、マイク
ロプロセッサ１とプログラムメモリ２及びデータ入力回
路３との間に設けられるアドレスデータバスは当該アド
レスデータ長に対応して設計されている。しかしながら
、一般には、このアドレスデータバスのすべての容量を
使用することは少なく、この場合には残余のアドレスデ
ータバスのビット線は遊びとなることになる。
セッサ１が８ビツトデータ長構成であるのでそれに応じ
たアドレスデータ長構成となっており、よって、マイク
ロプロセッサ１とプログラムメモリ２及びデータ入力回
路３との間に設けられるアドレスデータバスは当該アド
レスデータ長に対応して設計されている。しかしながら
、一般には、このアドレスデータバスのすべての容量を
使用することは少なく、この場合には残余のアドレスデ
ータバスのビット線は遊びとなることになる。
そこで、本発明では、この遊びのアドレスデータバスを
データ送出用のバスとして使用するようにしたものであ
り、マイクロプロセッサ１から送出される１３ビツトの
データのうち８ビツトはデータバス１０により送出され
、残余の５ビツトのデータはこの遊びのアドレスデータ
バス１１を用いてデータ入力回路３へ送出するものであ
る。
データ送出用のバスとして使用するようにしたものであ
り、マイクロプロセッサ１から送出される１３ビツトの
データのうち８ビツトはデータバス１０により送出され
、残余の５ビツトのデータはこの遊びのアドレスデータ
バス１１を用いてデータ入力回路３へ送出するものであ
る。
実際に使用されるアドレスデータバスとしては、１２と
１３とにより示されるバスであり、バス１２はプログラ
ムメモリ２とデータ入力回路３とのいずれかを選択する
回路選択線として作用し、データ入力回路３へはマイク
ロプロセッサ１から直接に接続され、またプログラムメ
モリ２へはインバータ４を介して接続されるようになっ
ている。
１３とにより示されるバスであり、バス１２はプログラ
ムメモリ２とデータ入力回路３とのいずれかを選択する
回路選択線として作用し、データ入力回路３へはマイク
ロプロセッサ１から直接に接続され、またプログラムメ
モリ２へはインバータ４を介して接続されるようになっ
ている。
バス１３は、プログラムメモリ２及びデータ入力回路３
へのアドレッシング信号線であり、プログラムメモリ２
とデータ入力回路３とに直接接続される。
へのアドレッシング信号線であり、プログラムメモリ２
とデータ入力回路３とに直接接続される。
マイクロプロセッサ１からデータ入力回路３ヘデータを
書込む場合、書込み命令のメモリアドレス線のうち数ビ
ット（本例では、１３−８＝５ビツトに相当）を書込み
データの一部として使用し、データ入力回路３ヘバス１
１を使用して送出する。
書込む場合、書込み命令のメモリアドレス線のうち数ビ
ット（本例では、１３−８＝５ビツトに相当）を書込み
データの一部として使用し、データ入力回路３ヘバス１
１を使用して送出する。
そして残りのアドレスデータ（１２，１３）によりデー
タ入力回路３の選択を行って、−命令でマイクロプロセ
ッサ１のデータ長より長いデータをデータ入力回路３へ
書込むことが可能となるのである。
タ入力回路３の選択を行って、−命令でマイクロプロセ
ッサ１のデータ長より長いデータをデータ入力回路３へ
書込むことが可能となるのである。
１豆立皇１
このように、本発明によれば、マイクロプロセッサのア
ドレスデータバスをデータ入力回路のデータ入力バスに
接続するようにして、簡単にかつ高速にマイクロプロセ
ッサのデータ長よりも長いデータ長のデータをデータ入
力回路へ書込むことが可能となる。よって、特別にデー
タ長の長いマイクロプロセッサシステムを新たに設計す
る必要がなく、既存のデータ長のマイクロプロセッサシ
ステムを使用してより長いデータ長を有するマイクロプ
ロセッサシステムが構築できることとなるのである。
ドレスデータバスをデータ入力回路のデータ入力バスに
接続するようにして、簡単にかつ高速にマイクロプロセ
ッサのデータ長よりも長いデータ長のデータをデータ入
力回路へ書込むことが可能となる。よって、特別にデー
タ長の長いマイクロプロセッサシステムを新たに設計す
る必要がなく、既存のデータ長のマイクロプロセッサシ
ステムを使用してより長いデータ長を有するマイクロプ
ロセッサシステムが構築できることとなるのである。
図は本発明の実施例のブロック図である。
主要部分の符号の説明
１・・・・・・マイクロプロセッサ
３・・・・・・データ入力回路
１０・・・・・・データバス
Claims (1)
- ｎビットのデータ長を有するマイクロプロセッサからｍ
ビット（ｎ、ｍはｍ＞ｎ＞０なる整数）のデータ長を有
するデータ入力回路へｍビットのデータを転送するデー
タ転送方式であって、前記マイクロプロセッサからのｍ
ビットのデータ出力のうちｎビットをこのマイクロプロ
セッサと前記データ入力回路との間に設けられているｎ
ビットデータバスにより送出し、前記ｍビットのデータ
出力のうち残余のｍ−ｎビットを前記マイクロプロセッ
サと前記データ入力回路との間に設けられているアドレ
スバスにより送出するようにしたことを特徴とするデー
タ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2595485A JPS61184655A (ja) | 1985-02-13 | 1985-02-13 | デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2595485A JPS61184655A (ja) | 1985-02-13 | 1985-02-13 | デ−タ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61184655A true JPS61184655A (ja) | 1986-08-18 |
Family
ID=12180149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2595485A Pending JPS61184655A (ja) | 1985-02-13 | 1985-02-13 | デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61184655A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01248998A (ja) * | 1988-03-28 | 1989-10-04 | Matsushita Electric Works Ltd | モータ制御回路 |
| WO1998019245A1 (fr) * | 1996-10-28 | 1998-05-07 | I-O Data Device Inc. | Procede de transfert de donnees |
-
1985
- 1985-02-13 JP JP2595485A patent/JPS61184655A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01248998A (ja) * | 1988-03-28 | 1989-10-04 | Matsushita Electric Works Ltd | モータ制御回路 |
| WO1998019245A1 (fr) * | 1996-10-28 | 1998-05-07 | I-O Data Device Inc. | Procede de transfert de donnees |
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