JPH06332847A - バス変換結合回路 - Google Patents

Abstract

(57)【要約】 【目的】バス形式の異なる２つのバスを相互に接続する
場合に使用され、変換すべきオーダやコマンドが追加や
変換パターンの変更に対して柔軟に対応でき、かつ変換
速度も大きいバス変換結合回路を提供する。 【構成】第１のバス１１おけるオーダやコマンド、デー
タを第２のバス１２に適合するようにどのように変換す
るかという情報（バス変換情報）を格納するメモリ２１
を用意し、メモリ２１から出力されるバス変換情報に応
じて、各変換回路（データ配置変換回路２４₁〜２４₈,
２５₁〜２５₉、制御信号変換回路１５）において信号の
変換が行なわれるようにする。データ配置変換回路２４
₁〜２４₈,２５₁〜２５₉については、デコード回路１８
の出力により、所定の変換パターンに対応するものが選
択されるようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はバス形式の異なる２つの
バスを相互に結合するために使用されるバス変換結合回
路に関する。

【０００２】

【従来の技術】従来、構造や形式、バス幅などが異なる
２つのバスがあり、これら相互を結合して一方のバスか
ら他方のバスにアクセス可能となるようにする場合、
２つのバス境界部に、ビット位置変換や制御線変換やタ
イミング制御などの回路を組み合わせたバス変換回路を
設けるか、あるいは、バス境界部にレジスタを設けて
制御内容を一時的にストアし、相手側プロセッサに処理
の代行を依頼しＩ／Ｏを制御するようにしていた。例え
ば特開平２−３００９５６号公報には、ホストシステム
バスとＩ／Ｏスレーブバスとの相互結合を行なうための
バス変換回路が開示されている。

【０００３】

【発明が解決しようとする課題】バス変換回路は、変更
しようとするバス形式が異なるほど、また変換すべきオ
ーダやコマンドの種類が多いほど、変換パターンが多岐
に渡る。このため、それぞれのオーダやコマンドに即し
た変換回路を用意することになって、回路規模が大きく
なる。またこの種のバス変換回路は回路の小型化などの
ためにゲートアレイなどとされるのが一般的であって、
このため、変換すべきオーダやコマンドを追加する場合
や変換パターンの変更があったときに簡単に回路の追加
変更を行なうことはできない。

【０００４】一方、相手バス側のプロセッサに処理を依
頼する方法を取ると、相手側プロセッサの状態によって
は処理時間が長くなってしまい、さらにその処理時間も
大幅に変動する可能性があるという問題点がある。

【０００５】本発明の目的は、変換すべきオーダやコマ
ンドが追加や変換パターンの変更に対して柔軟に対応で
き、かつ変換速度も大きいバス変換結合回路を提供する
ことにある。

【０００６】

【課題を解決するための手段】本発明のバス変換結合回
路は、バス変換情報を保持して出力するメモリと、前記
バス変換情報に応じて２つのバス間の信号の変換を行な
う変換回路とを有する。

【０００７】

【作用】一方のバスにおけるオーダやコマンド、データ
を他方のバスに適合するようにどのように変換するかと
いう情報（バス変換情報）を格納するメモリを用意し、
メモリから出力されるバス変換情報に応じて変換回路に
おいて信号の変換が行なわれるようにするので、オーダ
やコマンドの追加や変換パターンの変更があった場合に
メモリの内容を書き換えることにより、これら追加や変
更に柔軟に対応することができる。

【０００８】メモリとしては、各種のＲＯＭやＲＡＭを
適宜利用することができる。メモリに格納されるバス変
換情報の種類としては、バス制御信号変換情報、バスデ
ータ配置変換情報、I/Oアドレス／I/Oコントロール情報
などがある。メモリにはそのアドレスごとに異なるオー
ダやコマンドに対するバス変換情報が格納されるように
し、さらに、バス変換結合回路が少なくとも一方のバス
から変換すべきコマンドやオーダを受信したときにその
コマンドやオーダをメモリに対するアドレス入力となる
ようにする。

【０００９】一方、変換回路は、アドレス情報や制御情
報、制御信号、書込みデータや読み取りデータ等など変
換するものであって、例えば、バスにおけるビット位置
を変換する回路、制御信号を変換する回路、タイミング
制御回路などが挙げられる。本発明では、メモリの出力
側にデコーダ回路を接続し、さらに、複数の変換回路、
例えば複数のバスビット位置変換回路、複数の制御信号
変換回路、複数のタイミング制御回路などを設け、これ
ら複数の変換回路がデコーダ回路でのデコード結果に応
じて適宜選択されるようにすることができる。もちろん
これら複数の変換回路は異なるオーダやコマンドなどに
対応するものであり、変換回路の組み合わせにより数多
くのバス形式のそれぞれに適合できるようになってい
る。

【００１０】このようにバス変換結合回路を構成するこ
とにより、このバス変換結合回路が変換すべきコマンド
やオーダを受信したとき、メモリは記憶されているバス
変換情報を変換回路に渡し、変換回路ではメモリからの
バス変換情報をもとにコマンドやオーダに即した変換が
行なわれることになる。

【００１１】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例のバス変換結合回
路の構成を示すブロック図である。なお、以下の説明に
おいてｘビット目とは、最下位ビットを０番目のとして
数えたときにそのビットが最下位側からｘ番目のビット
であることを表わしている。

【００１２】このバス変換結合回路は、３２ビット幅の
第１のバス１１と第２のバス１２とを相互に結合するた
めに使用されるものである。第１のバス１１はプロセッ
サバスであり、第２のバス１２はＩ／Ｏバスであって、
第１のバス１１側からの制御によって、第２のバス１２
に対してＩ／Ｏデータの読み書きがなされるようになっ
ている。第１のバス１１から第２のバス１２に書込まれ
るデータは、４ビット幅の第１のデータ、８ビット幅の
第２のデータ、２ビット幅の第３のデータからなる。ま
ず、各バス１１,１２におけるビット配置を説明する。

【００１３】第１のバス１１のビット構成が図２に示さ
れている。第１のバス１１から第２のバス１２に向けて
出力される３２ビット幅のデータは、図２(a)に示され
るように、３１ビット目から２５ビット目までの７ビッ
トはオーダ／コマンド領域５６であり、２４ビット目か
ら０ビット目までの２５ビットが第２のバス１２に出力
される書込みデータとなっている。ただし、書込みデー
タは細分化されかつ無効データ領域５３,５５を含む構
成となっている。すなわち、０ビット目から３ビット目
までの４ビットが第１のデータに対応する領域５１、４
ビット目から１１ビット目までの８ビットが第２のデー
タに対応する領域５２、１８ビット目と１９ビット目の
２ビットが第３のデータに対応する領域５４である。ま
た、１２ビット目から１７ビット目までと２０ビット目
から２４ビット目まではそれぞれ無効データ領域５３,
５５である。一方、第１のバス１１に読み込まれる読み
取りデータは、図２(b)に示されるように、３２ビット
幅である。

【００１４】第２のバス１２にこのバス変換結合装置か
ら出力される３２ビット幅のデータは、I/Oアドレス情
報／I/Oコントロール情報と書込みデータとに大別され
る。I/Oアドレス情報／I/Oコントロール情報は、第２の
バス１２に接続されるであろうＩ／Ｏ機器を制御するた
めの情報であり、第１のバス１１のオーダ／コマンドデ
ータが変換された情報である。I/Oアドレス情報／I/Oコ
ントロール情報は、図３(a)に示すように、３２ビット
のうち２０ビット目から２７ビット目までの８ビットで
ある。書込みデータは、図３(b)に示されるように３つ
に細分化されている。０ビット目から７ビット目までの
８ビットの領域６１は第２データに対応し、８ビット目
と９ビット目の２ビットの領域６２は第３のデータに対
応し、２８ビット目から３１ビット目までの４ビットの
領域６３は第２のデータに対応する。第２のバス１２か
ら出力される読み取りデータは、図３(c)に示すよう
に、３２ビット幅である。

【００１５】本実施例のバス変換結合装置には、第１の
バス１１からこのバス変換結合装置に入力するデータを
保持して出力するレジスタ１３と、第２のバス１２に出
力するI/Oアドレス情報／I/Oコントロール情報を一時的
に格納するＩ／Ｏ情報レジスタ１６と、第２のバス１２
に出力される書込みデータを一時的に格納するデータレ
ジスタ１７とが設けられている。第１のバス１１側のレ
ジスタ１３と第２のバス１２側のＩ／Ｏ情報レジスタ１
６およびデータレジスタ１７とは、並列に設けられた８
個のデータ配置変換回路２４₁〜２４₈によって接続され
ている。これらデータ配置変換回路２４₁〜２４₈は、第
１のバス１１から第２のバス１２に向かうデータのビッ
ト配置を変換するためのものであり、後述するデコーダ
回路１８の出力によっていずれか１つが選択されるよう
になっている。同様に、第２のバス１２から第１のバス
１１に向かうデータのビット配列を変換するために、９
個のデータ配置変換回路２５₁〜２５₉が並列に設けられ
ている。このデータ配置変換回路２５₁〜２５₉も、デコ
ーダ回路１８の出力によって、いずれか１つが選択され
るようになっている。

【００１６】第１のバス１１に対応して制御信号送受信
回路１４が、第２のバス１２に対応して制御信号変換回
路１５が、それぞれ設けられている。制御信号送受信回
路１４は、不図示のプロセッサ側からバスアドレス／デ
ータ送信信号７１とバス方向制御信号７２を受信し、こ
のプロセッサ側にバス応答信号７３を送信する。一方、
制御信号変換回路１５は、後述するメモリ２１からの制
御信号変換情報７８とバス制御信号７９によって制御さ
れ、不図示のＩ／Ｏ機器側からのバス応答信号７７を受
信し、Ｉ／Ｏ機器側にバスアドレス制御信号７４、バス
データ制御信号７５、バスリード／ライト信号７６を出
力する。

【００１７】さらにこのバス変換結合回路には、バス変
換情報を保持するメモリ２１が備えられている。メモリ
２１は、入力するアドレス情報２２をアドレス入力と
し、バス変換情報を変換情報データ２３として出力する
ものである。アドレス情報２２としては、レジスタ１３
からのオーダ／コマンドがそのまま入力する。メモリ２
１からの変換情報データ２３は、制御信号変換回路１５
とＩ／Ｏ情報レジスタ１６とデコーダ回路１８に出力さ
れる。デコーダ回路１８は、変換情報データ２３のうち
データ配置変換回路選択情報７０をデコードし、データ
配置変換回路２４ ₁〜２４₈のいずれか、データ配置変換
回路２５₁〜２５₉のいずれかを選択し、選択されたデー
タ配置変換回路が動作するようにする。

【００１８】次に、データ配置変換回路の構成について
説明する。各データ配置変換回路は、第１のバス１１か
ら第２のバス１２を制御する場合におよそ考えられる書
込みデータや読み取りデータのビット配列変更パターン
をワイヤードロジックにて回路化したもので構成されて
いる。これらデータ配置変換回路の中から、第１のバス
１１側からのオーダやコマンドに適合するデータ配置変
換を行なうものを選択することにより、適切なバスデー
タの配置変換が行われる。よって異なるコマンドやオー
ダでもデータ配置変換パターンが同一なら同一のデータ
配置変換回路が共用でき、簡略化がはかれる。本実施例
では、上述したように、書込みデータの変換用に８個の
データ配置変換回路２４₁〜２４₈が用意され、読み取り
データの変換用に９個のデータ配置変換回路２５₁〜２
５₉が用意されている。なお、データ配置変換回路２
４₈,２５₉を選択するための信号については、第１のバ
ス１１からの読み取りのコマンドまたはオーダにおいて
書込みデータの一部にサブコマンドが含まれている場合
を想定し、データ配置変換回路２４₈を使用してI/Oアド
レス情報／I/Oコントロール情報ヘの置き換えを行ない
つつ、第２のバス１２側からの読み取りデータの変換の
ためにデ一タ配置変換回路２５₉も同時に選択されるよ
う構成してある。ここでは、第１のバス１１からの書込
みデータを第２のバス１２に適合するようにビット配置
を変換するためのデータ配置変換回路２４ ₁〜２４₈を例
に挙げ、図４を用いて説明する。

【００１９】このデータ配置変換回路は、第１のバス１
１側から２５ビット幅の書込みデータ（第１のバス１１
の０ビット目〜２４ビット目まで）を入力とし、ビット
配置を変換して３２ビット幅の書込みデータとして第２
のバス１２に出力するものであって、デコーダ回路１８
のデコード出力であるデータ配置変換回路選択信号８１
によって選択されるものである。データ配置変換回路選
択信号８１によってゲート制御される１４個の３ステー
トゲート８２と、バスを終端するための１１個の終端回
路８３と、データ配置変換回路選択信号８１が入力した
ときに"０"を出力しその他のときには高インピーダンス
状態となる１８個のゲート回路８４とによって構成され
ている。第１のバス１１側の１８ビット目と１９ビット
目からの入力は、２個の３ステートゲート８２を介し
て、それぞれ、第２のバス１２側の８ビット目と９ビッ
ト目に出力される。同様に、第１のバス１１側の４ビッ
ト目から１１ビット目は、８個の３ステートゲート８２
を介してそれぞれ第２のバス１２側の０ビット目から７
ビット目に変換される。同様に、第１のバス１１側の０
ビット目から３ビット目は、４個の３ステートゲート８
２を介してそれぞれ第２のバス１２側の２８ビット目か
ら３１ビット目に変換される。第１のバス１１側の無効
データ領域の各ビット（１２ビット目〜１７ビット目、
２０ビット目〜２４ビット目）は、それぞれ終端回路８
３で終端されている。そして、各ゲート回路８４は、第
２のバス１２の１０ビット目から２７ビット目まで（第
２のバス１２への書込みデータにおける無効データ領
域）にそれぞれ"０"を出力する。したがって、データ配
置変換回路選択信号８１が入力していない場合には、３
２ビット幅の出力は全て高インピーダンス状態となる。
一方、データ配置変換回路選択信号８１が入力した場合
には、図２(a)に示すビット配置の書込みデータが図３
(b)に示すようなビット配置の書込みデータになるよう
に、ビット位置が変換されることになる。

【００２０】次に、このバス変換結合回路の動作を説明
する。

【００２１】第１のバス１１側から３２ビット幅のデー
タを受信したとき、このデータはレジスタ１３に保持さ
れる。そして、７ｂｉｔのオーダ／コマンド領域５６の
データがメモリ２１に対してアドレス情報２２として渡
される。メモリ２１は、渡されたアドレス情報２２に応
じた変換情報データ２３を出力する。この変換情報デー
タ２３が、各変換回路（制御信号変換回路１５やデータ
配置変換回路２４₁〜２４₈,２５₁〜２５₉）における変
換情報となる。メモリ２１には、予めアドレス情報とし
て入力されるコマンドやオーダの変換パターンに応じた
変換情報データが用意されている。

【００２２】図５は、メモリ２１における変換パターン
の一例、すなわちアドレス情報２２と変換情報データ２
３との対応関係の一例を示す図である。変換情報データ
２３は１６ビット幅である。このうち１５ビット目は、
入力されたアドレス情報が有効であったか無効であった
かの無効／有効判断情報９１である。１４ビット目と１
３ビット目は、変換後のバスデータや各制御情報出力の
タイミングなどの制御信号変換情報７８である。１２ビ
ット目は、第２のバス１１側に対する制御信号情報７９
である。１１ビット目から８ビット目までは、書き込み
または読み取りデータのビット配列をそれぞれのバスに
合った配列に並び替えるためのデータ配置変換回路選択
信号情報７０である。７ビット目から０ビット目まで
は、第２のバス１２側へのI/Oアドレス情報／I/0コント
ロール情報８０である。第２のバス１２側でI/Oアドレ
ス情報／I/0コントロール情報およびデータ配置の変更
があった場合は、メモリ２１上において、アドレス情報
２２に対する変換情報データ２３との対応関係を変更後
の状態に合うように書換えればよい。

【００２３】変換情報データ２３を受け取った場合、変
換情報データの１５ビット目の無効／有効判断情報９１
を参照し、有効なコマンドやオーダを受信したと判断す
ると各変換回路を起動する。本実施例では、無効／有効
判断情報９１において、"１"を無効に対応させ、"０"を
有効なオーダやコマンドを受信した場合に対応させてい
る。よって変換すべきオーダやコマンドでない場合に
は、無効／有効判断情報９１の値は"１"となり、各変換
回路は起動しない。

【００２４】次に、データ配置変換回路２４₁〜２４₈,
２５₁〜２５₉の選択が、メモリ２１からの変換情報デー
タのうちデータ配置変換回路選択信号情報７０をもとに
行われる。データ配置変換回路選択信号情報７０は４ビ
ット幅であるので、この４ビットで１６進コードを構成
し、デコーダ回路１８を通しこの４ビットを１６本に分
解して、適合したデータ配置変換回路を選択する。その
結果、選択されたデータ配置変換回路において書込みデ
ータの変換が行なわれ、変換されたデータはデータレジ
スタ１７に一時的に保存される。

【００２５】第２のバス１２側に出力されるI/Oアドレ
ス情報／I/0コントロール情報については、図３(a)に示
されるように８ビット構成であるので、メモリ２１の変
換情報データ２３のうちのI/Oアドレス情報／I/0コント
ロール情報８０をそのまま使用している。出力されるI/
Oアドレス情報／I/0コントロール情報も、Ｉ／Ｏ情報レ
ジスタ１６に一時的に保存される。

【００２６】制御信号変換回路１５は、メモリ２１から
の制御信号変換情報７８をもとに、第１のバス１１側よ
り制御信号送受信回路１４を介して入力する制御信号情
報を変換し、第２のバス１２側でのバス制御信号である
バスアドレス制御信号７４、バスデータ制御信号７５を
生成する。さらに制御信号変換回路１５は、入出力制御
や各制御信号間のタイミングの調整、Ｉ／Ｏ情報レジス
タ１６およびデータレジスタ１７の出力制御を行なう。
さらに、メモリ２１からのバス制御信号情報７９によ
り、第１のバス１１には存在しないが第２のバス１２に
おいては必要となるバスリード／ライト制御信号７６を
生成する。そして、制御信号変換回路１５からの制御に
より、上記各制御信号７４〜７６が第２のバス１１側に
出力され、Ｉ／Ｏ情報レジスタ１６に一時的に保持され
ているI/Oアドレス情報／I/0コントロール情報とテータ
レジスタ１７に一時的に保持されている書込みデータが
第２のバス１２に出力され変換が完了する。

【００２７】同様に、第２のバス１２側からの読み込み
データは、データ配置変換回路２５ ₁〜２５₉のいずれか
によってビット配置を変換され、第１のバス１１に出力
される。

【００２８】

【発明の効果】以上説明したように本発明は、バス形式
の異なるバス相互の変換結合のためのバス変換情報を記
憶するメモリと、いくつかの変換パターンを備えバス変
換情報に応じて信号の変換を行なう変換回路とを設ける
ことにより、コマンドやオーダの変換方法の変更や追加
削除があったときの回路変更を最小限にとどめることが
でき、かつ変換回路も複数のコマンドやオーダに対して
共用化することが可能となるので変換回路の規模も比較
的小さくすることができるという効果がある。さらに、
さらに相手側のプロセッサに処理の代行を依頼をする必
要がないので、相手側のプロセッサの状態によらず、高
速かつ安定したＩ／Ｏアクセスが可能となるという効果
がある。

【図面の簡単な説明】

【図１】本発明の一実施例のバス変換結合回路の構成を
示すブロック図である。

【図２】(a)は第１のバスから出力されるデータのビッ
ト構成を示す図、(b)は第１のバスに入力する読み取り
データのビット構成を示す図である。

【図３】(a)は第２のバスに対して出力されるI/Oアドレ
ス情報／I/Oコントロール情報のビット構成を示す図、
(b)は第２のバスに出力される書込みデータのビット構
成を示す図、(c)は第２のバスから読み取られるデータ
のビット構成を示す図である。

【図４】データ配置変換回路の構成を示すブロック図で
ある。

【図５】メモリにおけるアドレス情報と変換情報データ
との対応を示す図である。

【符号の説明】

１１ 第１のバス １２ 第２のバス １３ レジスタ １４ 制御信号送受信回路 １５ 制御信号変換回路 １６ Ｉ／Ｏ情報レジスタ １７ データレジスタ １８ デコード回路 ２１ メモリ ２２ アドレス情報 ２３ 変換情報データ ２４₁〜２４₈,２５₁〜２５₉ データ配置変換回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 バス形式の異なる２つのバスを相互に結
   合するために使用されるバス変換結合回路において、 バス変換情報を保持して出力するメモリと、 前記バス変換情報に応じて前記２つのバス間の信号の変
   換を行なう変換回路とを有することを特徴とするバス変
   換結合回路。
2. 【請求項２】 複数の前記変換回路を備え、前記メモリ
   の出力側にデコーダ回路が設けられ、前記デコーダ回路
   の出力に応じて前記複数の変換回路のうちの特定の変換
   回路が選択されるようにした請求項１に記載のバス変換
   結合回路。
3. 【請求項３】 少なくとも一方のバス上の信号に応じて
   前記メモリのアドレスが選択される請求項１または２に
   記載のバス変換結合回路。