JPS6361697B2 - - Google Patents
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- Publication number
- JPS6361697B2 JPS6361697B2 JP19934982A JP19934982A JPS6361697B2 JP S6361697 B2 JPS6361697 B2 JP S6361697B2 JP 19934982 A JP19934982 A JP 19934982A JP 19934982 A JP19934982 A JP 19934982A JP S6361697 B2 JPS6361697 B2 JP S6361697B2
- Authority
- JP
- Japan
- Prior art keywords
- priority
- data
- information memory
- register
- priorities
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 34
- 230000005540 biological transmission Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 7
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
Description
【発明の詳細な説明】
この発明は、それぞれの優先度が定められてい
るデータを、その優先度に対応して各別に設けら
れているキヤツシユレジスタにロードするための
制御回路に関するものである。
るデータを、その優先度に対応して各別に設けら
れているキヤツシユレジスタにロードするための
制御回路に関するものである。
従来この種の装置として第１図に示すものがあ
つた。第１図において、１ａ，１ｂ，１ｃ，１ｄ
はそれぞれ優先度１、２、３、４のデータの出力
端子、１−１，１−２，１−３，１−４はそれぞ
れ優先度１、２、３、４のデータに対する通信制
御回路で、これらを総称して通信制御回路１とい
う。２はデータ送信に対してプログラム制御を行
うマイクロコンピユータで、３は優先度別データ
メモリで３−１は優先度レジスタ、３−２は情報
メモリである。第２図は優先度別データメモリの
内容を示す図で、情報メモリ３−２にはそれぞれ
の情報がそれぞれのアドレス位置に格納されてお
り、優先度レジスタ３−１には情報メモリ３−２
に対応するアドレス位置に当該アドレス位置の情
報メモリ３−２の内容のデータ優先度が記憶され
ている。
つた。第１図において、１ａ，１ｂ，１ｃ，１ｄ
はそれぞれ優先度１、２、３、４のデータの出力
端子、１−１，１−２，１−３，１−４はそれぞ
れ優先度１、２、３、４のデータに対する通信制
御回路で、これらを総称して通信制御回路１とい
う。２はデータ送信に対してプログラム制御を行
うマイクロコンピユータで、３は優先度別データ
メモリで３−１は優先度レジスタ、３−２は情報
メモリである。第２図は優先度別データメモリの
内容を示す図で、情報メモリ３−２にはそれぞれ
の情報がそれぞれのアドレス位置に格納されてお
り、優先度レジスタ３−１には情報メモリ３−２
に対応するアドレス位置に当該アドレス位置の情
報メモリ３−２の内容のデータ優先度が記憶され
ている。
優先度別データメモリ３の内容が第２図に示す
ものであつた場合を例にして第１図の回路の動作
について説明する。マイクロコンピユータ２は優
先度別データメモリ３をアドレス順に読出す。優
先度レジスタ３−１からは最初に数値４が読出さ
れるので、通信制御回路１−４を動作させて、情
報メモリ３−２の最初のアドレス位置のデータ
（優先度４の情報）を端子１ｄに出力する。次に
は優先度レジスタ３−１からは数値１が読出され
るので、通信制御回路１−１を動作させて、情報
メモリ３−２の第２番目のアドレス位置のデータ
を端子１ａに出力する。第３番目のアドレスでは
優先度レジスタ３−１からは数値２が読出される
ので、通信制御回路１−２を動作ささて、情報メ
モリ３−２の第３番目のアドレス位置のデータを
端子１ｂに出力する。
ものであつた場合を例にして第１図の回路の動作
について説明する。マイクロコンピユータ２は優
先度別データメモリ３をアドレス順に読出す。優
先度レジスタ３−１からは最初に数値４が読出さ
れるので、通信制御回路１−４を動作させて、情
報メモリ３−２の最初のアドレス位置のデータ
（優先度４の情報）を端子１ｄに出力する。次に
は優先度レジスタ３−１からは数値１が読出され
るので、通信制御回路１−１を動作させて、情報
メモリ３−２の第２番目のアドレス位置のデータ
を端子１ａに出力する。第３番目のアドレスでは
優先度レジスタ３−１からは数値２が読出される
ので、通信制御回路１−２を動作ささて、情報メ
モリ３−２の第３番目のアドレス位置のデータを
端子１ｂに出力する。
以上のように従来の装置は情報メモリ３−２内
のアドレス順にデータを送信しているので、ダー
タの優先権が生かされず、また優先順位の数だけ
の通信制御回路１を備えていなければならないと
いう欠点があつた。
のアドレス順にデータを送信しているので、ダー
タの優先権が生かされず、また優先順位の数だけ
の通信制御回路１を備えていなければならないと
いう欠点があつた。
この発明は従来の装置における上記の欠点を除
去するためになされたもので、通信制御装置を１
台にまとめ優先度順にデータの送信を行うことが
できる制御回路を提供することを目的としてい
る。
去するためになされたもので、通信制御装置を１
台にまとめ優先度順にデータの送信を行うことが
できる制御回路を提供することを目的としてい
る。
このため、この発明では優先度別レジスタを設
け、優先度順に対応するアドレス位置に当該優先
度のデータの情報メモリ内のアドレス位置を記憶
し、優先度選択回路により優先度別レジスタをア
ドレス順に読出してその内容に示されるアドレス
によつて情報メモリを読出すようにしたもので以
下図面についてこの発明を説明する。
け、優先度順に対応するアドレス位置に当該優先
度のデータの情報メモリ内のアドレス位置を記憶
し、優先度選択回路により優先度別レジスタをア
ドレス順に読出してその内容に示されるアドレス
によつて情報メモリを読出すようにしたもので以
下図面についてこの発明を説明する。
第３図はこの発明の一実施例を示すブロツク図
で、第１図と同一符号は同一又は相当部分を示
し、４−１，４−２，４−３，４−４はそれぞれ
アンドゲート、６は通信制御回路、７は優先度選
択回路、７ａ，７ｂ，７ｃ，７ｄはそれぞれアン
ドゲート４−１，４−２，４−３，４−４の一方
の信号入力線である。各アンドゲートの他方の信
号入力線は並列に接続されて通信制御回路６の出
力が入力される。９はこの発明の優先度別データ
メモリで、９−１は優先度別レジスタ、９−２は
情報メモリである。
で、第１図と同一符号は同一又は相当部分を示
し、４−１，４−２，４−３，４−４はそれぞれ
アンドゲート、６は通信制御回路、７は優先度選
択回路、７ａ，７ｂ，７ｃ，７ｄはそれぞれアン
ドゲート４−１，４−２，４−３，４−４の一方
の信号入力線である。各アンドゲートの他方の信
号入力線は並列に接続されて通信制御回路６の出
力が入力される。９はこの発明の優先度別データ
メモリで、９−１は優先度別レジスタ、９−２は
情報メモリである。
第４図は優先度別データメモリ９の内容を示す
図で、優先度別レジスタ９−１のアドレス位置は
優先度順に配列されている。すなわち９−１１，
９−１２，９−１３，９−１４のらんにはそれぞ
れ優先度１、２、３、４のデータの情報メモリ９
−２内のアドレス位置が記憶される。９−１３の
らんが空らんであるのは情報メモリ９−２中に優
先度３の情報が存在しないことを示す。また、同
一優先度のデータが２以上存在するときは、優先
度別レジスタ９−１の同一アドレス内に２種以上
のアドレス位置が記憶される。情報メモリ９−２
は情報メモリ３−２と同様なデータ配列となる。
図で、優先度別レジスタ９−１のアドレス位置は
優先度順に配列されている。すなわち９−１１，
９−１２，９−１３，９−１４のらんにはそれぞ
れ優先度１、２、３、４のデータの情報メモリ９
−２内のアドレス位置が記憶される。９−１３の
らんが空らんであるのは情報メモリ９−２中に優
先度３の情報が存在しないことを示す。また、同
一優先度のデータが２以上存在するときは、優先
度別レジスタ９−１の同一アドレス内に２種以上
のアドレス位置が記憶される。情報メモリ９−２
は情報メモリ３−２と同様なデータ配列となる。
以下、優先度別データメモリ９の内容が第４図
に示すものである例を用いて、この発明の回路の
動作を説明する。
に示すものである例を用いて、この発明の回路の
動作を説明する。
マイクロコンピユータ２が第１番のアドレス位
置に相当するアドレス信号を出力すると、優先度
選択回路７は信号入力線７ａへ論理「１」の信号
を出力し、７ｂ，７ｃ，７ｄへ論理「０」の信号
を出力する。優先度別レジスタ９−１の第１番の
アドレス位置から数値２が読出され、情報メモリ
９−２の２番目のデータが読出されて通信制御回
路６から出力されアンドゲート４−１を経て端子
１ａに与えられる。優先度別レジスタ９−１の９
−１１のらんに数値２の他にさらにもう１つの数
値があれば、このもう一つの数値の示すアドレス
位置の情報メモリ９−２の内容が引続いて読出さ
れるのであるが、第４図に示す例では９−１１の
らんには数値２が記憶されているばかりであるか
ら、マイクロコンピユータ２はアドレス信号に数
値１を加えたものを出力し、これによつて優先度
選択回路７は信号入力線７ｂへ論理「１」の信号
を出力し７ａ，７ｃ，７ｄへの論理「０」の信号
を出力する。優先度別レジスタ９−２の第２番の
アドレス位置から数値３が読出され、情報メモリ
９−２の３番目のデータが読出されて通信制御回
路から出力されアンドゲート４−２を経て端子１
ｂに与えられる。
置に相当するアドレス信号を出力すると、優先度
選択回路７は信号入力線７ａへ論理「１」の信号
を出力し、７ｂ，７ｃ，７ｄへ論理「０」の信号
を出力する。優先度別レジスタ９−１の第１番の
アドレス位置から数値２が読出され、情報メモリ
９−２の２番目のデータが読出されて通信制御回
路６から出力されアンドゲート４−１を経て端子
１ａに与えられる。優先度別レジスタ９−１の９
−１１のらんに数値２の他にさらにもう１つの数
値があれば、このもう一つの数値の示すアドレス
位置の情報メモリ９−２の内容が引続いて読出さ
れるのであるが、第４図に示す例では９−１１の
らんには数値２が記憶されているばかりであるか
ら、マイクロコンピユータ２はアドレス信号に数
値１を加えたものを出力し、これによつて優先度
選択回路７は信号入力線７ｂへ論理「１」の信号
を出力し７ａ，７ｃ，７ｄへの論理「０」の信号
を出力する。優先度別レジスタ９−２の第２番の
アドレス位置から数値３が読出され、情報メモリ
９−２の３番目のデータが読出されて通信制御回
路から出力されアンドゲート４−２を経て端子１
ｂに与えられる。
以下、同様にして情報メモリ９−２内のデータ
はその優先度にしたがつて、端子１ａ，１ｂ，１
ｃ，１ｄから（第４図に示す例では端子１ｃから
出力されるデータは存在しない）順次出力され
る。
はその優先度にしたがつて、端子１ａ，１ｂ，１
ｃ，１ｄから（第４図に示す例では端子１ｃから
出力されるデータは存在しない）順次出力され
る。
なお、上記実施例では優先度が１、２、３、４
の４段階に定められている例を示したが、この発
明では優先度の段階数及び各優先度のデータ数に
ついての制限はない。
の４段階に定められている例を示したが、この発
明では優先度の段階数及び各優先度のデータ数に
ついての制限はない。
以上のようにこの発明によれば通信制御回路を
１台にまとめ、優先度選択回路を設けて、優先度
順にデータを送信するように構成したので安価な
制御回路で優先度順にデータを出力することがで
きる。
１台にまとめ、優先度選択回路を設けて、優先度
順にデータを送信するように構成したので安価な
制御回路で優先度順にデータを出力することがで
きる。
第１図は従来の回路を示すブロツク図、第２図
は従来の回路における優先度別データメモリの内
容を示す図、第３図はこの発明の一実施例を示す
ブロツク図、第４図は第３図の回路における優先
度別データメモリの内容を示す図である。 １ａ，１ｂ，１ｃ，１ｄ……それぞれ出力端
子、２……マイクロコンピユータ、４−１，４−
２，４−３，４−４……それぞれアンドゲート、
６……通信制御回路、７……優先度選択回路、９
……優先度別データメモリ、９−１……優先度別
レジスタ、９−２……情報メモリ。なお、図中同
一符号は同一又は相当部分を示す。
は従来の回路における優先度別データメモリの内
容を示す図、第３図はこの発明の一実施例を示す
ブロツク図、第４図は第３図の回路における優先
度別データメモリの内容を示す図である。 １ａ，１ｂ，１ｃ，１ｄ……それぞれ出力端
子、２……マイクロコンピユータ、４−１，４−
２，４−３，４−４……それぞれアンドゲート、
６……通信制御回路、７……優先度選択回路、９
……優先度別データメモリ、９−１……優先度別
レジスタ、９−２……情報メモリ。なお、図中同
一符号は同一又は相当部分を示す。
Claims (1)
- １ それぞれの優先度が定められているデータ
を、複数台のキヤツシユレジスタのうちの上記そ
れぞれの優先度に対応するキヤツシユレジスタに
送信するための優先度をもつデータの制御回路に
おいて、上記データの送信をプログラム制御する
マイクロコンピユータと、上記それぞれ優先度が
定められているデータがそれぞれのアドレス位置
に格納される情報メモリと、この情報メモリ内に
格納されているデータのアドレス位置を上記優先
度別に記憶する優先度別レジスタと、この優先度
別レジスタの内容を優先度順に読出し当該優先度
に対応するアンドゲートの一方の入力に論理
「１」の信号を供給する優先度選択回路と、この
優先度選択回路が読出している優先度別レジスタ
に記憶されるアドレス位置のデータを上記情報メ
モリから読出し、各優先度に対応して設けられた
各アンドゲートの他方の入力すべてに対し並列
に、上記読出した情報を供給する通信制御回路と
を備えたことを特徴とする優先度をもつデータの
制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57199349A JPS5987537A (ja) | 1982-11-11 | 1982-11-11 | 優先度をもつデ−タの制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57199349A JPS5987537A (ja) | 1982-11-11 | 1982-11-11 | 優先度をもつデ−タの制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5987537A JPS5987537A (ja) | 1984-05-21 |
| JPS6361697B2 true JPS6361697B2 (ja) | 1988-11-30 |
Family
ID=16406281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57199349A Granted JPS5987537A (ja) | 1982-11-11 | 1982-11-11 | 優先度をもつデ−タの制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5987537A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62113254A (ja) * | 1985-11-13 | 1987-05-25 | Oki Electric Ind Co Ltd | 上位レイヤインタフエ−ス方式 |
| JPS63118978A (ja) * | 1986-11-07 | 1988-05-23 | Fujitsu Ltd | 照会処理方式 |
| JPH0748732B2 (ja) * | 1987-05-19 | 1995-05-24 | シャープ株式会社 | シリアル通信システム |
| JPH0719311B2 (ja) * | 1988-03-29 | 1995-03-06 | 株式会社日立製作所 | データ処理装置 |
| DE102005048298B3 (de) * | 2005-10-08 | 2007-04-26 | Johannes Dipl.-Ing. Schedler | Verfahren und Anlage zur Reinigung von mit organischen Schadstoffen beladener Abluft |
| JP2010201316A (ja) * | 2009-03-02 | 2010-09-16 | Jg Environmental Technology Co Ltd | 濃縮ローターシステムに用いる運転最適化制御方法及び装置 |
-
1982
- 1982-11-11 JP JP57199349A patent/JPS5987537A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5987537A (ja) | 1984-05-21 |
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