JP2537526B2

JP2537526B2 - マルチプロセッサシステム

Info

Publication number: JP2537526B2
Application number: JP62303223A
Authority: JP
Inventors: 一泰野々村; 敬人野田; 裕士神阪; 憲一阿保; 康智桜井; 雄志村田; 正善武居
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-12-02
Filing date: 1987-12-02
Publication date: 1996-09-25
Anticipated expiration: 2011-09-25
Also published as: JPH01147651A

Description

【発明の詳細な説明】〔概要〕アドレスおよびデータを伝送する共通バスを用いるマ
ルチプロセッサシステムにおける共通バスアクセス方式
に関し、アクセスに時間を要するプロセッサ間の通信に基づく
バスサイクルの低下を、ハードウェアの増加と制御の複
雑化を招くことなく防止することを目的とし、それぞれのプロセッサには他のプロセッサによってア
クセスされていることを示すアクセス表示信号を発生す
るアクセス表示信号発生手段を設け、このアクセス表示
信号発生手段から当該プロセッサが他のプロセッサから
アクセスされていることを示すアクセス表示信号が出力
されているときには上記バス使用許可信号の受信および
バス獲得要求信号の送出を阻止するように構成した。

〔産業上の利用分野〕

アドレスおよびデータを伝送する共通バスを用いるマ
ルチプロセッサシステムにおける共通バスアクセス方式
に関する。

〔従来の技術〕

第３図はアドレスおよびデータを伝送する共通バスア
クセス方式に適用される従来のプロセッサの構成を示す
ものである。

共通バス２には複数のプロセッサ1₁,1₂……1mおよび
主記憶装置４などが接続されており、これらプロセッサ
からの共通バス２へのアクセスの制御はバス制御装置３
によって行われる。上記複数のプロセッサ1₁,1₂……1m
はいずれも実質的に同一の構成を有しており、この図に
は１つのプロセッサ1₁についてのみその構成を具体的に
示してある。

このプロセッサ1₁のレジスタ11₁,11₂……11nの１つか
らの読出しを行うために、他のプロセッサ例えば1mがこ
のプロセッサ1₁にアクセスする際には、このプロセッサ
1₁を指定するコードおよびアクセスするレジスタ11を指
定するコードを含むアクセスアドレスをプロセッサ1mが
共通バス２上に送出し、プロセッサ1₁はこのアクセスア
ドレスを受信して受信トライステートバッファ20を介し
てアドレスバッファ21にストアする。

デコーダ22はこのアドレスバッファにストアされてい
るアクセスアドレスをデコードして他のプロセッサに返
送すべきデータを格納しているレジスタ11₁,11₂……11n
にそれぞれ対応して設けられた出力端子22₁,22₂,……22
nからの出力をアンド回路23₁,23₂,……23nの一方の入力
端子に供給するが、このアンド回路23₁,23₂,……23nの
他方の入力端子にはタイミング回路Ｔからタイミング信
号TGが並列に供給されており、したがって、選択された
レジスタからこのタイミング信号の存在する期間にデー
タが読出される。

同時に、上記デコーダ22の出力端子22₀からは、この
選択されたレジスタから読出されたデータを内部バス13
に送出するようにマルチプレクサ12を切替える切替信号
が出力されており、これによって、読出されたデータは
マルチプレクサ16の一方の入力端子に送られる。

他のプロセッサからアクセスが要求されている場合に
は、バスコントローラ25はマルチプレクサ16を上記内部
バス13からの入力が送信側のトライステートバッファ17
に送出されるように切替えており、これによって選択さ
れたレジスタからのデータは共通バス２上に出力され、
このプロセッサ1₁にアクセスした他のプロセッサ1mによ
っては受信される。

一方、このプロセッサ1₁が共通バス２を介して主記憶
装置４あるいは他のプロセッサ例えば1₂にアクセスする
場合には、上記バスコントローラ25はマルチプレクサ14
およびマルチプレクサ14および16を切替えて、アドレス
バッファ18が格納しているアクセスすべきプロセッサお
よび読出すべきレジスタを指定するアドレスがマルチプ
レクサ14、内部バス15および前記のマルチプレクサ16を
経てトライステートバッファ17から共通バス２に送出さ
れる。

そして、例えば他のプロセッサあるいは主記憶装置４
への書込みであれば、バスコントローラ25は次に上記マ
ルチプレクサ14を切替え、データバッファ19に格納され
ていた書込むべきデータを上記したと同様に共通バス２
上に送出し、上記他のプロセッサあるいは主記憶装置４
によって受信されるようにする。

このプロセッサ1₁からのアクセスが他のプロセッサあ
るいは主記憶装置からのデータの読込みを行うためのも
のであれば、上記のアクセスアドレスの送出に対して他
のプロセッサあるいは主記憶装置４から返送されてきた
データを共通バス２から受信側のトライステートバッフ
ァ20を経てレジスタ11₁,11₂……11nに転送し、上記タイ
ミング回路Ｔからのタイミング信号TGによって所定のレ
ジスタへの書込みを行う。

〔発明が解決しようとする課題〕

上記のように、あるプロセッサ1mが他のプロセッサ1₁
のレジスタを読出すために共通バス２を介してアクセス
すると、このアクセスされたプロセッサ1₁は指定された
レジスタからのデータを共通バス２に送出するために、
マルチプレクサ16をこのレジスタからのデータが出力さ
れるように内部バス13側に切換える。

一方、このプロセッサ1₁が共通バス２を介して主記憶
装置４あるいは他のプロセッサ1mにアクセスする場合に
は、アドレスバッファ18からのアドレスあるいはデータ
バッファ19からのデータが共通バス２に出力されるよう
にマルチプレクサ16を内部バス15側に切替える。

したがって、プロセッサ1₁が共通バス２を介して他の
プロセッサ1mからアクセスされてレジスタ11からのデー
タを共通バス２に送出した後に、このプロセッサ1₁自体
が主記憶装置４あるいは他のプロセッサにアクセスする
場合には、マルチプレクサ16を内部バス13側から内部バ
ス15側切替えることが必要になる。

ところで、本発明が対象としているようなマルチプロ
セッサシステムにおける共通バス２の使用は、プロセッ
サ１から主記憶装置４に対するアクセスが殆どであっ
て、プロセッサが他のプロセッサのレジスタにアクセス
する頻度は極めて低い。

このような観点から、このようなマルチプロセッサシ
ステムに使用するプロセッサを設計するに際しては、性
能に直接影響する主記憶装置へのアクセスの高速化が第
１に考慮され、ハードウェアのコストを抑えるために、
例えば第１図のマルチプレクサ14,16の切替を制御して
いるバスコントローラ25などのプロセッサ間でレジスタ
にアクセスする機能に関しては低速な回路によって構成
されることが多い。

このため、他のプロセッサからの要求でレジスタのデ
ータを共通バス２に送出した直後にこのプロセッサ自体
が主記憶装置や他のプロセッサにアクセスしようとする
と、これらバスコントローラ25やマルチプレクサ14,16
による切替動作が低速なことから共通バスにアドレスを
送出するまでに遅れが生じるが、バス制御装置３に対す
るバス要求信号REQはこの切替動作が完了する前に送出
されてしまうので、共通バスを獲得しても未だアドレス
が送出されない期間が生じてしまう。

このような遅れを回避するためには、この遅れの原因
となっている上記のバスコントローラ25などの関連する
構成要素を高速なものとしたり、ハード量を増加させて
も高速な処理が可能なバスコントローラなどを採用する
ことなどが考えられるが、コストアップを招くばかりで
なく、制御が複雑化することもあって好ましいものでは
ない。

別の方法として、共通バス２へのアクセスサイクルを
遅くすることが考えられるが、この場合には頻度の高い
主記憶装置へのアクセスも遅くなってしまうので、シス
テムの性能が著しく低下してしまうという問題がある。

また、上記のようなプロセッサが他のプロセッサにア
クセスするプロセッサ間の通信時に、このプロセッサ間
のデータ転送に必要なサイクルよりも上記したマルチプ
レクサの切替期間だけ余分に共通バスを占有させること
も考えられるが、他のプロセッサからアクセスされたプ
ロセッサがその直後に共通バスのアクセスを行うとは限
らず、この余分な期間に他のプロセッサが共通バスにア
クセスするのを不必要に排除する結果となっていた。

本発明は、アクセスに時間を要するプロセッサ間の通
信に基づくバスサイクルの低下を、ハードウェアの増加
と制御の複雑化を招くことなく防止することを目的とす
る。

〔課題を解決するための手段〕

少なくとも複数のプロセッサが接続された共通バスを
有し、これらプロセッサがこの共通バスを介してこの共
通バスに接続されている他のプロセッサなどにアクセス
する際には、バス制御装置からのバス使用許可信号が存
在することを条件としてこのバス制御装置に対してバス
獲得要求信号を送出し、その後この共通バスにアクセス
するように構成されているマルチプロセッサシステムに
おいて、上記それぞれのプロセッサに、他のプロセッサ
によってアクセスされていることを示すアクセス表示信
号を発生するアクセス表示信号発生手段と、アクセス表
示信号発生手段から出力されたアクセス表示信号により
上記バス使用許可信号の受信を阻止する手段と、上記ア
クセス表示信号発生手段から出力されたアクセス表示信
号により上記バス獲得要求信号の送出を阻止する手段と
を設けた。

〔作用〕第１図の原理的実施例のプロセッサ1₁について示した
ように、それぞれのプロセッサ１は、共通バス２から受
信した他のプロセッサからのアクセス要求先を指定する
アドレスをアドレスバッファ21にセットし、デコーダ22
でこのアドレスをデコードして自己のプロセッサがアク
セスされたことを識別するとこのデコーダから自己のプ
ロセッサがアクセスされていることを示す信号22₀を出
力し、タイミング回路５からのアクセスサイクル中であ
ることを示すタイミング信号TG2との論理積をアンド回
路６でとることによって他のプロセッサによってアクセ
スされていることを示すアクセス表示信号ACCを発生す
る。

このアクセス表示信号ACCはインバータ７で反転され
て、アンド回路９を遮断してバス制御装置３からのバス
使用許可信号REQENの受信を阻止するとともに、アンド
回路８を遮断してバスコントローラ25からのバス制御装
置３に対するバス獲得要求信号REQの送出を阻止する。

これによって、このプロセッサ1₁がマルチプレクサ14
やマルチプレクサ16の切替完了の前に共通バス２を獲得
することは出来なくなり、無用な共通バスの占有を排除
することができる。

本発明においては、他のプロセッサからレジスタアク
セスを受けた直後に自ら主記憶装置へのアクセスを行う
ことを禁止する禁止期間を設けることによって、コスト
にあまり影響を与えない僅かなハードの追加だけで上記
の課題を解決することができた。

なお、本発明ではレジスタアクセスの直後に主記憶装
置へのアクセスを行う場合の処理は遅くなるが、バスサ
イクルは高速なままでよく、しかも、レジスタアクセス
の頻度が極めて少ないばかりでなく、この禁止期間は他
のプロセッサが共通バスを使用することができるから、
マルチプロセッサシステム全体としての性能の低下は無
視できる程度のものである。

〔実施例〕

第１図の実施例の説明図においては、第３図について
説明した従来例における構成要素に対応する構成要素に
は同一の符号を付してあり、アンド回路6,8,9およびイ
ンバータ７が第３図の従来例に付加されており、また、
第３図のタイミング回路24に代えて第２のタイミング信
号TG2を発生するタイミング回路５が設けられている。

デコーダ22によって他のプロセッサからアクセスされ
ていることを示す切替出力22₀が出力されていて第２の
タイミング信号TG2がタイミング回路５から出力されて
いる期間中、アンド回路６からの出力は“1"レベルにな
り、インバータ７を介してアンド回路８の入力端子の一
方に印加される電圧レベルが“0"になるので、バスコン
トローラ25からバス獲得要求信号REQ′が出力されても
このバス獲得要求信号はバス制御装置３には到達しな
い。

また、上記のようにインバータ７の出力が“0"の期間
中はこのインバータ出力によってアンド回路９が遮断状
態になるので、バス制御装置３からのバス使用許可信号
REQENが到来してもこのアンド回路９によって遮断され
てバスコントローラ25にはバス使用許可信号REQEN′は
到来せず、したがってこのバスコントローラ25がバス獲
得要求信号REQ′を送出することはない。

第２図は本発明による共通バスアクセス方式のタイム
チャートを示すもので、プロセッサ1₁がプロセッサ1₂の
レジスタをリードした直後に、このプロセッサ1₂がバス
使用要求を行った場合の動作を示すものである。

バス制御装置３からのバス使用許可信号REQENは、プ
ロセッサ1₁,1₂……1mのいずれもが共通バス２にアクセ
スしていない期間中、これらのプロセッサのすべてに対
してバスの使用を許可する“1"レベルの電位を保ってい
るが、＃２のバスサイクルにおいてプロセッサ1₁がプロ
セッサ1₂のレジスタをリードするためにバス要求信号RE
Q′を送出するとこのバス使用許可信号REQENの電位を
“0"レベルとする。

そして、このプロセッサ1₁は次の＃３のバスサイクル
期間に、アクセスすべきプロセッサ1₂とそのリードする
レジスタとを指定するアドレスを共通バス上に送出し、
プロセッサ1₂は続く＃４のバスサイクル期間にこのアド
レスをデコードすることによって得られた自己のプロセ
ッサがアクセスされていることを示す信号22₀とタイミ
ング回路５からのタイミング信号TG2との論理積をとる
アンド回路６からの出力によってアクセス表示信号ACC
を出力し、同時に所要のレジスタからのデータは共通バ
ス上に送出されてプロセッサ1₁はこのデータを取込む。

なお、この＃４のバスサイクルにおいてはプロセッサ
1₁のバス獲得が終了して、次のバスサイクルでは共通バ
スが使用可能となることから、バス制御装置３は前記の
バス使用許可信号REQENを“1"レベルに戻す。

この＃４のバスサイクル期間中にプロセッサ1₂のCPU
が他のプロセッサに対するアクセスが必要であると判断
すると、このCPUはそのバスコントローラ25に対して、
バス獲得要求とマルチプレクサ16の切替えを行うように
指示する。

これによって、このバスコントローラ25は直ちにバス
獲得要求信号REQ′を送出するとともにマルチプレクサ1
6の切替処理を開始するが、前述したように、このマル
チプレクサ16の切替えは遅いのでマルチプレクサ16から
アドレスを直ちに送出する状態にはならない。

一方、このバスコントローラ25から送出されたバス獲
得要求信号REQ′は、この期間中タイミング回路５から
出力されている第２のタイミング信号TG2と上記自己の
プロセッサがアクセスされていることを示すデコーダ出
力22₀とのアンド回路６による論理積であるアクセス表
示信号ACCの“1"レベルの信号がインバータ７を介した
“0"レベルの電位としてアンド回路８の一方の入力端子
に供給されるので、このバス獲得要求信号REQ′はバス
制御装置３に転送されない。

次の＃５のバスサイクルにおいては、プロセッサ1₁へ
のデータの送出が終了しているために、デコーダ22のア
クセスされていることを示すデコーダ出力22₀が“0"な
のでアクセス表示信号ACCも“0"となり、インバータ７
によって“1"に反転されたこの信号がアンド回路８の一
方の入力端子に供給されるために、バスコントローラ25
からのバス獲得要求信号REQ′はバス制御装置３に対し
てバス獲得要求信号REQとして送出され、このときには
マルチプレクサ16も内部バス15からのアドレスを共通バ
ス２に送出し得る状態となるので、次の＃６のバスサイ
クル期間には、アクセスすべきプロセッサ例えば1mとそ
のリードすべきレジスタとを指定するアドレスが共通バ
ス２上に送出される。

〔発明の効果〕

本発明によれば、コストにあまり影響を与えない僅か
なハードの追加だけでプロセッサ間の通信に基づくバス
サイクルの低下を防止し得るという格別の効果を達成す
ることができる。

【図面の簡単な説明】

第１図は本発明による共通バスアクセス方式の実施例を
示す図、第２図はその動作を説明するためのタイムチャート、第３図は従来の共通バスアクセス方式を示す図である。 1₁,1₂……1nは複数のプロセッサ、２は共通バス、３は
バス制御装置であり、タイミング回路５、アンド回路
６、インバータ７はアクセス表示信号発生手段の構成要
素である。

フロントページの続き (72)発明者阿保憲一神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者桜井康智神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者村田雄志神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者武居正善神奈川県川崎市中原区上小田中1015番地富士通株式会社内

Claims

(57)【特許請求の範囲】

【請求項１】少なくとも複数のプロセッサが接続された
共通バスを有し、これらプロセッサがこの共通バスを介
してこの共通バスに接続されている他のプロセッサなど
にアクセスする際には、バス制御装置からのバス使用許
可信号が存在することを条件としてこのバス制御装置に
対してバス獲得要求信号を送出し、その後この共通バス
にアクセスするように構成されているマルチプロセッサ
システムにおいて、上記それぞれのプロセッサは、他のプロセッサによって
アクセスされていることを示すアクセス表示信号を発生
するアクセス表示信号発生手段と、上記アクセス表示信
号発生手段から出力されたアクセス表示信号により上記
バス使用許可信号の受信を阻止する手段と、上記アクセ
ス表示信号発生手段から出力されたアクセス表示信号に
より上記バス獲得要求信号の送出を阻止する手段と、を備えたことを特徴とするマルチプロセッサシステム。