JPS6376044A - バスマスタ - Google Patents

バスマスタ

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JPS6376044A
JPS6376044A JP62225436A JP22543687A JPS6376044A JP S6376044 A JPS6376044 A JP S6376044A JP 62225436 A JP62225436 A JP 62225436A JP 22543687 A JP22543687 A JP 22543687A JP S6376044 A JPS6376044 A JP S6376044A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は一般にはバスマスタに関し、特に、バースト転
送モードの動作を有するバスマスタに関する。
［従来の技術］ 大部分の集積回路メモリ装置では、各記憶セルは固有の
アクセスアドレスを用いて個別にアクセスされる。しか
し、いくつかの集積回路メモリ装置では、いくつかの他
の記憶セルが同時にアクセスされ、その内容はバッファ
に一時的に保持される。通常、これらの「余分な」記憶
セルのアクセスアドレスは１または２ビツトだけ最初の
（ｏｒｉｇｉｎａｌ）アクセスアドレスとは異なる。し
かし、これらのセルに対する次のアクセスはアクセスア
ドレスを変えないで単に付加的なアクセスサイクルを実
行するだけで実現できる。技術上、これらのメモリは「
ニブルモード」と呼ばれる。他のいくつかの集積回路メ
モリでは、最初のアクセスアドレスの一部が１つ（また
はそれ以上）の次のアクセスに対して「想定」すること
ができるので、そのアドレスの最下位部だけデコード等
をす−る必要がある。したがって、最初のアクセスが一
旦なされると、「関連した」記憶セルに対する次のアク
セスはかなり速くなる。これらの種類のメモリはしばし
ば「カラムモード」または「スタティックカラム」と呼
ばれる。このような性能が向上したメモリ装置を用いて
構成されたメモリシステムでは、その効果はメモリがｍ
個の「バースト」のいくつかのオペランドの高速転送を
維持できることである。ここで、ｍは２のｎ乗（ｔｗｏ
　ｔｏ　ｔｈｅ　ｎｐｏｗｅｒ）、ｎは整数でおり選択
されたメモリ装置の特性で決まる。
［発明の概要］ 本発明の目的は、メモリのバースト機能の利点を利用し
たバーストモードを有するバスマスタを提供することで
ある。
これらのおよび他の目的は、バスマスタによって与えら
れたバースト要求信号に応答してｍ個のバーストでオペ
ランドを転送できるメモリとともに用いるバスマスタで
達成できる。ここで、オペランドはバスマスタによって
与えられた選択されたアクセスアドレスについての集合
モジュロｍであり、ｍは２ｎで、ｎは整数である。上記
バスマスタは、選択されたアクセスアドレスを選択的に
格納するが、増分信号に応答して前記選択されたアクセ
スアドレスの所定の組のｎビットをｍを法として増分さ
せる特別のアドレスレジスタ手段、および、最初にバー
スト開始信号に応答してメモリにバースト要求信号を与
え、その後、ｍ−１回、メモリからバースト確認信号お
よび終了信号の両方を同時に受けることに応答してメモ
リにバースト要求信号およびアドレスレジスタ手段に増
分信号を与えるバースト制御器を有している。
［実施例］ 第１図には、バスマスタ１２およびメモリシステム１３
を有するデータ処理システム１０が示されている。この
データ処理装置１０はバスマスタ１２によって与えられ
たバースト要求信号（ＢＲＥＱ）に応答してｍ個のバー
ストによりデータパスコ４を介してオペランドを転送で
きる。オペランドはアドレスバス１６を介してバスマス
タ１２によって与えられた選択されたアクセスアドレス
についての集合モジュロ（ｃｌｕｓｔｅｒｅｄ　ｍｏｄ
ｕｌｏ）ｍでおる。ここで、ｍは２°であり、ｎは整数
かつメモリ１３の特性によって決まる。このようなバー
スト転送に対するタイミングおよびプロトコルを説明す
るタイミング図は第２図に示されている。
第３図に示されたバスマスタ１２の好適実施例では、ア
ドレスレジスタ１８はメモリ１３とバッファ２０の間で
転送されるべき各オペランドに対するアクセスアドレス
を格納する。モジュロｍ加算器２２は、バースト制御器
２４によって与えられた増分（！ＮＣ＞信号に応答して
、アドレスレジスタ１８内に格納されたアクセスアドレ
スの適当な組のｎビットをｍを法として増加させるよう
に設けられている。
パスマスタ１２内の他の回路（図示せず）によって与え
られたバースト開始（ＢＲ３Ｔ）信号に応答して、バー
スト制御器２４は最初にＢＲＥＱ信号を与えて、メモリ
１３に、バスマスタ１２はメモリ１３が現在のアクセス
サイクルの後バースト内の次のオペランドにより続行す
ることを望んでいることを示す。現在のアクセスサイク
ルの最後で、メモリ１３がそれが次のオペランドを「バ
ースト」できることを決定した場合、バースト確認（Ｂ
ＡＣＫ）信号およびサイクル終了（ＴＥＲＭ）信号の両
方をほぼ同時に与えることによってそのように示す。そ
うでなければ、単にＴＥＲＭ信号を与える。
ＢＡＣＫ信号およびＴＥＲＭ信号の両方の受信に応答し
て、バースト制御器２４は再びＢＲＥＱ信号をメモリ１
３に与える。さらに、バースト制御器２４はほぼ同時に
ＩＮＣ信号を加算器２２に与えてアドレスレジスタ１８
に格納されたアクセスアドレスを「順序づける」。ＴＥ
ＲＭ信号を受信したことに応答して、またはｍ−１個の
オペランドがバースト転送された後、バースト制御器２
４はＢＲＥＱ信号またはＩＮＣ信号のいずれかを与える
のを中止する。第４図はバースト制御器２４の動作を状
態図で示す。
本発明は好適実施例について説明したけれども、別の実
施例が本発明の精神および範囲から離れることなく可能
である。たとえば、ある応用によっては、アドレスバス
１６を介してメモリ１３にアドレスレジスタ１８によっ
て与えられるアクセスアドレスをバッフ？するためにア
ドレスランチ２６を備えることも好都合であろう。実際
に、システムによっては、バースト内の最初のオペラン
ドが転送された後順序づけられたアクセスアドレスをメ
モリ１３は必要としないであろう。値ｍ、ｎが特定の応
用間で異なってよいことはもちろんで必る。しかしまた
、加算器２２によって増分されるアクセスアドレスのｎ
ビットの組は、特に、メモリ１３が小サイズの個々のオ
ペランド転送を支援する場合に、メモリ１３のバースト
モードによって支援されるオペランドサイズに対応する
ように変化させてもよい。また、異なった゛′ハンドシ
ェーキング″を用いるメモリ１３、たとえば、バースト
確認信号および／または終了信号を与えないで、ただ単
に、要求されたオペランドをもったバースト要求に応答
するメモリを想定することが可能である。
【図面の簡単な説明】
第１図は、本発明に従って構成されたバスマスタを有す
るデータ処理システムのブロック図を示す。 第２図は、第１図に示されたデータ処理システムの動作
のタイミング図を示す。 第３図は、第１図のバスマスタの好適な形式のブロック
図を示す。 第４図は、第３図に示されたバスマスタのバースト制御
器の動作の状態図を示す。 １０・・・データ処理システム、 １２・・・バスマスタ、　１３・・・メモリシステム、
１４・・・データバス、　１６・・・アドレスバス、１
８・・・アドレスレジスタ、　２０・・・バッファ、２
２・・・モジュロｍ　ＦＪＯｎ器、 ２４・・・バースト制御器、 ２６・・・アドレスラッチ。

Claims (1)

  1. 【特許請求の範囲】 １、ｍを２のｎ乗、ｎを整数とするとき、バスマスタに
    よって与えられたバースト要求信号に応答してｍ個のバ
    ーストで、バスマスタによつて与えられた選択されたア
    クセスアドレスについての集合モジュロｍであるオペラ
    ンドを転送できる、メモリとともに用いるバスマスタで
    あって、選択されたアクセスアドレスを選択的に格納し
    、増分信号に応答して前記選択されたアクセスアドレス
    の所定の組のｎビットをｍを法として増分させるアドレ
    スレジスタ手段、および、 バースト開始信号に応答して最初にメモリにバースト要
    求信号を与え、その後ｍ回、メモリからバースト確認信
    号および終了信号の両方を同時に受信することに応答し
    てメモリにバースト要求信号およびアドレスレジスタ手
    段に増分信号を与える制御手段、 を具備することを特徴とするバスマスタ。 ２、前記制御手段は終了信号だけを受信したことに応答
    してバースト要求信号も増分信号も与えない、特許請求
    の範囲第１項に記載のバスマスタ。 ３、アクセスアドレスのｎビットの組がオペランドのサ
    イズに対応するように選択される特許請求の範囲第１項
    に記載のバスマスタ。
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