JP2570271B2 - 半導体メモリ制御装置 - Google Patents
半導体メモリ制御装置Info
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- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ制御装置に関し、特にデータの
読出し・書込みをクロックに同期して逐次行うメモリ
を、ファイルメモリとして用いる際に好適な半導体メモ
リ制御装置に関する。
読出し・書込みをクロックに同期して逐次行うメモリ
を、ファイルメモリとして用いる際に好適な半導体メモ
リ制御装置に関する。
第４図は本出願人が特願昭60-233237号に「半導体多
値記憶装置」（以下、「多値メモリ」または、単に「メ
モリ」という）として提案した装置の動作タイミング図
である。上記多値メモリの構成の詳細に関する説明は省
略し、本発明に関係する動作タイミングについて第４図
を用いて説明する。
値記憶装置」（以下、「多値メモリ」または、単に「メ
モリ」という）として提案した装置の動作タイミング図
である。上記多値メモリの構成の詳細に関する説明は省
略し、本発明に関係する動作タイミングについて第４図
を用いて説明する。
上記多値メモリは、ｎバイトを１セクタとしてセクタ
単位でデータの読出し・書込みを行うものである。セク
タ間の選択にはアドレス信号Aiを用いる。セクタ内のｎ
バイトのデータは、一定の順序で１バイトづつ逐次読出
し・書込みされる。
単位でデータの読出し・書込みを行うものである。セク
タ間の選択にはアドレス信号Aiを用いる。セクタ内のｎ
バイトのデータは、一定の順序で１バイトづつ逐次読出
し・書込みされる。
チップセレクト信号▲▼の立下りにおいて、アド
レス信号Aiおよび書込みイネーブル信号▲▼が取込
まれる。メモリ内でデータの読出しあるいは書込みの準
備が完了すると、データ転送要求信号▲▼が出力
される。次に、データ転送用クロック▲▼をｎ回印
加する。
レス信号Aiおよび書込みイネーブル信号▲▼が取込
まれる。メモリ内でデータの読出しあるいは書込みの準
備が完了すると、データ転送要求信号▲▼が出力
される。次に、データ転送用クロック▲▼をｎ回印
加する。
読出しの場合（第４図（Ａ）参照）は、上記データ転
送用クロック▲▼の印加毎にデータ入出力端子I/Oj
（ｊ＝０〜７）にデータが読出される。書込みの場合
（第４図（Ｂ）参照）は、上記データ転送用クロック▲
▼の印加毎にデータ入出力端子I/Oj（ｊ＝０〜７）
からデータが取込まれ、メモリに書込まれる。
送用クロック▲▼の印加毎にデータ入出力端子I/Oj
（ｊ＝０〜７）にデータが読出される。書込みの場合
（第４図（Ｂ）参照）は、上記データ転送用クロック▲
▼の印加毎にデータ入出力端子I/Oj（ｊ＝０〜７）
からデータが取込まれ、メモリに書込まれる。
上記多値メモリの特徴は、前記出願明細書に記載した
如く、ダイナミック・ランダムアクセスメモリ（DRAM）
以上の、極めて高い集積度が実現できることである。ま
た、データの転送速度、すなわち、上記▲▼のサイ
クル時間は、DRAMと同程度に速くすることが可能であ
る。
如く、ダイナミック・ランダムアクセスメモリ（DRAM）
以上の、極めて高い集積度が実現できることである。ま
た、データの転送速度、すなわち、上記▲▼のサイ
クル時間は、DRAMと同程度に速くすることが可能であ
る。
上記多値メモリにおける、データの読出し・書込みの
準備、すなわち、上記▲▼印加から▲▼が出
力されるまでに要する時間は、DRAMよりは長いが磁気デ
ィスク等の磁気メモリに比べればはるかに速い。
準備、すなわち、上記▲▼印加から▲▼が出
力されるまでに要する時間は、DRAMよりは長いが磁気デ
ィスク等の磁気メモリに比べればはるかに速い。
以上の如き特徴があるので、上記メモリは大量のデー
タを蓄積する高速ファイルメモリとしての用途に適して
いると言える。
タを蓄積する高速ファイルメモリとしての用途に適して
いると言える。
ところで、計算機システムにおいて、上記多値メモリ
をファイルメモリとして用いて、その性能を十分に引出
すには、次の如き問題を解決しなければならない。すな
わち、データ転送を高速に行うためには、前記クロック
▲▼が十分速くなければならない。しかし、CPU
（中央処理装置）がソフトウェアで上記▲▼を制御
したのでは、十分な高速にはならない。
をファイルメモリとして用いて、その性能を十分に引出
すには、次の如き問題を解決しなければならない。すな
わち、データ転送を高速に行うためには、前記クロック
▲▼が十分速くなければならない。しかし、CPU
（中央処理装置）がソフトウェアで上記▲▼を制御
したのでは、十分な高速にはならない。
何故ならば、例えば、読出しの場合、CPUは第５図の
フローチャートに示す如き命令を実行する必要があるか
らである。すなわち、まず、▲▼を高レベルに、▲
▼を低レベルにして、メモリを起動し（ステップ1
0）、▲▼が出力されるまで待つ（ステップ1
1）。▲▼が出力されたら、次に、▲▼を発
生してメモリから読出されたデータを取込み（ステップ
12）、それをメインメモリに格納する（ステップ13）と
いう動作をｎ回繰り返す（ステップ14）。最後に、▲
▼を高レベルに戻す（ステップ15）。
フローチャートに示す如き命令を実行する必要があるか
らである。すなわち、まず、▲▼を高レベルに、▲
▼を低レベルにして、メモリを起動し（ステップ1
0）、▲▼が出力されるまで待つ（ステップ1
1）。▲▼が出力されたら、次に、▲▼を発
生してメモリから読出されたデータを取込み（ステップ
12）、それをメインメモリに格納する（ステップ13）と
いう動作をｎ回繰り返す（ステップ14）。最後に、▲
▼を高レベルに戻す（ステップ15）。
ここでデータ転送速度を支配しているのは、上記ステ
ップ12〜14のループである。しかし、このループを１回
実行するには、CPUとして、例えば、汎用のマイクロコ
ンピュータを用いた場合、３〜４命令、実行時間にして
５〜10μｓを要する。これは、前述の多値メモリのデー
タ転送時間（100〜200ns）よりもはるかに長い。
ップ12〜14のループである。しかし、このループを１回
実行するには、CPUとして、例えば、汎用のマイクロコ
ンピュータを用いた場合、３〜４命令、実行時間にして
５〜10μｓを要する。これは、前述の多値メモリのデー
タ転送時間（100〜200ns）よりもはるかに長い。
また、第５図のフローチャートからも明らかな如く、
メモリの起動からデータ転送終了までCPUが介在しなけ
ればならないので、CPUの負担が極めて大きいという問
題もある。
メモリの起動からデータ転送終了までCPUが介在しなけ
ればならないので、CPUの負担が極めて大きいという問
題もある。
これらの問題を解決するための手段の一つとして、ダ
イレクトメモリアクセス（DMA）の利用が考えられる。
これは、CPUを介さずに、DMAコントローラ（DMAC）と呼
ばれる専用のハードウェアが、ファイルとして用いられ
るメモリとメインメモリとの間のデータ転送を制御する
というものである。しかしながら、従来のDMACは、ファ
イルメモリとして、主として磁気ディスクの如き低速の
メモリを想定しており、高速の半導体メモリを制御する
には必ずしも適していないという別の問題がある。
イレクトメモリアクセス（DMA）の利用が考えられる。
これは、CPUを介さずに、DMAコントローラ（DMAC）と呼
ばれる専用のハードウェアが、ファイルとして用いられ
るメモリとメインメモリとの間のデータ転送を制御する
というものである。しかしながら、従来のDMACは、ファ
イルメモリとして、主として磁気ディスクの如き低速の
メモリを想定しており、高速の半導体メモリを制御する
には必ずしも適していないという別の問題がある。
本発明は上記事情に鑑みてなされたもので、その目的
とするところは、従来のファイルメモリ制御方式におけ
る上述の如き諸問題を解消し、従来のDMACをそのまま用
いて、データの読出し・書込みを逐次に行う高速の半導
体メモリをファイルメモリとして用いることを可能とす
る、半導体メモリ制御装置を提供することにある。
とするところは、従来のファイルメモリ制御方式におけ
る上述の如き諸問題を解消し、従来のDMACをそのまま用
いて、データの読出し・書込みを逐次に行う高速の半導
体メモリをファイルメモリとして用いることを可能とす
る、半導体メモリ制御装置を提供することにある。
本発明の上述の目的は、CPU（220），メインメモリ
（230）等とバス（210,211）により接続されるととも
に、DMAコントローラ（300）とバイト単位データの読出
し・書込みをクロックに同期して逐次行うシリアルアク
セス半導体メモリ（被制御メモリ200）とに接続され、
前記DMAコントローラと協同して前記シリアルアクセス
半導体メモリと前記メインメモリとの間でDMA転送を行
う半導体メモリ制御装置であって、前記DMAコントロー
ラにダイレクトメモリアクセス要求信号を出力する手段
（ラッチ161）と、前記DMAコントローラからダイレクト
メモリアクセス転送許可信号を受けて前記クロックを発
生するクロック発生回路（160）と、前記バスに接続さ
れ、前記シリアルアクセス半導体メモリにおけるセクタ
アドレスを保持するアドレスレジスタ（セクタアドレス
レジスタ112）と、前記バスに接続され、前記シリアル
アクセス半導体メモリに対する書込みコマンドまたは読
出しコマンドを保持するコマンドレジスタ（111）とを
有することを特徴とする半導体メモリ制御装置（100）
によって達成される。
（230）等とバス（210,211）により接続されるととも
に、DMAコントローラ（300）とバイト単位データの読出
し・書込みをクロックに同期して逐次行うシリアルアク
セス半導体メモリ（被制御メモリ200）とに接続され、
前記DMAコントローラと協同して前記シリアルアクセス
半導体メモリと前記メインメモリとの間でDMA転送を行
う半導体メモリ制御装置であって、前記DMAコントロー
ラにダイレクトメモリアクセス要求信号を出力する手段
（ラッチ161）と、前記DMAコントローラからダイレクト
メモリアクセス転送許可信号を受けて前記クロックを発
生するクロック発生回路（160）と、前記バスに接続さ
れ、前記シリアルアクセス半導体メモリにおけるセクタ
アドレスを保持するアドレスレジスタ（セクタアドレス
レジスタ112）と、前記バスに接続され、前記シリアル
アクセス半導体メモリに対する書込みコマンドまたは読
出しコマンドを保持するコマンドレジスタ（111）とを
有することを特徴とする半導体メモリ制御装置（100）
によって達成される。
本発明においては、専用の半導体ファイルメモリ制御
装置を設け、これによって半導体メモリのデータ転送を
制御するようにしており、データ転送にDMAを利用する
ため、DMACから転送許可信号が送られて来た時点で、デ
ータ転送用クロックを発生するようにしている。このた
め、従来の如く、CPUがソフトウェアでデータ転送を制
御する方式に比べて、はるかに高速にデータ転送が可能
になり、また、データ転送の間は、CPUは介在しなくて
良いので、CPUの負担が大幅に軽減される。
装置を設け、これによって半導体メモリのデータ転送を
制御するようにしており、データ転送にDMAを利用する
ため、DMACから転送許可信号が送られて来た時点で、デ
ータ転送用クロックを発生するようにしている。このた
め、従来の如く、CPUがソフトウェアでデータ転送を制
御する方式に比べて、はるかに高速にデータ転送が可能
になり、また、データ転送の間は、CPUは介在しなくて
良いので、CPUの負担が大幅に軽減される。
以下、本発明の実施例を図面に基づいて詳細に説明す
る。以下の説明においては、被制御メモリとして前述の
多値メモリを用いる例を示すが、本発明は必ずしもこれ
に限るものではなく、データの読出し・書込みを逐次行
うメモリであれば、適用することが可能なものである。
る。以下の説明においては、被制御メモリとして前述の
多値メモリを用いる例を示すが、本発明は必ずしもこれ
に限るものではなく、データの読出し・書込みを逐次行
うメモリであれば、適用することが可能なものである。
第１図は本発明の一実施例を示す半導体メモリ制御装
置を含むシステムの構成図である。図中、100が半導体
メモリ制御装置であり、200は被制御メモリ（シリアル
アクセス半導体メモリ）、300は前記DMAC、210はデータ
バス、211はアドレスバスを示している。なお、220はCP
U、230はメインメモリを示している。
置を含むシステムの構成図である。図中、100が半導体
メモリ制御装置であり、200は被制御メモリ（シリアル
アクセス半導体メモリ）、300は前記DMAC、210はデータ
バス、211はアドレスバスを示している。なお、220はCP
U、230はメインメモリを示している。
上記半導体メモリ制御装置100内には、内部データバ
ス110が設けられており、コマンドレジスタ111,セクタ
アドレスレジスタ112およびバスコントローラ150を介し
て被制御メモリ200のデータ入出力端子I/Ojに接続され
ている。内部データバス110は、また、バスコントロー
ラ101を介して前記計算機システムのデータバス210に接
続されている。
ス110が設けられており、コマンドレジスタ111,セクタ
アドレスレジスタ112およびバスコントローラ150を介し
て被制御メモリ200のデータ入出力端子I/Ojに接続され
ている。内部データバス110は、また、バスコントロー
ラ101を介して前記計算機システムのデータバス210に接
続されている。
レジスタ選択制御回路102は、上記内部データバス110
に接続されている各レジスタおよび被制御メモリ200の
データ入出力端子I/Ojと、前記データバス210との間の
データ転送を制御する回路である。どのレジスタまたは
被制御メモリ200のデータ入出力端子I/Ojをデータバス2
10に接続するかは、前記アドレスバス211を通して送ら
れて来るアドレス信号によって決定される。このアドレ
ス信号のうち、上位の信号はデコーダ212を通してイネ
ーブル信号Ｅとなる。
に接続されている各レジスタおよび被制御メモリ200の
データ入出力端子I/Ojと、前記データバス210との間の
データ転送を制御する回路である。どのレジスタまたは
被制御メモリ200のデータ入出力端子I/Ojをデータバス2
10に接続するかは、前記アドレスバス211を通して送ら
れて来るアドレス信号によって決定される。このアドレ
ス信号のうち、上位の信号はデコーダ212を通してイネ
ーブル信号Ｅとなる。
上記レジスタまたは被制御メモリ200のデータ入出力
端子I/Ojとデータバス210との間のデータの転送方向
は、読出し／書込み信号R/によって制御される。アド
レスバス211およびR/はメインメモリ230と共通なの
で、CPUから見れば、メモリ制御装置100内のレジスタお
よび被制御メモリ200のデータ入出力端子I/Ojは、メイ
ンメモリと同様に扱うことができる。
端子I/Ojとデータバス210との間のデータの転送方向
は、読出し／書込み信号R/によって制御される。アド
レスバス211およびR/はメインメモリ230と共通なの
で、CPUから見れば、メモリ制御装置100内のレジスタお
よび被制御メモリ200のデータ入出力端子I/Ojは、メイ
ンメモリと同様に扱うことができる。
クロック発生回路160は、DMAC300から送られて来るDM
A許可信号DMAAKを受けて、被制御メモリ200のデータ転
送用クロック▲▼を発生する回路である。また、ラ
ッチ161は、DMAC300に送るDMA転送要求信号DMARQを作る
ためのもので、被制御メモリ200から送られて来るデー
タ転送要求信号▲▼によってセットされ、DMAC30
0の転送終了信号DMAENDによってリセットされる。
A許可信号DMAAKを受けて、被制御メモリ200のデータ転
送用クロック▲▼を発生する回路である。また、ラ
ッチ161は、DMAC300に送るDMA転送要求信号DMARQを作る
ためのもので、被制御メモリ200から送られて来るデー
タ転送要求信号▲▼によってセットされ、DMAC30
0の転送終了信号DMAENDによってリセットされる。
上述の如く構成された本実施例のメモリ制御動作を、
以下、第２図および第３図に基づいて説明する。第２
図，第３図は被制御メモリ200からのデータの読出し、
すなわち、被制御メモリ200内のデータを、メインメモ
リ230へ転送する場合のフローチャートおよび動作タイ
ミングチャートである。第２図において、左がCPU220、
中央がDMAC300、右がメモリ制御装置100の動作である。
以下、第２図および第３図に基づいて説明する。第２
図，第３図は被制御メモリ200からのデータの読出し、
すなわち、被制御メモリ200内のデータを、メインメモ
リ230へ転送する場合のフローチャートおよび動作タイ
ミングチャートである。第２図において、左がCPU220、
中央がDMAC300、右がメモリ制御装置100の動作である。
CPU220は、まず、データの転送先であるメインメモリ
230の先頭アドレスと、転送バイト数とをDMAC300に設定
する（ステップ50）。これは、DMAC300には、通常、こ
れらの情報を設定するためのレジスタが設けられている
ので、そのレジスタに情報を書込めば良い。次いで、CP
U220は、メモリ制御装置100内のセクタアドレスレジス
タ112に、被制御メモリ200の選択すべきセクタ番号を書
込む（ステップ51）。
230の先頭アドレスと、転送バイト数とをDMAC300に設定
する（ステップ50）。これは、DMAC300には、通常、こ
れらの情報を設定するためのレジスタが設けられている
ので、そのレジスタに情報を書込めば良い。次いで、CP
U220は、メモリ制御装置100内のセクタアドレスレジス
タ112に、被制御メモリ200の選択すべきセクタ番号を書
込む（ステップ51）。
次にCPU220は、メモリ制御装置100内の前記コマンド
レジスタ111に読出しコマンドを書込む（ステップ5
2）。これにより、被制御メモリ200の書込みイネーブル
信号▲▼が高レベル（読出し）に、また、チップセ
ククト信号▲▼が低レベルになり（ステップ70）、
被制御メモリ200が動作を開始する。被制御メモリ200内
で、データ読出しの準備が完了すると、データ転送要求
信号▲▼が出力される（ステップ71）。これによ
り、メモリ制御装置100内の前記ラッチ161がセットされ
て、DMAC300にDMA転送要求信号DMARQが送られる（ステ
ップ72）。DMAC300はこれを受けて（ステップ60）、CPU
220に対し、バスの使用権を要求する（ステップ61）。
これは、次のデータ転送の際に、システムのデータバス
210とアドレスバス211を使用するので、バスの競合を避
けるためである。CPU220はこれを受けて、バスの使用権
をDMAC300に譲る（ステップ53,62）。
レジスタ111に読出しコマンドを書込む（ステップ5
2）。これにより、被制御メモリ200の書込みイネーブル
信号▲▼が高レベル（読出し）に、また、チップセ
ククト信号▲▼が低レベルになり（ステップ70）、
被制御メモリ200が動作を開始する。被制御メモリ200内
で、データ読出しの準備が完了すると、データ転送要求
信号▲▼が出力される（ステップ71）。これによ
り、メモリ制御装置100内の前記ラッチ161がセットされ
て、DMAC300にDMA転送要求信号DMARQが送られる（ステ
ップ72）。DMAC300はこれを受けて（ステップ60）、CPU
220に対し、バスの使用権を要求する（ステップ61）。
これは、次のデータ転送の際に、システムのデータバス
210とアドレスバス211を使用するので、バスの競合を避
けるためである。CPU220はこれを受けて、バスの使用権
をDMAC300に譲る（ステップ53,62）。
バスの使用権が得られると、DMAC300は、メモリ制御
装置100にDMA転送許可信号DMAAKを送る（ステップ6
3）。メモリ制御装置100はこれを受けて、被制御メモリ
200のデータ転送用クロック▲▼を作る（ステップ7
3）。すなわち、クロック発生回路160が、被制御メモリ
200の仕様に合せて適当な幅，電圧値のパルスを発生す
る。これにより、被制御メモリ200のデータ入出力端子I
/Oj（ｊ＝０〜７）には、１バイトのデータが読出され
る。DMAC300は、このデータをメインメモリ230に転送す
る（ステップ64）。そのために、DMAC300は、メモリ制
御装置100に対しては、上記被制御メモリ200のデータ入
出力端子I/Ojのデータがデータバス210上に転送される
よう設定し、メインメモリ230に対しては、データバス2
10上のデータが所定のアドレスに書込まれるように設定
する。
装置100にDMA転送許可信号DMAAKを送る（ステップ6
3）。メモリ制御装置100はこれを受けて、被制御メモリ
200のデータ転送用クロック▲▼を作る（ステップ7
3）。すなわち、クロック発生回路160が、被制御メモリ
200の仕様に合せて適当な幅，電圧値のパルスを発生す
る。これにより、被制御メモリ200のデータ入出力端子I
/Oj（ｊ＝０〜７）には、１バイトのデータが読出され
る。DMAC300は、このデータをメインメモリ230に転送す
る（ステップ64）。そのために、DMAC300は、メモリ制
御装置100に対しては、上記被制御メモリ200のデータ入
出力端子I/Ojのデータがデータバス210上に転送される
よう設定し、メインメモリ230に対しては、データバス2
10上のデータが所定のアドレスに書込まれるように設定
する。
上記動作により、１バイトのデータ転送が終了する
と、DMAC300は、データが転送されるべきメインメモリ2
30のアドレスを“1"だけ増し、転送バイト数を“1"だけ
減らして次の転送の準備をする（ステップ65）。転送バ
イト数が“0"になったならば（ステップ66）、CPU220か
ら要求されたバイト数のデータの転送が終了したわけで
あるから、DMAC300はCPU220にバスの使用権を返し（ス
テップ67,54）、DMA転送終了信号DMAENDを出力する（ス
テップ68）。これによって、メモリ制御装置100内のラ
ッチ161がリセットされ、また、被制御メモリ200のチッ
プセレクト信号CSが高レベルに戻る（ステップ74,7
5）。DMAENDは、CPU220に対しては、割込み信号として
働く。CPU220は、これにより、データがメインメモリ23
0内に転送されたことを知る（ステップ55）。
と、DMAC300は、データが転送されるべきメインメモリ2
30のアドレスを“1"だけ増し、転送バイト数を“1"だけ
減らして次の転送の準備をする（ステップ65）。転送バ
イト数が“0"になったならば（ステップ66）、CPU220か
ら要求されたバイト数のデータの転送が終了したわけで
あるから、DMAC300はCPU220にバスの使用権を返し（ス
テップ67,54）、DMA転送終了信号DMAENDを出力する（ス
テップ68）。これによって、メモリ制御装置100内のラ
ッチ161がリセットされ、また、被制御メモリ200のチッ
プセレクト信号CSが高レベルに戻る（ステップ74,7
5）。DMAENDは、CPU220に対しては、割込み信号として
働く。CPU220は、これにより、データがメインメモリ23
0内に転送されたことを知る（ステップ55）。
以上の説明は、読出しの場合を説明したものである
が、書込み、すなわち、メインメモリ230内のデータ
を、被制御メモリ200に転送する場合も略同様である。
読出しの場合との相異点は、CPU220が、コマンドレジス
タ111に書込みコマンドを設定し、従って、被制御メモ
リ200の書込みイネーブル信号▲▼が低レベル（書
込み）になることである。DMA転送許可信号DMAAKによっ
てデータ転送用クロック▲▼が作られ、これによっ
て被制御メモリ200が制御される点は、読出しの場合と
同様である。
が、書込み、すなわち、メインメモリ230内のデータ
を、被制御メモリ200に転送する場合も略同様である。
読出しの場合との相異点は、CPU220が、コマンドレジス
タ111に書込みコマンドを設定し、従って、被制御メモ
リ200の書込みイネーブル信号▲▼が低レベル（書
込み）になることである。DMA転送許可信号DMAAKによっ
てデータ転送用クロック▲▼が作られ、これによっ
て被制御メモリ200が制御される点は、読出しの場合と
同様である。
以上の説明からも明らかな如く、データ転送用クロッ
ク▲▼の発生およびデータの転送は、DMAによって
行われる。そのため、前述のCPUがソフトウェアによっ
て制御する場合に比べてはるかに高速な、例えば、１バ
イト当り、0.2〜0.5μｓといった速度での転送が可能と
なる。しかも、データ転送先（書込みの場合は転送元）
のメインメモリのアドレスは、CPUが自由に、DMACに設
定することができるので、メインメモリの任意のアドレ
スとの間のデータ転送が可能である。
ク▲▼の発生およびデータの転送は、DMAによって
行われる。そのため、前述のCPUがソフトウェアによっ
て制御する場合に比べてはるかに高速な、例えば、１バ
イト当り、0.2〜0.5μｓといった速度での転送が可能と
なる。しかも、データ転送先（書込みの場合は転送元）
のメインメモリのアドレスは、CPUが自由に、DMACに設
定することができるので、メインメモリの任意のアドレ
スとの間のデータ転送が可能である。
また、一連のデータ転送において、CPUが介在する必
要があるのは、DMACおよびメモリ制御装置を起動すると
きだけであり、DMAによるデータ転送の間は、CPUは介在
しなくて良いので、CPUの負担は大幅に軽減される。
要があるのは、DMACおよびメモリ制御装置を起動すると
きだけであり、DMAによるデータ転送の間は、CPUは介在
しなくて良いので、CPUの負担は大幅に軽減される。
第２図に示したフローチャートでは、所定の回数のデ
ータ転送が終了したことを検出するのは、DMACが担当し
ているが、メモリ制御装置内にカウンタを設け、これで
データ転送の回数を検出するようにしても良い。また、
CPUがデータ転送終了を知る方法としては、上に述べた
割込みによる方法の他に、メモリ制御装置内にステータ
スレジスタを設け、データ転送終了時に該ステータスレ
ジスタ内のフラグがセットされるようにしておき、CPU
はこのレジスタの内容を読出して終了したかどうかのチ
ェックをするという方法もある。
ータ転送が終了したことを検出するのは、DMACが担当し
ているが、メモリ制御装置内にカウンタを設け、これで
データ転送の回数を検出するようにしても良い。また、
CPUがデータ転送終了を知る方法としては、上に述べた
割込みによる方法の他に、メモリ制御装置内にステータ
スレジスタを設け、データ転送終了時に該ステータスレ
ジスタ内のフラグがセットされるようにしておき、CPU
はこのレジスタの内容を読出して終了したかどうかのチ
ェックをするという方法もある。
上述の実施例では、メモリ制御装置は１個のメモリだ
けを制御しているが、２個以上のメモリを制御すること
も可能である。これには、ここまでの説明では触れなか
ったが、CPUはコマンドレジスタにコマンド（読出しま
たは書込み）の他に、選択すべきメモリチップの番号を
も書込むようにし、このチップ番号をデコードして、各
メモリチップのチップセレクト信号とする。
けを制御しているが、２個以上のメモリを制御すること
も可能である。これには、ここまでの説明では触れなか
ったが、CPUはコマンドレジスタにコマンド（読出しま
たは書込み）の他に、選択すべきメモリチップの番号を
も書込むようにし、このチップ番号をデコードして、各
メモリチップのチップセレクト信号とする。
以上の説明においては、被制御メモリは前述の多値メ
モリであるとして説明したが、本発明は、前にも述べた
如く、多値メモリに限らず、データの読出し・書込みを
逐次行うメモリ、例えば、ビデオRAM等にも適用可能で
ある。また、複数個のRAMに周辺回路を付加して逐次読
出し・書込みができるようにしたメモリ装置でもよい。
但し、多値メモリの場合には、データの読出し・書込み
の準備（前述の▲▼信号印加から▲▼信号出
力まで）に要する時間が長いので、CPUの負担の軽減と
いう点で、本発明の効果がより大きくなる。
モリであるとして説明したが、本発明は、前にも述べた
如く、多値メモリに限らず、データの読出し・書込みを
逐次行うメモリ、例えば、ビデオRAM等にも適用可能で
ある。また、複数個のRAMに周辺回路を付加して逐次読
出し・書込みができるようにしたメモリ装置でもよい。
但し、多値メモリの場合には、データの読出し・書込み
の準備（前述の▲▼信号印加から▲▼信号出
力まで）に要する時間が長いので、CPUの負担の軽減と
いう点で、本発明の効果がより大きくなる。
なお、▲▼の如きデータ転送要求信号が出力さ
れないメモリに本発明を適用する場合には、メモリ起動
直後、あるいは、適当な遅延時間をおいた後に、データ
転送用クロックを発生させるという方式にすれば良い。
れないメモリに本発明を適用する場合には、メモリ起動
直後、あるいは、適当な遅延時間をおいた後に、データ
転送用クロックを発生させるという方式にすれば良い。
以上述べた如く、本発明によれば、従来のDMACをその
まま用いて、データの読出し・書込みを逐次に行う高速
の半導体メモリをファイルメモリとして用いることを可
能とする、半導体メモリ制御装置を実現できるという顕
著な効果を奏するものである。
まま用いて、データの読出し・書込みを逐次に行う高速
の半導体メモリをファイルメモリとして用いることを可
能とする、半導体メモリ制御装置を実現できるという顕
著な効果を奏するものである。
第１図は本発明の一実施例を示す半導体メモリ制御装置
を含むシステムの構成図、第２図は被制御メモリからの
データの読出し動作のフローチャート、第３図はその要
部を示す動作タイミングチャート、第４図は本出願人が
特願昭60-233237号に「半導体多値記憶装置」として提
案した装置の動作タイミング図、第５図は従来技術にお
けるデータ転送制御動作のフローチャートである。 100:半導体メモリ制御装置、101:バスコントローラ、10
2:レジスタ選択制御回路、110:内部データバス、111:コ
マンドレジスタ、112:セクタアドレスレジスタ、140:デ
コーダ、150:バスコントローラ、160:クロック発生回
路、161:ラッチ、200:被制御メモリ、210:データバス、
211:アドレスバス、220:CPU、230:メインメモリ、300:D
MAC。
を含むシステムの構成図、第２図は被制御メモリからの
データの読出し動作のフローチャート、第３図はその要
部を示す動作タイミングチャート、第４図は本出願人が
特願昭60-233237号に「半導体多値記憶装置」として提
案した装置の動作タイミング図、第５図は従来技術にお
けるデータ転送制御動作のフローチャートである。 100:半導体メモリ制御装置、101:バスコントローラ、10
2:レジスタ選択制御回路、110:内部データバス、111:コ
マンドレジスタ、112:セクタアドレスレジスタ、140:デ
コーダ、150:バスコントローラ、160:クロック発生回
路、161:ラッチ、200:被制御メモリ、210:データバス、
211:アドレスバス、220:CPU、230:メインメモリ、300:D
MAC。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 池永 伸一 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (72)発明者 下東 勝博 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (72)発明者 花輪 誠 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (72)発明者 萩原 吉宗 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (72)発明者 野口 孝樹 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (56)参考文献 特開 昭56−21222（ＪＰ，Ａ) 特開 昭55−63454（ＪＰ，Ａ)
Claims (1)
- 【請求項１】CPU,メインメモリ等とバスにより接続され
るとともに、DMAコントローラとバイト単位のデータの
読出し・書込みをクロックに同期して逐次行うシリアル
アクセス半導体メモリとに接続され、前記DMAコントロ
ーラと協同して前記シリアルアクセス半導体メモリと前
記メインメモリとの間でDMA転送を行う半導体メモリ制
御装置であって、前記DMAコントローラにダイレクトメ
モリアクセス要求信号を出力する手段と、前記DMAコン
トローラからダイレクトメモリアクセス転送許可信号を
受けて前記クロックを発生するクロック発生回路と、前
記バスに接続され、前記シリアルアクセス半導体メモリ
におけるセクタアドレスを保持するアドレスレジスタ
と、前記バスに接続され、前記シリアルアクセス半導体
メモリに対する書込みコマンドまたは読出しコマンドを
保持するコマンドレジスタとを有することを特徴とする
半導体メモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61259377A JP2570271B2 (ja) | 1986-10-30 | 1986-10-30 | 半導体メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61259377A JP2570271B2 (ja) | 1986-10-30 | 1986-10-30 | 半導体メモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63113653A JPS63113653A (ja) | 1988-05-18 |
| JP2570271B2 true JP2570271B2 (ja) | 1997-01-08 |
Family
ID=17333279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61259377A Expired - Fee Related JP2570271B2 (ja) | 1986-10-30 | 1986-10-30 | 半導体メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2570271B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5621222A (en) * | 1979-07-31 | 1981-02-27 | Casio Comput Co Ltd | Memory extension system |
| JPH06101240B2 (ja) * | 1985-04-17 | 1994-12-12 | 株式会社日立製作所 | 半導体メモリ |
-
1986
- 1986-10-30 JP JP61259377A patent/JP2570271B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63113653A (ja) | 1988-05-18 |
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