JPS63127486A - 半導体メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体メモリ制御装置に関し、特にデータの
読出し・書込みをクロックに同期して逐次に行うメモリ
を、ファイルメモリとして用いる方法に関する。

〔従来の技術〕

第２図は、本発明の発明者らが特願昭６０−２３３２：
３７号明細書において提案した半導体多値記憶装置（以
下、多値メモリと略す）の動作タイミング図である。多
値記憶の原理については上記明細書に詳細に記述されて
いるのでここでは説明を省略し、本発明に関連のある動
作タイミングについて説明する。

このメモリは、ｎバイ°トを１セクタとしてセクタ単位
でデータの読み出し・書き込みを行う。セクタ間の選択
には、アドレス信号Ａ、を用いる。

セクタ内のｎバイトのデータは、一定の順序で１バイト
ずつ逐次に読み出し・書き込みされる。

チップセレクト信号で１の立下りにおいて、アドレス信
号Ａよおよび書き込みイネーブル信号Ｗ　Ｅが取り込ま
れる。メモリ内でデータの読み出しあるいは書き込みの
準備が完了すると、データ転送要求信号丁子１が出され
る。吹にデータ転送層クロック丁子をｎ回印加する。読
み出しの場合（第２図（Ａ））は、ＤＴの印加毎にデー
タ入出力端子Ｉ１０．＋（ｊ−０〜７）にデータが読出
される。

書込みの場合（第２図（Ｂ））は、丁Ｔの印加毎にＴ１
０．からデータが取り込まれ、メモリに書き込まれる。

この多値メモリの特徴は、上記明細書に記載しであるよ
うに、ＤＲＡＭ　（ダイナミック・ランダム・アクセス
メモリ）以上の、きわめて高い集積度が実現できること
である。また、データの転送速度（■了のサイクル時間
）はＤＲＡＭと同程度に速くすることが可能である。デ
ータの読み出し・書き込みの準備（−茗印加から丁ＴＲ
が出るまで）に要する時間は、ＤＲＡＭよりも長いが、
磁気ディスク等の磁気メモリに比べればはるかに短い。

以上のような特長があるので、このメモリは大量のデー
タを蓄積する高速ファイルメモリとしての用途に適して
いる。

〔発明が解決しようとする問題点〕

計算機システムにおいて、上記多値メモリ（多値メモリ
に限らず、データの読み出し・書き込みを逐次にマチう
メモリならば事情は同じである）をファイルメモリとし
て用いてその性能を十分に引き出すには、次のような問
題を解決しなければならない。

データ転送を高速に行うためには、クロック５下が十分
速くなければならない。しかし、ＣＰＵ（中央処理装置
）がソフトウェアでＤＴを制御したのでは、十分高速に
はならない。なぜならば、例えば、読出しの場合、ＣＰ
Ｕは第３図のフローチャートに示すような命令を実行す
る必要があるからである。すなわち、まず、ＷＥを高レ
ベルに、τ了を低レベルにして多値メモリを起動しく１
０）、丁ＴＲが出るまで待つ（１１）。次にＤＴを発生
して多値メモリから読み出されたデータを取り込み（１
２）、それをメインメモリに格納する（１３）という動
作をｎ回繰り返す（１４）。最後にて１を高レベルに戻
す（１５）。

ここでデータ転送速度を支配しているのは、処理１２〜
１４のループである。しかし、このループを１同突行す
るには、ＣＰＵとして例えば、汎用のマイクロコンピュ
ータを用いた場合、３〜４命令、実行時間にして５〜１
ｏｌｔｓを要する。これは、前記の多値メモリのデータ
転送時間（１００〜２００ｎｓ）よりもはるかに長い。

また、第３図のフローチャートから明らかなように、メ
モリの起動からデータ転送が終了するまでＣＰＵが介在
しなければならないので、ＣＰＵの負担が大きい。

本発明の目的は、上記多値メモリのようにデータの読み
出し・書き込みを逐次に行うメモリを計算機システム内
で用いる際に、高速なデータ転送を可能にし、かつ、Ｃ
ＰＵの負担を軽減する半導体メモリ制御装置を提供する
ことにある。

〔問題点を解決するための手段〕

上記目的は、データの読み出しまたは書き込みをクロッ
クに同期して逐次に半導体メモリを制御する装置におい
て、上位のＣＰＵとは独立に上記半導体メモリを制御す
るクロックを発生する回路を少なくとも内蔵し、該クロ
ック発生回路により発生されるクロックを用いて上記半
導体メモリを制御することにより達成される。

〔作用〕

本発明は、半導体メモリ制御装置内のクロック発生回路
で発生させたクロックで？Ｖ導体メモリのデータ転送を
制御することにより、メモリの性能に合った速度でのデ
ータ転送が可能になる。それによって、上に述べたＣＰ
Ｕでクロックを制御する方法に比べてはるかに速いデー
タ転送が実現できる。また、クロック発生回路がクロッ
クを発生している間はＣＰＵは介在しないでよいため、
Ｃｐｕの負担が軽減される。

〔実施例〕

以下、本発明の実施例を、図面により詳細に説明する。

以下の説明では被制御メモリは前述の多値メモリである
とするが、多値メモリに限らず、データの読み出し・書
き込みを逐次に行うメモリならば本発明は適用可能であ
る。

本実施例では、ＣＰＵやメインメモリを有する計算機シ
ステムにおいて、外部記！！装置（ファイルメモリ）と
して半導体メモリを用いる際、ＣＰＵでクロックを発生
させて同期を取り、逐次にセクタ単位のデータ転送を行
ったのでは、高速なデータ転送が行えないので、半導体
メモリを制御する制御装置内にＣＰＵとは独立にクロッ
クを発生するクロック発生回路を内蔵し、そのクロック
発生回路から発生されるクロックにより半導体メモリと
メインメモリとの間のデータ転送を制御するようにした
。

第１図は、本発明の第１実施例を示す半導体メモリ制御
装置の構成図である。図中、１００が半導体メモリ制御
装置であり、被制御メモリ２００および計算機システム
のデータバス２１０とアドレスバス２１１に接続されて
いる。データバス２１０とアドレスバス２１１には、Ｃ
ＰＵ　（中央処理装置）１やメインメモリ２が接続され
ている。

半導体メモリ制御装置１００の中には、コマンドレジス
タ１１１．セクタアドレスレジスタ１１２゜ステータス
レジスタ１１３．バッファアドレスレジスタ１１４があ
る。これらのレジスタは内部データバス１１０に接続さ
れており、内部データバス１１０はバスコントローラ１
０１を通して計算機システムのデータバス２１０に接続
されている。

被制御メモリ２００のデータの読み出し・書き込みを制
御するためのクロックπ７を発生するために、クロック
発生回路１２０が設けられている。

カウンタ１２１はクロックを発生した回数を数えるため
の回路である。

バッファメモリ１３０は、被制御メモリ２００から読み
出されたデータ、あるいは被制御メモリ２００に書き込
むべきデータを一時蓄積しておくためのメモリである。

これはｎバイトのＲＡＭ（ランダムアクセスメモ１月で
あり、そのアドレス端子はバッファアドレスレジスタ１
１４とカウンタ１２１とのうちセレクタ１３１で選択さ
れた方に接続され、データ端子はバスコントローラ１３
２を介して被制御メモリ２００のデータ入出力端子工１
０１あるいは内部データバス１１０に接続される。レジ
スタ選択制御回路１０２は、内部データバス１１０に接
続されている各レジスタおよびパップアメモリ１３０の
データの読み出し・書き込みを制゛御する回路である。

どのレジスタ若しくはバッファメモリをデータバス２１
０に接続するかは、アドレスバス２１１を通して送られ
てくるアドレス信号によって決定される（このとき、ア
ドレス信号のうち上位の信号はデコーダ２１２を通して
イネーブル信号Ｅとなる）。レジスタもしくはバッファ
メモリとデータバス２１０との間のデータの転送方向は
、読み出し／書き込み信号Ｒ／Ｗによって制御される。

アドレスバスおよびＲ／Ｗはメインメモリ２と共通なの
で、ＣＰＵＩから見れば、メモリ制御装置１００内のレ
ジスタおよびバッファメモリはメインメモリ２と同様に
扱うことができる。

このメモリ制御装置１００を用いてメモリ２００を制御
する方法を次に説明する。第４図は読み出しの場合のフ
ローチャートである。左側がＣＰＵ１、右側がメモリ制
御装置１０ｏの動作である。

ＣＰＵＩは、まずセクタアドレスレジスタ１１２に−、
メモリ２００の選択すべきセクタ番号を書き込む（２０
）。書き込まれた情報はメモリ２００のアドレス端子Ａ
工に送られる。次にＣＰＵＩはコマンドレジスタ１１１
に読み出しコマンドを書き込む（２１）。これにより、
メモリ２００の書き込みイネーブル信号Ｗ下は高レベル
（読み出し）に、チップセレクト信号■は低レベルにな
り、メモリ２００が動作を開始する（３０）。

メモリ２００内でデータの読み出しの牟備が完了すると
、データ転送要求信号百Ｔ玉が出される。

クロック発生回路１２０はこれを検出して（３１）、デ
ータ転送用クロック”σ了の発生を始める。百ゴの発生
毎に、メモリ２００のデータ入出力端子からはデータが
逐吹読み出される。一方、カウンタ１２１は（あらかじ
め出力がＯになるようにリセットされている）五〒の発
生毎に１ずつカウントアツプされる（３２）。このとき
セレクタ１３１はカウンタ１２１を選択する状態に設定
されているので、バッファメモリ１３０のアドレス入力
はＤＴの発生毎に１ずつ増加する。また、このときパス
コントローラ１３２は、メモリ２００のデータ入出力端
子ｌ１０Ｊからバッファメモリ１３０ヘデータが転送さ
れる状態に設定されているので、Ｉｌｏ。に読み出され
たデータはバッファメモリ００〜（ｎ−１）番地に逐次
書き込まれる（３３）。

カウンタ１２１は、ｎ回のデータ転送が終了すると（３
４）、クロック発生回路１２０を停止させ、ステータス
レジスタ１１３内の転送終了フラグをセットし、ＣＰＵ
Ｉに対して割込み信号ＩＮＴを送出する（３５）。ｃｐ
ｕｉはこれによってデータ転送が完了したことを知る（
２３）。ＣＰＵＩはまずコマンドレジスタ１１１をリセ
ットして（２４）、Ｃ】を高レベルに戻す（３６）。Ｃ
ＰＵＩがメモリ２００から読み出されたデータを得るに
は、まずバッファアドレスレジスタ１１４にアドレスを
設定して（２５）、バッファメモリを読み出せばよい（
２６）。このとき、セレクタ１３１はバッファアドレス
レジスタ１１４を選択する状態に、バスコントローラ１
３２はバッファメモリ１３０から内部データバス１１０
ヘデータが転送される状態にそれぞれ設定されているの
で、先にバッファアドレスレジスタ１１４に設定したア
ドレスのバッファメモリのデータが、データバス２１０
に読み出される。なお、バッファメモリ１３０が読み出
されたとき、バッファアドレスレジスタ１１４の内容が
自動的に増加または減少される機能を付加しておけば、
バッファメモリ１３０の内容を連続的に読み出す場合、
好都合である。

以上、読み出しの場合について説明したが、書き込みも
ほぼ同様である。書き込みの場合は、ＣＰＵＩはまずバ
ッファメモリ１３０に書き込むべきデータを、セクタア
ドレスレジスタ１１２にセクタ番号をそれぞれ設定した
後に、コマンドレジスタ１１１に書き込みコマンドを書
き込めばよい。

バッファメモリ１３０からメモリ２００へのデータ転送
が、クロック発生回路１２０とカウンタ１２１により制
御されることは読み出しの場合と同様である。

以上の説明から明らかなように、データ転送用クロック
ＤＴの発生およびデータの転送は、クロック発生回路１
２０やカウンタ１２１といったハードウェアで制御され
る。そのため、前述のＣＰＵがソフトウェアによって制
御する場合に比べてはるかに高速なデータ転送が可能に
なる。しかも、クロック発生回路１２０が発生するクロ
ックの周期は、計算機システム内で用いられているクロ
ックとは独立に、被制御メモリ２００の性能に合わせて
設定することができるので、メモリ２００の性能を最大
限に引き出すことができる。

また、一速のデータ転送において、ｃｐｕｔが介在する
のは０動時とデータ転送終了後のみである。データ転送
中はＣＰＵＩは介在する必要がないので、第４図の２２
で示した期間は他の処理を行うことができる。このこと
は計算機システムのスループット向上に役立つ。

第４図のフローチャートでは、ＣＰＵＩがデータ転送完
了を知るのは割込みによっていたが、ステータスレジス
タ１１３によってもよい。カウンタ１２１はｎ回の転送
が完了したとき、ステータスレジスタ中の転送終了フラ
グをセットするので、ＣＰＵＩはステータスレジスタ１
１３を読出すことによって転送が終了したかどうかを知
ることができる。しかし、割込みによる方がステータス
レジスタの読み出し・チェックが不要になるので優れて
いる。なお、ステータスレジスタ１１３には、上記の転
送終了フラグ以外の情報、たとえば、転送中に生じた障
害といった情報をセットするようにしてもよい。

第１の実施例では、メモリ制御装置１００は１個のメモ
リだけを制御していたが、２個以上のメモリを制御する
ことも可能である。上の説明では、触れなかったが、Ｃ
ＰＵＩはコマンドレジスタ１１１にコマンド（読み出し
あるいは書き込み）の他に、選択すべきメモリチップの
番号をも書き込む。このチップ番号はデコーダ１４０で
デコードされて、各メモリチップのチップセレクト信号
となる。

第５図は、本発明の第２の実施例を示す半導体メモリ制
御装置の構成図である。第１図の実施例との相違点の第
１は、バッファアドレスレジスタ１１４がなく、外部ア
ドレスバス２１１がセレクタ１３１に直結されているこ
とである。したがつて、バッファメモリ１３０の選択す
べきアドレスを外部から直接に指定することができる。

第１図の実施例では、ＣＰＵＩがバッファメモリ１３０
のあるアドレスをアクセスするときは、まずバッファア
ドレスレジスタ１１４に選択するアドレスを書き込んだ
後にバッファメモリ１３０をアクセスするという手順が
必要であった。すなわち、ＣＰＵＩから見れば、バッフ
ァメモリｎバイトのうち、バッファアドレスレジスタ１
１４で指定された１バイトのみが直接ｒ見える」わけで
ある。これに対して第２の実施例では、バッファメモリ
１３０の全アドレスが直接「見える」ため、ＣＰＵＩは
バッファメモリ１３０をより高速にアクセスすることが
できる。たとえば、バッファメモリ１３０とメインメモ
リ２との間のデータの転送を、ブロック転送命令（多く
のＣＰｔＪには二の機能が設けられている）によって行
うことができる。

その反面、バッファメモリ１３０のアドレスを指定する
ための信号が必要になるので、半導体メモリ制御装置１
００を１チツプの集積回路とじた場合の端子数が増加す
る。この点では第１の実施例の方が優れている。

第２の実施例と第１の実施例との相違点の第２は、バイ
トカウントレジスタ１１５を設けたことである。このレ
ジスタは、メモリ２００に対してデータの読み出しある
いは書き込みを行う回路を指定するためのものである。

すなわち、メモリ２００にはデータ転送用クロックＤＴ
を必ずｎ回印加しなければならないが、実際にＣＰＵＩ
が必要としているデータ転送回数はｍ回（ｍ＜ｎ）であ
るときは、ＣＰＴｊ　１はバイトカウントレジスタ１１
５にｍを書き込んでおけばよい。

第６図は、このメモリ制御装置を用いてメモリ２００か
らデータを読み出す場合のフローチャートである。第４
図との相違点の第１は、ＣＰＵＩはあらかじめバイトカ
ウントレジスタ１１５にデータ転送回数ｍを書き込んで
おく（２７）ことである。第２の相違点はバイトカウン
トレジスタ１１５の内容が丁子の発生毎に１ずつ減少し
く３７）、０になると、すなわちｍ回の転送が終了する
と（３８）、割込み信号ＩＮＴを発生する（３５）こと
である。ＣＰＵＩはこれを検出して（２３）、バッファ
メモリ１３０に格納されたデータを読み出す（２６）。

一方、メモリ制御装置１００のクロック発生回路１２０
は、バイトカウントレジスタ１１５がＯとなった後も、
カウンタの出力がｎになるまで（すなわちｎ−ｍ回）■
可を発生し続ける（３９゜４０）。ただし、このときは
メモリ２００のデータ入出力端子ｌ１０Ｊから読み出さ
れたデータはバッファメモリ１３０には格納されず、無
視される。第４図との第３の相違点は、ｎ回のこ発生後
、コマンドレジスタ１１１が自動的にリセットされ、チ
ップセレクト信号■が高レベルになる（４１）ことであ
る。

以上の説明から明らかなように、バイトカウントレジス
タ１１５を設けることにより、ｍ回のデータ転送が終わ
った時点でＣＰＵＩに終了を知らせることができる。し
たがって、ＣＰＵ１は、必要としているｍバイトのデー
タをより早く得ることができる。

以上、被制御メモリ２００は前記の多値メモリであると
して説明したが、多値メモリに限らず、データの読み出
し・書き込みを逐次にマチうメモリ（例えば、ビデオＲ
ＡＭ）ならば本発明が適用である。また、複数個のＲＡ
Ｍに周辺回路を付加して逐次読み出し・書き込みができ
るようにしたメモリ装置でもよい。しかし、多値メモリ
の場合は、データの読み出し・書き込みの準備（丁子印
加から５〒１が出るまで）に要する時間が長いので、Ｃ
ＰＵの負担の軽減という点で、本発明の適用効果が特に
大きい。なお、πτ１のようなデータ転送要求信号が出
されないメモリに本発明を適用する場合は、メモリ起動
直後（あるいは適当な遅延時間をおいた後）にデータ転
送用クロックを発生するという方式にすればよい。

〔発明の効果〕

以上説明したように、本発明によれば、データの読み出
し・書き込みを逐次に行うメモリを計算機システム内で
ファイルメモリとして用いる場合、データの転送を高速
化することができる。すなわち、高速なファイルメモリ
が実現できる。また、データ転送中はＣＰＵは介在する
必要がないので、ＣＰＵの負担が軽減される。

【図面の簡単な説明】

第１図および第５図はそれぞれ本発明の第１および第２
の実施例を示す半導体メモリ制御装置の構成図、第２図
は多値メモリの動作タイミング図、第３図は第２図の多
値メモリを直接ＣＰＵで制御する場合のフローチャー１
・、第４図および第６図はそれぞれ第１図および第５図
の半導体メモリ制御装置を用いた場合のデータ転送処理
フローチャートである。 １：ＣＰＵ、２：メインメモリ、１００：半導体メモリ
制御装置、１０１．バスコントローラ、１０２：レジス
タ選択制御回路、１１０・内部データバス、１１１：コ
マンドレジスタ、１１２：セクタアドレスレジスタ、１
］３：ステータスレジスタ、１１４：バッファアドレス
レジスタ、１１５：バイトカウントレジスタ、１２０．
クロック発生回路、１２１：カウンタ、１３０．バッフ
ァメモリ、１３１：セレクタ、１３２；バスコントロー
ラ、１４０：デコーダ、２１０・データバス、２１１ニ
アドレスバス。 恨 第　　　　　２　　　　　図 °°コーーー１　　　　−　、−０ｆ ＤＴＲ−−＝　　　−− ０ｓコー＋＋＋　　　　　　　−−−−−−ｆＤＴＲ−
＝−−−−−−−−− ｎ回 １１０ｊ　　　　　　　　　　　／ｆＹｚ廐形ｚ第３図 第　　　　　牛　　　　　図

Claims (1)

1. 【特許請求の範囲】 １、計算機システムに接続され、データの読み出しまた
   は書き込みをクロックに同期して逐次行い、半導体メモ
   リを制御する半導体メモリ制御装置において、上記計算
   機システムとは独立に上記半導体メモリを制御するクロ
   ックを発生する回路を少なくとも内蔵することを特徴と
   する半導体メモリ制御装置。 ２、特許請求の範囲第１項記載の半導体メモリ制御装置
   において、上記半導体メモリから出力されるデータの読
   出しまたは書込みの準備が完了したことを示す信号を受
   けて、上記クロック発生回路を起動することを特徴とす
   る半導体メモリ制御装置。 ３、特許請求の範囲第１項記載の半導体メモリ制御装置
   において、データの読出しまたは書き込みを行う回数を
   、上記クロックの発生回数よりも少なくする手段を有す
   ることを特徴とする半導体メモリ制御装置。 ４、特許請求の範囲第１項記載の半導体メモリ制御装置
   において、上記データを一時記憶するバッファメモリを
   設けたことを特徴とする半導体メモリ制御装置。 ５、特許請求の範囲第４項記載の半導体メモリ制御装置
   において、上記バッファメモリの記憶容量が、一速の上
   記クロックによって読出されるまたは書込まれるデータ
   の量以上であることを特徴とする半導体メモリ制御装置
   。