JPWO2006132006A1 - メモリ制御装置及びメモリ制御方法 - Google Patents

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Abstract

アクセス回路３０，４０から発行されたアクセス要求を調停回路２０で調停して記憶装置１０にアクセスする一方、アクセス回路３０，４０から発行されたアクセス要求を調停回路２１で調停して記憶装置１１にアクセスする。

Description

本発明は、メモリアクセスを効率的に行うためのメモリ制御装置及びメモリ制御方法に関する。
近年、システムコストダウンの観点から、民生用のＬＳＩでは、外付けメモリが単一であるユニファイドメモリの形態で使用されることが多く、多種多様なメモリアクセス要求が単一のメモリに対してなされることが多くなっている。さらに、複数の機能が搭載されることで高いバンド幅が要求されるようになり、ますますメモリの高速化が必要となってきている。
ここで、ＤＲＡＭを例にとって説明すると、ＤＲＡＭのメモリセル自体の動作周波数は以前と変わっていないため、ユーザー側から見た場合、ＤＲＡＭへの最小アクセスサイズがどんどん大きくなっている。このため、バースト長の長い転送をする場合には特に問題とならないが、バースト長の短い転送をする場合には無効なデータ転送量が大きくなり、実効バンド幅が下がってしまうという問題があった。
例えば、メディア処理の場合には、ビデオデコードで必要となる動き補償処理における実効バンド幅の低下が問題となるが、従来はこれを許容するような高コストのＤＲＡＭを使用するしか解決方法がなかった（例えば、特許文献１参照）。
特開２０００−１７５２０１号公報
しかしながら、前述したように、高いデータ転送能力を持つＤＲＡＭを使用した場合には、バースト長の短い転送をするときには無効なデータ転送量が大きくなり、実効バンド幅が下がってしまうという課題があった。
また、複数の記憶装置に対してアクセス可能に構成されたアクセス回路が、そのうちの１つの記憶装置にアクセスしたときに、既にその記憶装置に対して他のアクセス回路からのアクセス要求があれば、該複数の記憶装置にアクセス可能なアクセス回路のアクセス要求が待たされることになる。
ここで、アクセス可能な記憶装置のうち、他のアクセス回路からのアクセス要求がない状態の記憶装置があれば、前記待ち時間分だけ、この記憶装置のバンド幅が無駄になってしまうという課題があった。
次に、複数の記憶装置間でデータコピー等のデータ転送を行う場合について考えると、まず、一方のアクセス回路が一方の記憶装置にアクセスして、この一方の記憶装置に格納されている他方のアクセス回路がアクセスすべきデータを、他方のアクセス回路がアクセス可能な他方の記憶装置に格納した後、他方のアクセス回路がこの格納されたデータにアクセスするようにしていた。しかしながら、このようなデータ転送方式では、大量のデータを取り扱う場合には非常に時間がかかってしまうという課題があった。
また、アクセス回路がアクセス可能な記憶装置は、通常、アクセス回路に関連する処理を格納するローカルメモリ等の別の目的で使用しているため、複数の記憶装置間のデータ転送用に別途記憶領域を確保しておく必要がある。そして、この記憶装置が時分割処理等を行えない場合には、メモリの容量を増やしたり、メモリバンド幅を増やす等の対策が必要である。このように、メモリ容量を増やしたりメモリバンド幅を増やすと、マスタ数分だけ同様の対策が必要となり、その結果、回路面積が増大してしまう。
さらに、複数の記憶装置に対してアクセス可能に構成されたアクセス回路を設けると、調停回路が複雑となり、その結果、回路面積や消費電力が増大してしまう。また、このようなアクセス回路が複数ある場合には、このアクセス回路の数だけ同様の課題が生じることとなる。
また、同一のＬＳＩをローエンドの分野にも展開する場合には、バンド幅要求が低いため複数の記憶装置が不要な場合が考えられるが、この場合には、単一の記憶装置に対して全てのアクセス回路がアクセスできるような構成にする必要がある。このような構成にすると、ローエンドの分野への展開対応のためだけに回路面積が増大することとなり、さらにＬＳＩ等のレイアウト設計を行う場合、配線混雑が起こるという問題がある。
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、実効バンド幅を改善できるようにすることにある。
上記目的の達成のため、本発明は、データが記憶された少なくとも２つの記憶装置と、
前記記憶装置にアクセスする少なくとも２つのアクセス手段と、
前記アクセス手段から発行されるアクセス要求を前記記憶装置毎に調停する調停回路とを備えたことを特徴とするものである。
以上のように、本発明によれば、短いバースト長のアクセスに対して無効なデータ転送量を削減することができ、実効バンド幅を向上させる上で有利な効果が得られる。また、各アクセス回路が複数の記憶装置にアクセス可能な構成にする必要がなく、回路面積を低減する上で有利な効果が得られる。
さらに、効率的な順番で各記憶装置へのアクセスが可能となり、各記憶装置の実効バンド幅がさらに向上する。
さらに、一部のアクセス回路においては、複数の記憶装置にアクセス可能な構成にする必要がなく、回路面積を低減する上で有利な効果が得られる。そして、ＬＳＩの展開を考慮した場合にも回路面積を低減する上で有利となり、また、起動時間が早くなるとともに消費電力を低減する上で有利な効果が得られる。
図１は、本発明の実施形態１に係るメモリ制御装置の構成を示すブロック図である。 図２は、従来のメモリ制御装置の構成を示すブロック図である。 図３は、本実施形態２に係るメモリ制御装置の構成を示すブロック図である。 図４は、本実施形態２に係るメモリ制御装置の構成を示すブロック図である。 図５は、本実施形態２に係るメモリ制御装置の別の構成を示すブロック図である。 図６は、本実施形態３に係るメモリ制御装置の構成を示すブロック図である。 図７は、本実施形態３に係る調停回路の内部構成を示すブロック図である。 図８は、本実施形態３に係る調停回路の別の内部構成を示すブロック図である。 図９は、本実施形態４に係るメモリ制御装置の構成を示すブロック図である。 図１０は、本実施形態５に係るメモリ制御装置の構成を示すブロック図である。 図１１は、本実施形態６に係るメモリ制御装置の構成を示すブロック図である。 図１２は、本実施形態７に係るメモリ制御装置の構成を示すブロック図である。
符号の説明
１０ 記憶装置
１１ 記憶装置
２０ 調停回路
２１ 調停回路
２５ データ調停回路
２６ データ調停回路
３０ アクセス回路
４０ アクセス回路
５０ 記憶装置間転送回路
６０ レジスタ
９１ レジスタ
１２０ レジスタ
１２１ レジスタ
７０ 一次記憶装置
７１ 空き情報管理装置
８０ 調停部
９０ 切替回路
１００ 選択回路
１１０ 選択回路
以下、本発明の実施形態を図面に基づいて詳細に説明する。以下の好ましい実施形態の説明は、本質的に例示に過ぎず、本発明、その適用物或いはその用途を制限することを意図するものでは全くない。
＜実施形態１＞
図１は、本発明の実施形態１に係るメモリ制御装置の構成を示すブロック図である。図１に示すように、３０，４０はアクセス回路であり、調停回路２０を介して記憶装置１０にアクセス可能にそれぞれ接続されるとともに、調停回路２１を介して記憶装置１１にアクセス可能にそれぞれ接続されている。
なお、図１では、２つのアクセス回路３０，４０を用いたものについて説明しているが、２つ以上のアクセス回路を設けるようにしてもよい。この点は、以下の実施形態についても同様である。
前記調停回路２０，２１は、アクセス回路３０，４０からそれぞれ発行される記憶装置１０，１１に対するアクセス要求を記憶装置１０，１１毎に調停するものである。
前記記憶装置１０，１１は、必要なデータを格納しておき、アクセス要求に応じてデータを読み出すためのものであり、具体的には、ＤＤＲ２（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ２）で構成されている。
ここで、前記調停回路２０と前記記憶装置１０との間のデータバス５００におけるバス幅を４バイトとし、前記調停回路２１と前記記憶装置１１との間のデータバス５０１におけるバス幅を４バイトとすると、最小アクセス単位は４バースト、すなわち１６バイトとなる。
次に、本実施形態１に係るメモリ制御装置の性能を比較するための比較例として、従来のメモリ制御装置の構成を図２に示す。図２において、アクセス回路３０，４０は、それぞれ調停回路２２を介して記憶装置１２にアクセス可能に接続されている。
ここで、前記調停回路２２と前記記憶装置１２との間のデータバス５０２におけるバス幅を８バイトとし、記憶装置１２としてＤＤＲ２を用いたとすると、最小アクセス単位は４バースト、すなわち３２バイトとなる。
以下、具体的に、無駄なデータ転送量について検討する。図１に示す本実施形態１のメモリ制御装置におけるアクセス回路３０，４０は、ビデオデコード処理のうち動き補償を行う回路であるとすると、アクセス回路３０は１６バイトアクセスを頻繁に行うが、メモリのページまたがりがない場合、無駄なデータ転送量は０バイトとなる。
一方、図２に示す従来のメモリ制御装置におけるアクセス回路３０，４０では、無駄なデータ転送量は１６バイトとなるため、本実施形態１に係るメモリ制御装置の構成であれば、従来のメモリ制御装置に比べて２倍の性能向上が見られる。
さらに、本実施形態１のメモリ制御装置では、前記記憶装置１０に対して２つのアクセス回路３０，４０がアクセスする必要のないときには、一方のアクセス回路から見た場合、調停回路２０において調停によって待たされる時間が一般的に減少することになり好ましい。
なお、本実施形態１に係るメモリ制御装置では、記憶装置１０，１１としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用いた場合について説明したが、この形態に限定するものではなく、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やフラッシュメモリを用いても構わない。
また、例えば、記憶装置１０をＤＲＡＭで構成し、記憶装置１１をフラッシュメモリで構成するというように、記憶装置１０，１１が互いに異なる種類のメモリで構成されていても構わない。
また、本実施形態１に係るメモリ制御装置では、２つの記憶装置１０，１１を用いた場合について例示したが、２つ以上であっても構わない。また、記憶装置１０，１１のバス幅は問わない。
また、アクセス回路３０，４０は、記憶装置１０、１１のそれぞれにアクセス可能となっているものについて説明したが、何れか一方の記憶装置にのみアクセス可能であっても構わない。
また、本実施形態１に係るメモリ制御装置における動作を実現する回路をＬＳＩで構成する場合、アクセス回路３０，４０はＬＳＩ内部又は外部のどちらに設けても構わない。
＜実施形態２＞
図３は、本発明の実施形態２に係るメモリ制御装置の構成を示すブロック図である。前記実施形態１との違いは、調停回路２０，２１の間に記憶装置間転送回路５０を設けた点であるため、以下、実施形態１と同じ部分については同じ符号を付し、相違点についてのみ説明する。以下の実施形態３〜７についても同様とする。
図３に示すように、アクセス回路３０は、調停回路２０を介して記憶装置１０にアクセス可能に接続されている。また、アクセス回路４０は、調停回路２１を介して記憶装置１１にアクセス可能に接続されている。
そして、２つの調停回路２０，２１の間には、記憶装置１０，１１間でデータ転送を行うための記憶装置間転送回路５０が設けられている。
ここで、図４に示すように、例えばアクセス回路３０からのアクセス要求に応じた記憶装置１０への一連のアクセスが終了した後、そのデータを別のアクセス回路４０が必要とする場合には、アクセス回路３０から出力された信号１０００により記憶装置間転送回路５０に指示が与えられ、記憶装置間転送回路５０によって記憶装置１０から記憶装置１１へと必要なデータがコピーされる。データのコピー終了後には、アクセス回路４０が先ほど記憶装置１１に格納されたデータにアクセスして必要な処理が行われるようになっている。
一方、アクセス回路４０がアクセスした記憶装置１１のデータを別のアクセス回路３０が必要とする場合には、アクセス回路４０から出力された信号１００１に基づいて記憶装置間転送回路５０によって記憶装置１１から記憶装置１０へと必要なデータがコピーされるようになっている。
図５は、図４に示すメモリ制御装置における記憶装置間転送回路５０に対して、外部からアクセス可能なレジスタ６０が接続された状態を示している。このレジスタ６０には、アドレス等の必要な情報が格納されており、記憶装置間転送回路５０はレジスタ６０に格納されている情報に基づいて起動するようになっている。
このように、記憶装置間転送回路５０を設けることにより、アクセス回路３０，４０が複数の記憶装置１０，１１にそれぞれアクセスするように構成する必要がなくなり、回路面積や消費電力を低減する上で有利となるとともに、記憶装置間のデータコピーが実現できる。
また、調停回路２０，２１において、各アクセス回路３０，４０からリアルタイム性を保証すべきアクセスがないときにデータコピーを行うようにすれば、各アクセス回路３０，４０のリアルタイム性を確保したまま、有効な空きバンド幅を使ってデータコピーを行うことが可能となり、作業効率が向上する。
なお、図３〜図５において、アクセス回路３０，４０はそれぞれ単一の記憶装置１０，１１にアクセス可能な場合について例示したが、複数の記憶装置にそれぞれアクセス可能なアクセス回路を用いても構わない。
＜実施形態３＞
図６は、本発明の実施形態３に係るメモリ制御装置の構成を示すブロック図である。図６に示すように、アクセス回路３０，４０は、調停回路２０を介して記憶装置１０にアクセス可能にそれぞれ接続されるとともに、調停回路２１を介して記憶装置１１にアクセス可能にそれぞれ接続されている。
前記調停回路２０は、記憶装置１０がアクセス可能な状態である場合に、そのアクセス状態を示す信号１０１０をアクセス回路３０，４０にそれぞれ出力するようになっている。
また、前記調停回路２１は、記憶装置１１がアクセス可能な状態である場合に、そのアクセス状態を示す信号１０１１をアクセス回路３０，４０にそれぞれ出力するようになっている。
そして、前記アクセス回路３０，４０は、信号１０１０，１０１１に基づいて、最適な記憶装置に対してアクセスを行うようになっている。
このような制御を行うことで、例えば、信号１０１０を受け取ったアクセス回路３０からのアクセスを、他のアクセス回路４０のアクセス状況に拘わらず、直ちに受け付けることが可能となる。
すなわち、たまたまアクセスしたある記憶装置へのアクセスが他のアクセス回路のアクセス状況によって非常に混雑していた場合、そのアクセスを待っている間に、アクセスが少ない他の記憶装置へのアクセス機会を逃してしまうことを防止する上で有利となる。
図７は、本実施形態３に係るメモリ制御装置における調停回路２０の内部構成を示すブロック図である。図７に示すように、調停回路２０内部には、アクセス回路３０，４０からのアクセス要求を記憶する一次記憶装置７０が設けられている。これにより、アクセス回路３０，４０は、一次記憶装置７０に格納できるコマンド数分、データ完了を待たずともいわゆる先行発行が可能となっており、スループットを向上させることができる。
また、前記一次記憶装置７０には、空き情報管理装置７１が接続されており、アクセス回路３０，４０からのアクセス要求が記憶装置１０に出力される一方、この空き情報管理装置７１には、一次記憶装置７０のデータ格納状態を示すポインタ情報が出力される。
前記空き情報管理装置７１では、前記ポインタ情報と所定の規定値とを比較し、この比較結果に応じた一次記憶装置７０の空き情報を信号１０１０を介してアクセス回路３０へ伝えるようになっている。
なお、比較対象とすべき所定の規定値は、例えばアクセス回路３０に対して空き情報を伝えてから、アクセス回路３０がアクセス要求のコマンド発行して調停回路２０に到達するまでの時間を考慮して設定するのが好ましい。
図８は、本実施形態３に係るメモリ制御装置における調停回路２０の別の内部構成を示すブロック図である。図８に示すように、調停回路２０内部には、アクセス回路３０，４０毎にそれぞれ対応する一次記憶装置７２，７３が設けられており、さらにこの一次記憶装置７２，７３の出力側には調停部８０が接続されている。
前記調停部８０では、各アクセス回路３０，４０からのアクセス要求の調停が行われ、選択されたアクセス回路から発行されたアクセス要求が記憶装置１０に出力される。
また、前記調停部８０における調停状況から、アクセス回路３０がアクセス可能な状態になれば、信号１０１０を介してアクセス回路３０へ伝えるようになっている。
なお、例えば、数サイクル後に必ずアクセス回路３０がアクセス可能となるタイミング、すなわち、調停部８０がアクセス回路３０へ空き情報を示す信号１０１０を出力してから、この信号１０１０に基づいてアクセス回路３０で発行されたアクセス要求を調停部８０が受け付けるまでの時間を考慮して、空き情報を示す信号１０１０を出力するようにしても構わない。
なお、前記一次記憶装置７２，７３の段数は何段であっても構わない。また、一次記憶装置７２，７３はアクセス回路３０，４０毎に設ける必要はなく、共用するようにしても構わない。
＜実施形態４＞
図９は、本発明の実施形態４に係るメモリ制御装置の構成を示すブロック図である。図９に示すように、アクセス回路３０は、切替回路９０を介して調停回路２０，２１にそれぞれ接続されている。さらに、調停回路２０は記憶装置１０に接続され、調停回路２１は記憶装置１１に接続されている。この構成により、アクセス回路３０は調停回路２０，２１を介して記憶装置１０，１１にアクセス可能となっている。
また、アクセス回路４０は、調停回路２０を介して記憶装置１０にアクセス可能に接続されるとともに、調停回路２１を介して記憶装置１１にアクセス可能に接続されている。
前記切替回路９０は、アクセス回路３０のアクセス先を後述するレジスタ９１の設定値に基づいて切り替えるものであり、具体的には、記憶装置１０，１１のうちどちらにアクセスするかを切り替えることができるようになっている。
また、前記切替回路９０には、外部からアクセス可能なレジスタ９１が接続されており、このレジスタ９１には、どの記憶装置にアクセスするかを示す情報が格納されている。このレジスタ９１の値を設定することで、記憶装置１０，１１へのアクセスを変更できるようになっている。
このような構成によれば、メモリ制御装置における回路面積や消費電力を低減する上で有利となる。すなわち、記憶装置１０，１１の両方にアクセス可能に構成されたアクセス回路３０であれば、通常、回路面積や消費電力が増大してしまう傾向にあるが、例えば、あるアプリケーションにおいて、記憶装置１０にしかアクセスする必要のないアクセス回路に対して本発明を用いれば、回路面積や消費電力を低減する上で有利な効果が得られる。
＜実施形態５＞
図１０は、本発明の実施形態５に係るメモリ制御装置の構成を示すブロック図である。図１０に示すように、アクセス回路３０，４０は、選択回路１００を介して調停回路２０に接続されている。さらに、調停回路２０は記憶装置１０に接続されており、アクセス回路３０，４０は、調停回路２０を介して記憶装置１０にアクセス可能に接続されている。
前記選択回路１００では、アクセス回路３０，４０のうち一方のアクセス要求のみが調停回路２０を介して記憶装置１０に選択的に出力されるようになっている。
このような構成にすれば、複数の記憶装置が不要となり、例えば、同一のＬＳＩをバンド幅要求の低いローエンドの分野へ展開する場合、そのまま適用することができ、回路面積の増大を抑えつつＬＳＩ設計時の配線混雑を解消することができる。
＜実施形態６＞
図１１は、本発明の実施形態６に係るメモリ制御装置の構成を示すブロック図である。図１１に示すように、アクセス回路３０，４０は、データ調停回路２５，２６にそれぞれ接続されている。また、データ調停回路２５，２６は、選択回路１１０を介して記憶装置１０に接続されている。
前記選択回路１１０では、データ調停回路２５，２６から出力されたデータのうち一方のデータのみが記憶装置１０に選択的に出力されるようになっている。
このような構成によれば、記憶装置毎のデータ調停回路の出力を選択しているため、回路面積を小さくできるとともに、レイアウト設計において配線混雑を解消することができる。
すなわち、アクセス回路の数が多い場合には、選択回路１１０における配線の入力本数も多くなって回路規模に影響を与える上、レイアウト設計において配線混雑を招きやすいが、本実施形態６のメモリ制御装置の構成であれば、このような問題を解消する上で有利となる。
また、本実施形態６に係るメモリ制御装置の構成では、バンド幅要求が下がっているにも関わらず、データ調停回路２５，２６の回路資源が上述した実施形態１に係るメモリ制御装置と同等であるため、さらに性能が向上することになる。
＜実施形態７＞
図１２は、本発明の実施形態７に係るメモリ制御装置の構成を示すブロック図である。図１２に示すように、アクセス回路３０，４０は、調停回路２０，２１にそれぞれ接続されている。
前記調停回路２０は、選択回路１１０を介して記憶装置１０に接続されている。また、前記調停回路２１は、記憶装置１１に接続される一方、選択回路１１０を介して記憶装置１０に接続されている。
また、前記調停回路２１には、レジスタ１２０が接続されており、レジスタ１２０から調停回路２１に対して、クロックの発振又は停止を制御する信号１０３０が出力される。
さらに、前記記憶装置１１には、レジスタ１２１が接続されており、例えば、記憶装置１１がＤＲＡＭである場合には、レジスタ１２１から記憶装置１１に対して、パワーダウン又はセルフリフレッシュモードの起動又は停止を制御する信号１０３１が出力される。
このような構成であれば、機器のほとんどの機能が休止しているスタンバイモード時に、レジスタ１２０、１２１の値を設定することで、調停回路２１をクロック停止状態にする一方、記憶装置１１をパワーダウン又はセルフリフレッシュモードにすることができ、消費電力を抑えることができる。
一方、調停回路２０及び記憶装置１０は動作状態であり、システムの復帰に必要なマイコン等の命令やデータが記憶装置１０に格納されていれば、スタンバイモードからの復帰時には、マイコンの命令やデータを再度記憶装置１０に展開する必要はなく、機器の起動時間が短くなるという効果が得られる。
以上説明したように、本発明は、実効バンド幅を改善できるという実用性の高い効果が得られることから、きわめて有用で産業上の利用可能性は高い。例えば、圧縮符号化されたストリームを再生するネットワーク端末、ＤＶＤ録画再生機、デジタルテレビ、ＰＤＡ、携帯電話、パーソナルコンピュータ等に応用できる。
本発明は、メモリアクセスを効率的に行うためのメモリ制御装置及びメモリ制御方法に関する。
近年、システムコストダウンの観点から、民生用のＬＳＩでは、外付けメモリが単一であるユニファイドメモリの形態で使用されることが多く、多種多様なメモリアクセス要求が単一のメモリに対してなされることが多くなっている。さらに、複数の機能が搭載されることで高いバンド幅が要求されるようになり、ますますメモリの高速化が必要となってきている。
ここで、ＤＲＡＭを例にとって説明すると、ＤＲＡＭのメモリセル自体の動作周波数は以前と変わっていないため、ユーザー側から見た場合、ＤＲＡＭへの最小アクセスサイズがどんどん大きくなっている。このため、バースト長の長い転送をする場合には特に問題とならないが、バースト長の短い転送をする場合には無効なデータ転送量が大きくなり、実効バンド幅が下がってしまうという問題があった。
例えば、メディア処理の場合には、ビデオデコードで必要となる動き補償処理における実効バンド幅の低下が問題となるが、従来はこれを許容するような高コストのＤＲＡＭを使用するしか解決方法がなかった（例えば、特許文献１参照）。
特開２０００−１７５２０１号公報
しかしながら、前述したように、高いデータ転送能力を持つＤＲＡＭを使用した場合には、バースト長の短い転送をするときには無効なデータ転送量が大きくなり、実効バンド幅が下がってしまうという課題があった。
また、複数の記憶装置に対してアクセス可能に構成されたアクセス回路が、そのうちの１つの記憶装置にアクセスしたときに、既にその記憶装置に対して他のアクセス回路からのアクセス要求があれば、該複数の記憶装置にアクセス可能なアクセス回路のアクセス要求が待たされることになる。
ここで、アクセス可能な記憶装置のうち、他のアクセス回路からのアクセス要求がない状態の記憶装置があれば、前記待ち時間分だけ、この記憶装置のバンド幅が無駄になってしまうという課題があった。
次に、複数の記憶装置間でデータコピー等のデータ転送を行う場合について考えると、まず、一方のアクセス回路が一方の記憶装置にアクセスして、この一方の記憶装置に格納されている他方のアクセス回路がアクセスすべきデータを、他方のアクセス回路がアクセス可能な他方の記憶装置に格納した後、他方のアクセス回路がこの格納されたデータにアクセスするようにしていた。しかしながら、このようなデータ転送方式では、大量のデータを取り扱う場合には非常に時間がかかってしまうという課題があった。
また、アクセス回路がアクセス可能な記憶装置は、通常、アクセス回路に関連する処理を格納するローカルメモリ等の別の目的で使用しているため、複数の記憶装置間のデータ転送用に別途記憶領域を確保しておく必要がある。そして、この記憶装置が時分割処理等を行えない場合には、メモリの容量を増やしたり、メモリバンド幅を増やす等の対策が必要である。このように、メモリ容量を増やしたりメモリバンド幅を増やすと、マスタ数分だけ同様の対策が必要となり、その結果、回路面積が増大してしまう。
さらに、複数の記憶装置に対してアクセス可能に構成されたアクセス回路を設けると、調停回路が複雑となり、その結果、回路面積や消費電力が増大してしまう。また、このようなアクセス回路が複数ある場合には、このアクセス回路の数だけ同様の課題が生じることとなる。
また、同一のＬＳＩをローエンドの分野にも展開する場合には、バンド幅要求が低いため複数の記憶装置が不要な場合が考えられるが、この場合には、単一の記憶装置に対して全てのアクセス回路がアクセスできるような構成にする必要がある。このような構成にすると、ローエンドの分野への展開対応のためだけに回路面積が増大することとなり、さらにＬＳＩ等のレイアウト設計を行う場合、配線混雑が起こるという問題がある。
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、実効バンド幅を改善できるようにすることにある。
上記目的の達成のため、本発明は、データが記憶された少なくとも２つの記憶装置と、
前記記憶装置にアクセスする少なくとも２つのアクセス手段と、
前記アクセス手段から発行されるアクセス要求を前記記憶装置毎に調停する調停回路とを備えたことを特徴とするものである。
以上のように、本発明によれば、短いバースト長のアクセスに対して無効なデータ転送量を削減することができ、実効バンド幅を向上させる上で有利な効果が得られる。また、各アクセス回路が複数の記憶装置にアクセス可能な構成にする必要がなく、回路面積を低減する上で有利な効果が得られる。
さらに、効率的な順番で各記憶装置へのアクセスが可能となり、各記憶装置の実効バンド幅がさらに向上する。
さらに、一部のアクセス回路においては、複数の記憶装置にアクセス可能な構成にする必要がなく、回路面積を低減する上で有利な効果が得られる。そして、ＬＳＩの展開を考慮した場合にも回路面積を低減する上で有利となり、また、起動時間が早くなるとともに消費電力を低減する上で有利な効果が得られる。
以下、本発明の実施形態を図面に基づいて詳細に説明する。以下の好ましい実施形態の説明は、本質的に例示に過ぎず、本発明、その適用物或いはその用途を制限することを意図するものでは全くない。
＜実施形態１＞
図１は、本発明の実施形態１に係るメモリ制御装置の構成を示すブロック図である。図１に示すように、３０，４０はアクセス回路であり、調停回路２０を介して記憶装置１０にアクセス可能にそれぞれ接続されるとともに、調停回路２１を介して記憶装置１１にアクセス可能にそれぞれ接続されている。
なお、図１では、２つのアクセス回路３０，４０を用いたものについて説明しているが、２つ以上のアクセス回路を設けるようにしてもよい。この点は、以下の実施形態についても同様である。
前記調停回路２０，２１は、アクセス回路３０，４０からそれぞれ発行される記憶装置１０，１１に対するアクセス要求を記憶装置１０，１１毎に調停するものである。
前記記憶装置１０，１１は、必要なデータを格納しておき、アクセス要求に応じてデータを読み出すためのものであり、具体的には、ＤＤＲ２（Double Data Rate ２）で構成されている。
ここで、前記調停回路２０と前記記憶装置１０との間のデータバス５００におけるバス幅を４バイトとし、前記調停回路２１と前記記憶装置１１との間のデータバス５０１におけるバス幅を４バイトとすると、最小アクセス単位は４バースト、すなわち１６バイトとなる。
次に、本実施形態１に係るメモリ制御装置の性能を比較するための比較例として、従来のメモリ制御装置の構成を図２に示す。図２において、アクセス回路３０，４０は、それぞれ調停回路２２を介して記憶装置１２にアクセス可能に接続されている。
ここで、前記調停回路２２と前記記憶装置１２との間のデータバス５０２におけるバス幅を８バイトとし、記憶装置１２としてＤＤＲ２を用いたとすると、最小アクセス単位は４バースト、すなわち３２バイトとなる。
以下、具体的に、無駄なデータ転送量について検討する。図１に示す本実施形態１のメモリ制御装置におけるアクセス回路３０，４０は、ビデオデコード処理のうち動き補償を行う回路であるとすると、アクセス回路３０は１６バイトアクセスを頻繁に行うが、メモリのページまたがりがない場合、無駄なデータ転送量は０バイトとなる。
一方、図２に示す従来のメモリ制御装置におけるアクセス回路３０，４０では、無駄なデータ転送量は１６バイトとなるため、本実施形態１に係るメモリ制御装置の構成であれば、従来のメモリ制御装置に比べて２倍の性能向上が見られる。
さらに、本実施形態１のメモリ制御装置では、前記記憶装置１０に対して２つのアクセス回路３０，４０がアクセスする必要のないときには、一方のアクセス回路から見た場合、調停回路２０において調停によって待たされる時間が一般的に減少することになり好ましい。
なお、本実施形態１に係るメモリ制御装置では、記憶装置１０，１１としてＤＲＡＭ（Dynamic Random Access Memory）を用いた場合について説明したが、この形態に限定するものではなく、例えば、ＳＲＡＭ（Static Random Access Memory）やフラッシュメモリを用いても構わない。
また、例えば、記憶装置１０をＤＲＡＭで構成し、記憶装置１１をフラッシュメモリで構成するというように、記憶装置１０，１１が互いに異なる種類のメモリで構成されていても構わない。
また、本実施形態１に係るメモリ制御装置では、２つの記憶装置１０，１１を用いた場合について例示したが、２つ以上であっても構わない。また、記憶装置１０，１１のバス幅は問わない。
また、アクセス回路３０，４０は、記憶装置１０、１１のそれぞれにアクセス可能となっているものについて説明したが、何れか一方の記憶装置にのみアクセス可能であっても構わない。
また、本実施形態１に係るメモリ制御装置における動作を実現する回路をＬＳＩで構成する場合、アクセス回路３０，４０はＬＳＩ内部又は外部のどちらに設けても構わない。
＜実施形態２＞
図３は、本発明の実施形態２に係るメモリ制御装置の構成を示すブロック図である。前記実施形態１との違いは、調停回路２０，２１の間に記憶装置間転送回路５０を設けた点であるため、以下、実施形態１と同じ部分については同じ符号を付し、相違点についてのみ説明する。以下の実施形態３〜７についても同様とする。
図３に示すように、アクセス回路３０は、調停回路２０を介して記憶装置１０にアクセス可能に接続されている。また、アクセス回路４０は、調停回路２１を介して記憶装置１１にアクセス可能に接続されている。
そして、２つの調停回路２０，２１の間には、記憶装置１０，１１間でデータ転送を行うための記憶装置間転送回路５０が設けられている。
ここで、図４に示すように、例えばアクセス回路３０からのアクセス要求に応じた記憶装置１０への一連のアクセスが終了した後、そのデータを別のアクセス回路４０が必要とする場合には、アクセス回路３０から出力された信号１０００により記憶装置間転送回路５０に指示が与えられ、記憶装置間転送回路５０によって記憶装置１０から記憶装置１１へと必要なデータがコピーされる。データのコピー終了後には、アクセス回路４０が先ほど記憶装置１１に格納されたデータにアクセスして必要な処理が行われるようになっている。
一方、アクセス回路４０がアクセスした記憶装置１１のデータを別のアクセス回路３０が必要とする場合には、アクセス回路４０から出力された信号１００１に基づいて記憶装置間転送回路５０によって記憶装置１１から記憶装置１０へと必要なデータがコピーされるようになっている。
図５は、図４に示すメモリ制御装置における記憶装置間転送回路５０に対して、外部からアクセス可能なレジスタ６０が接続された状態を示している。このレジスタ６０には、アドレス等の必要な情報が格納されており、記憶装置間転送回路５０はレジスタ６０に格納されている情報に基づいて起動するようになっている。
このように、記憶装置間転送回路５０を設けることにより、アクセス回路３０，４０が複数の記憶装置１０，１１にそれぞれアクセスするように構成する必要がなくなり、回路面積や消費電力を低減する上で有利となるとともに、記憶装置間のデータコピーが実現できる。
また、調停回路２０，２１において、各アクセス回路３０，４０からリアルタイム性を保証すべきアクセスがないときにデータコピーを行うようにすれば、各アクセス回路３０，４０のリアルタイム性を確保したまま、有効な空きバンド幅を使ってデータコピーを行うことが可能となり、作業効率が向上する。
なお、図３〜図５において、アクセス回路３０，４０はそれぞれ単一の記憶装置１０，１１にアクセス可能な場合について例示したが、複数の記憶装置にそれぞれアクセス可能なアクセス回路を用いても構わない。
＜実施形態３＞
図６は、本発明の実施形態３に係るメモリ制御装置の構成を示すブロック図である。図６に示すように、アクセス回路３０，４０は、調停回路２０を介して記憶装置１０にアクセス可能にそれぞれ接続されるとともに、調停回路２１を介して記憶装置１１にアクセス可能にそれぞれ接続されている。
前記調停回路２０は、記憶装置１０がアクセス可能な状態である場合に、そのアクセス状態を示す信号１０１０をアクセス回路３０，４０にそれぞれ出力するようになっている。
また、前記調停回路２１は、記憶装置１１がアクセス可能な状態である場合に、そのアクセス状態を示す信号１０１１をアクセス回路３０，４０にそれぞれ出力するようになっている。
そして、前記アクセス回路３０，４０は、信号１０１０，１０１１に基づいて、最適な記憶装置に対してアクセスを行うようになっている。
このような制御を行うことで、例えば、信号１０１０を受け取ったアクセス回路３０からのアクセスを、他のアクセス回路４０のアクセス状況に拘わらず、直ちに受け付けることが可能となる。
すなわち、たまたまアクセスしたある記憶装置へのアクセスが他のアクセス回路のアクセス状況によって非常に混雑していた場合、そのアクセスを待っている間に、アクセスが少ない他の記憶装置へのアクセス機会を逃してしまうことを防止する上で有利となる。
図７は、本実施形態３に係るメモリ制御装置における調停回路２０の内部構成を示すブロック図である。図７に示すように、調停回路２０内部には、アクセス回路３０，４０からのアクセス要求を記憶する一次記憶装置７０が設けられている。これにより、アクセス回路３０，４０は、一次記憶装置７０に格納できるコマンド数分、データ完了を待たずともいわゆる先行発行が可能となっており、スループットを向上させることができる。
また、前記一次記憶装置７０には、空き情報管理装置７１が接続されており、アクセス回路３０，４０からのアクセス要求が記憶装置１０に出力される一方、この空き情報管理装置７１には、一次記憶装置７０のデータ格納状態を示すポインタ情報が出力される。
前記空き情報管理装置７１では、前記ポインタ情報と所定の規定値とを比較し、この比較結果に応じた一次記憶装置７０の空き情報を信号１０１０を介してアクセス回路３０へ伝えるようになっている。
なお、比較対象とすべき所定の規定値は、例えばアクセス回路３０に対して空き情報を伝えてから、アクセス回路３０がアクセス要求のコマンド発行して調停回路２０に到達するまでの時間を考慮して設定するのが好ましい。
図８は、本実施形態３に係るメモリ制御装置における調停回路２０の別の内部構成を示すブロック図である。図８に示すように、調停回路２０内部には、アクセス回路３０，４０毎にそれぞれ対応する一次記憶装置７２，７３が設けられており、さらにこの一次記憶装置７２，７３の出力側には調停部８０が接続されている。
前記調停部８０では、各アクセス回路３０，４０からのアクセス要求の調停が行われ、選択されたアクセス回路から発行されたアクセス要求が記憶装置１０に出力される。
また、前記調停部８０における調停状況から、アクセス回路３０がアクセス可能な状態になれば、信号１０１０を介してアクセス回路３０へ伝えるようになっている。
なお、例えば、数サイクル後に必ずアクセス回路３０がアクセス可能となるタイミング、すなわち、調停部８０がアクセス回路３０へ空き情報を示す信号１０１０を出力してから、この信号１０１０に基づいてアクセス回路３０で発行されたアクセス要求を調停部８０が受け付けるまでの時間を考慮して、空き情報を示す信号１０１０を出力するようにしても構わない。
なお、前記一次記憶装置７２，７３の段数は何段であっても構わない。また、一次記憶装置７２，７３はアクセス回路３０，４０毎に設ける必要はなく、共用するようにしても構わない。
＜実施形態４＞
図９は、本発明の実施形態４に係るメモリ制御装置の構成を示すブロック図である。図９に示すように、アクセス回路３０は、切替回路９０を介して調停回路２０，２１にそれぞれ接続されている。さらに、調停回路２０は記憶装置１０に接続され、調停回路２１は記憶装置１１に接続されている。この構成により、アクセス回路３０は調停回路２０，２１を介して記憶装置１０，１１にアクセス可能となっている。
また、アクセス回路４０は、調停回路２０を介して記憶装置１０にアクセス可能に接続されるとともに、調停回路２１を介して記憶装置１１にアクセス可能に接続されている。
前記切替回路９０は、アクセス回路３０のアクセス先を後述するレジスタ９１の設定値に基づいて切り替えるものであり、具体的には、記憶装置１０，１１のうちどちらにアクセスするかを切り替えることができるようになっている。
また、前記切替回路９０には、外部からアクセス可能なレジスタ９１が接続されており、このレジスタ９１には、どの記憶装置にアクセスするかを示す情報が格納されている。このレジスタ９１の値を設定することで、記憶装置１０，１１へのアクセスを変更できるようになっている。
このような構成によれば、メモリ制御装置における回路面積や消費電力を低減する上で有利となる。すなわち、記憶装置１０，１１の両方にアクセス可能に構成されたアクセス回路３０であれば、通常、回路面積や消費電力が増大してしまう傾向にあるが、例えば、あるアプリケーションにおいて、記憶装置１０にしかアクセスする必要のないアクセス回路に対して本発明を用いれば、回路面積や消費電力を低減する上で有利な効果が得られる。
＜実施形態５＞
図１０は、本発明の実施形態５に係るメモリ制御装置の構成を示すブロック図である。図１０に示すように、アクセス回路３０，４０は、選択回路１００を介して調停回路２０に接続されている。さらに、調停回路２０は記憶装置１０に接続されており、アクセス回路３０，４０は、調停回路２０を介して記憶装置１０にアクセス可能に接続されている。
前記選択回路１００では、アクセス回路３０，４０のうち一方のアクセス要求のみが調停回路２０を介して記憶装置１０に選択的に出力されるようになっている。
このような構成にすれば、複数の記憶装置が不要となり、例えば、同一のＬＳＩをバンド幅要求の低いローエンドの分野へ展開する場合、そのまま適用することができ、回路面積の増大を抑えつつＬＳＩ設計時の配線混雑を解消することができる。
＜実施形態６＞
図１１は、本発明の実施形態６に係るメモリ制御装置の構成を示すブロック図である。図１１に示すように、アクセス回路３０，４０は、データ調停回路２５，２６にそれぞれ接続されている。また、データ調停回路２５，２６は、選択回路１１０を介して記憶装置１０に接続されている。
前記選択回路１１０では、データ調停回路２５，２６から出力されたデータのうち一方のデータのみが記憶装置１０に選択的に出力されるようになっている。
このような構成によれば、記憶装置毎のデータ調停回路の出力を選択しているため、回路面積を小さくできるとともに、レイアウト設計において配線混雑を解消することができる。
すなわち、アクセス回路の数が多い場合には、選択回路１１０における配線の入力本数も多くなって回路規模に影響を与える上、レイアウト設計において配線混雑を招きやすいが、本実施形態６のメモリ制御装置の構成であれば、このような問題を解消する上で有利となる。
また、本実施形態６に係るメモリ制御装置の構成では、バンド幅要求が下がっているにも関わらず、データ調停回路２５，２６の回路資源が上述した実施形態１に係るメモリ制御装置と同等であるため、さらに性能が向上することになる。
＜実施形態７＞
図１２は、本発明の実施形態７に係るメモリ制御装置の構成を示すブロック図である。図１２に示すように、アクセス回路３０，４０は、調停回路２０，２１にそれぞれ接続されている。
前記調停回路２０は、選択回路１１０を介して記憶装置１０に接続されている。また、前記調停回路２１は、記憶装置１１に接続される一方、選択回路１１０を介して記憶装置１０に接続されている。
また、前記調停回路２１には、レジスタ１２０が接続されており、レジスタ１２０から調停回路２１に対して、クロックの発振又は停止を制御する信号１０３０が出力される。
さらに、前記記憶装置１１には、レジスタ１２１が接続されており、例えば、記憶装置１１がＤＲＡＭである場合には、レジスタ１２１から記憶装置１１に対して、パワーダウン又はセルフリフレッシュモードの起動又は停止を制御する信号１０３１が出力される。
このような構成であれば、機器のほとんどの機能が休止しているスタンバイモード時に、レジスタ１２０、１２１の値を設定することで、調停回路２１をクロック停止状態にする一方、記憶装置１１をパワーダウン又はセルフリフレッシュモードにすることができ、消費電力を抑えることができる。
一方、調停回路２０及び記憶装置１０は動作状態であり、システムの復帰に必要なマイコン等の命令やデータが記憶装置１０に格納されていれば、スタンバイモードからの復帰時には、マイコンの命令やデータを再度記憶装置１０に展開する必要はなく、機器の起動時間が短くなるという効果が得られる。
以上説明したように、本発明は、実効バンド幅を改善できるという実用性の高い効果が得られることから、きわめて有用で産業上の利用可能性は高い。例えば、圧縮符号化されたストリームを再生するネットワーク端末、ＤＶＤ録画再生機、デジタルテレビ、ＰＤＡ、携帯電話、パーソナルコンピュータ等に応用できる。
本発明の実施形態１に係るメモリ制御装置の構成を示すブロック図である。 従来のメモリ制御装置の構成を示すブロック図である。 本実施形態２に係るメモリ制御装置の構成を示すブロック図である。 本実施形態２に係るメモリ制御装置の構成を示すブロック図である。 本実施形態２に係るメモリ制御装置の別の構成を示すブロック図である。 本実施形態３に係るメモリ制御装置の構成を示すブロック図である。 本実施形態３に係る調停回路の内部構成を示すブロック図である。 本実施形態３に係る調停回路の別の内部構成を示すブロック図である。 本実施形態４に係るメモリ制御装置の構成を示すブロック図である。 本実施形態５に係るメモリ制御装置の構成を示すブロック図である。 本実施形態６に係るメモリ制御装置の構成を示すブロック図である。 本実施形態７に係るメモリ制御装置の構成を示すブロック図である。
符号の説明
１０ 記憶装置
１１ 記憶装置
２０ 調停回路
２１ 調停回路
２５ データ調停回路
２６ データ調停回路
３０ アクセス回路
４０ アクセス回路
５０ 記憶装置間転送回路
６０ レジスタ
９１ レジスタ
１２０ レジスタ
１２１ レジスタ
７０ 一次記憶装置
７１ 空き情報管理装置
８０ 調停部
９０ 切替回路
１００ 選択回路
１１０ 選択回路

Claims (14)

  1. データが記憶された少なくとも２つの記憶装置と、
    前記記憶装置にアクセスする少なくとも２つのアクセス手段と、
    前記アクセス手段から発行されるアクセス要求を前記記憶装置毎に調停する調停回路とを備えたことを特徴とするメモリ制御装置。
  2. 請求項１に記載されたメモリ制御装置において、
    前記記憶装置に記憶されているデータを該記憶装置間でデータ転送する転送回路をさらに備えたことを特徴とするメモリ制御装置。
  3. 請求項２に記載されたメモリ制御装置において、
    前記転送回路は、前記アクセス手段から出力される制御信号に基づいてデータ転送を行うように構成されていることを特徴とするメモリ制御装置。
  4. 請求項２に記載されたメモリ制御装置において、
    前記転送回路に接続され、外部からアクセス可能なレジスタをさらに備え、
    前記転送回路は、前記レジスタの設定値に基づいてデータ転送を行うように構成されていることを特徴とするメモリ制御装置。
  5. 請求項２に記載されたメモリ制御装置において、
    前記転送回路は、前記アクセス手段から所定の処理を所定時間内に実行すべきアクセス要求がない場合にのみデータ転送を行うように構成されていることを特徴とするメモリ制御装置。
  6. 請求項１に記載されたメモリ制御装置において、
    前記複数のアクセス手段のうち少なくとも１つのアクセス手段は、前記複数の記憶装置に対してアクセス可能に構成されており、
    前記調停回路は、前記アクセス手段で発行されるアクセス要求を受付可能な状態であることを示す受付情報を、該アクセス手段に対して出力するように構成され、
    前記アクセス手段は、前記受付情報に基づいてアクセス要求の発行順序を決定するように構成されていることを特徴とするメモリ制御装置。
  7. 請求項６に記載されたメモリ制御装置において、
    前記調停回路は、前記アクセス手段から発行されるアクセス要求を複数記憶する記憶回路を備えており、
    前記受付情報は、前記記憶回路におけるデータ格納状態を示す空き情報であることを特徴とするメモリ制御装置。
  8. 請求項６に記載されたメモリ制御装置において、
    前記受付情報は、前記調停回路の調停結果から前記アクセス手段のアクセス要求が受付可能な状態であることを示す調停情報であることを特徴とするメモリ制御装置。
  9. 請求項１に記載されたメモリ制御装置において、
    前記アクセス手段のアクセス先を選択的に切り替える切替回路と、
    前記切替回路に接続され、外部からアクセス可能なレジスタとをさらに備え、
    前記切替回路は、前記レジスタの設定値に基づいて、前記アクセス手段がアクセスすべき前記記憶装置を選択的に切り替えるように構成されていることを特徴とするメモリ制御装置。
  10. 請求項１に記載されたメモリ制御装置において、
    前記複数の記憶装置のうち少なくとも１つの記憶装置は、全ての前記アクセス手段からアクセス可能となっていることを特徴とするメモリ制御装置。
  11. 請求項１０に記載されたメモリ制御装置において、
    前記調停回路は、前記複数の記憶装置毎のデータを調停するデータ調停機能を備えており、
    複数の前記調停回路でそれぞれ調停されたデータ調停結果を選択的に前記記憶装置に出力する選択回路をさらに備えたことを特徴とするメモリ制御装置。
  12. 請求項１０に記載されたメモリ制御装置において、
    前記調停回路に接続され、外部からアクセス可能なレジスタをさらに備え、
    前記調停回路は、前記レジスタの設定値に基づいて、クロックの発振又は停止を制御するように構成され、
    前記全てのアクセス手段からアクセス可能な記憶装置には、システムの待機及び復帰に必要な命令及びデータが格納されていることを特徴とするメモリ制御装置。
  13. 請求項１に記載されたメモリ制御装置において、
    前記複数の記憶装置は、全てＤＲＡＭで構成されていることを特徴とするメモリ制御装置。
  14. データが記憶された記憶装置に対して少なくとも２つのアクセス要求を発行してアクセスするアクセス手順と、
    前記少なくとも２つのアクセス要求を前記記憶装置毎に調停する調停手順とを備えたことを特徴とするメモリ制御方法。
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