JP2002500395A - 最適な多チャネル記憶制御システム - Google Patents

Abstract

(57)【要約】 複数の物理的メモリチャネルを用いる単一化メモリアーキテクチャシステム。近代的なメモリシステムが小型のバスインターフェースを提供することによって、各メモリバスに対して必要とされるＩ／Ｏポートの量を減少するのに対し、物理的チップ上システム（ｐｈｙｓｉｃａｌ−ｏｎ−ｃｈｉｐ）を複数の物理的メモリチャネルを用いて作ることを可能にする、単一化メモリアーキテクチャシステムが提供される。単一化メモリアーキテクチャシステム化がサポートされる一方で、多チャネルメモリ帯域幅を利用することでアプリケーション速度を増大することが可能な、多チャネルメモリシステムも提供される。パフォーマンス／コストのトレードオフ関係は、エンドユーザアプリケーションによって動的に調整され得る。本発明によって、伝統的なグラフィックスバッファのための多チャネルメモリ帯域幅を利用する一方で、パフォーマンスが最適化され得る３−Ｄレンダリングが、達成され得る。

Description

【発明の詳細な説明】

【０００１】 （発明の背景） 本発明は、一般に、統一的なメモリアクセスシステムの分野に関し、更に詳細
には、多チャネルメモリアクセスシステムの領域に関する。

【０００２】 過去において、コンピュータシステムは、多数のリクエスタが単一のメモリチ
ャネルを介してメモリにアクセスする構成を利用していた。その多数のリクエス
タが、単一のメモリチャネルを介してメモリシステムにアクセスする必要があっ
たために、コンピュータにより実行される処理の速度は最適ではなかった。それ
ゆえ、多数のリクエスタが同時にメモリシステムにアクセスすることを可能にす
るメモリシステムが望まれている。

【０００３】 例えば、コンピュータグラフィックスの領域では、アプリケーションプログラ
ムは、しばしば、アプリケーションプログラム内の複数のバッファを利用する。
各バッファ（例えば、ローカルバッファ、フレームバッファおよびテクスチャバ
ッファ等）は、グラフィックスルーチンを実施する必要がある。これらのバッフ
ァのそれぞれは、メモリシステム内での位置を指定されている。しかしながら、
従来のシステムでは、アプリケーションは各バッファに対して１度に１回しかア
クセスができなかった。グラフィックスアプリケーションプログラムのパフォー
マンスを向上させるために、２つまたは３つすべてのバッファが同時にアクセス
することを可能にできるメモリシステムがあれば望ましい。各バッファが、その
特定のバッファ専用の別個のメモリシステムに記憶され得るようにすることを想
定可能であるが、通常は１つのバッファを扱うアプリケーションが、異なる複数
のバッファにもアクセスできるのであれば望ましい。したがって、必要であれば
、個々のバッファそれぞれにアクセスできる単一のメモリシステムが望ましい。

【０００４】 従来のアプローチにおいて、多チャネルメモリシステムは、単一化メモリアー
キテクチャ（ｕｎｉｆｉｅｄ ｍｅｍｏｒｙ ａｒｃｈｉｔｅｃｔｕｒｅ）を、
典型的には提供しなかった。実際、アプリケーションプログラムはアプリケーシ
ョンの論理バッファを、メモリシステムの異なるメモリチャネルにわたって物理
的に分割することを期待されていた。これにより、システムの機能性が大幅に減
少し、論理バッファ内での転送が必要とされるとその後のメモリパフォーマンス
の低下に繋がり得る。各メモリチャネルの物理的サイズはまた、論理バッファの
サイズおよび細分性を定める。よって、大きな論理バッファあるいは、通常と異
なる細分性を有する論理バッファを必要とするシステムは、大量の物理メモリを
無駄にすることになり得る。

【０００５】 過去において、単一化メモリアーキテクチャに対するサポートを必要とするメ
モリシステムは典型的に、単一化のメモリチャネルを使用していた。しかしなが
ら、単チャネルメモリシステムの帯域幅は、（所与のデータバス幅について）Ｎ
個のチャネルメモリシステムの帯域幅よりも約Ｎ倍少ないと考えられる。

【０００６】 多チャネルに対する別の解決策は、メモリデータバスの幅を広げることである
かもしれないが、このことはメモリへのアクセスが本質的にシーケンシャルで且
つ連続的であることを意味し、これは、複数のリクエストソースを有する大半の
アプリケーションには該当しない。

【０００７】 従って、現在のメモリシステムは２つのカテゴリに分類される。第１に、単チ
ャネル単一化メモリシステムで、大きなピンの数に対して低い帯域幅を有する。
第２に、多チャネルの非単一化メモリシステムで、これは機能的に制限されてい
る。従って、アプリケーションが完全に単一化メモリアーキテクチャシステムを
維持する一方で、多数のチャネルを動的に使用できるような、この問題に対する
柔軟な解決策が望まれている。

【０００８】 米国特許第５，１４２，６３８号の「Ａｐｐａｒａｔｕｓ ｆｏｒ Ｓｈａｒ
ｉｎｇ Ｍｅｍｏｒｙ ｉｎ ａ Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ Ｓｙｓｔｅ
ｍ」は、メモリを複数のセクション、サブセクション、およびバンクに区切り、
かつ各プロセッサとメモリの各セクションとの間にメモリパスを提供することに
よって、複数のプロセッサ間でメモリを共有するコンピュータシステムに関する
。各プロセッサはメモリの各サブセクション内に対応するレジスタを有し、各プ
ロセッサは１つのサブセクションに対して、１度に１回の参照しかできない。メ
モリの各バンクは、２つの異なるデータマルチプレクサー（入力用および出力用
に１つずつ）を必要とする。

【０００９】 （発明の要旨） 本発明は、単一化メモリアーキテクチャシステムで用いられる回路を提供する
。本回路は、単一化メモリアーキテクチャシステムのメモリと、複数のリクエス
トデバイスと、前記リクエストデバイスのうちの少なくとも１つから単一化メモ
リアーキテクチャシステムへのコマンドを受け取ることができる複数のチャネル
セレクタと、メモリのアドレス空間の第１の領域へのアクセスを提供することが
できる、前記各チャネルセレクタに結合された第１のメモリチャネルと、前記各
チャネルセレクタに結合された少なくとも１つの追加的なメモリチャネルであっ
て、前記メモリの追加的なアドレス空間へのアクセスを提供することができる追
加的なメモリチャネルとを含み、前記コマンドが読み出しリクエストである場合
、前記コマンドをメモリチャネルにルーティングしたチャネルセレクタを識別す
るために用いられるセレクタタグとともに、コマンドをメモリコントローラへ渡
すことができるアービタによって回路が特徴付けられ、アービタ、メモリコント
ローラおよびコマンドを渡すために用いられるメモリチャネルが、メモリとのデ
ータの送受を担い、それを可能にする。同様に、この回路の動作方法も本発明に
より提供される。

【００１０】 本発明は、汎用メモリアーキテクチャシステムを実現しながら、複数のリクエ
スタがその汎用メモリアーキテクチャシステムへアクセスすることを可能にする
という利点を有する。このようにして、さまざまなリクエスタがシリアルではな
く同時的に、メモリの異なる領域へアクセスできるので、メモリシステムの速度
が向上される。また、リクエスタのプロセッサ上で実行されているアプリケーシ
ョンプログラムは、アプリケーションプログラムにより用いられるバッファを、
異なるメモリチャネルに再割り当てすることによって、そのパフォーマンスを最
適化することができる。このようにして、バッファの情報は同時にアクセスされ
得、アプリケーションプログラムの速度が増大され得る。

【００１１】 （好適な実施態様の詳細な説明） 次に図を参照する。さらに詳細に図１を参照すれば、本発明の１つの実施形態
を含む多チャネル単一化メモリアーキテクチャシステムが示されている。図１は
、単一化メモリアーキテクチャシステムのメモリにリンクされている数個のリク
エストを示す。図１からわかるように、リクエストはチャネルセレクタ（１１８
）とインターフェースされている。チャネルセレクタは異なるアービタ（１２２
）に結合されており、アービタ自体はメモリコントローラ（１２６）に結合され
ている。メモリコントローラは、メモリ自体の物理的なアドレス空間へのアクセ
スを許可する個々のメモリチャネル（１０５）に結合されている。

【００１２】 図６からわかるように、アプリケーション（２００）は、メモリチャネル（１
０５）を介してメモリ（１０１）にアクセスし得る。単一化メモリアーキテクチ
ャシステムのメモリを提供することにより、図６に示されるとおり、アドレス空
間の第１の領域（１１０）は第１のメモリチャネルＣ１を介して提供される。ま
た、アドレス空間の追加的な領域（１１４）が、図６に示されるメモリチャネル
Ｃ２、Ｃ３、ＣＭなどを介して提供される。単一化メモリアーキテクチャシステ
ム（１００）は、単一化メモリアーキテクチャシステムのメモリの第１のメモリ
チャネルが、メモリのアドレス空間の第１の領域へアクセスを提供できるように
し、また、単一化メモリアーキテクチャシステムのメモリの少なくとも１つの追
加的なメモリチャネル（Ｃ２、Ｃ３およびＣＭなど）を提供することにより、各
それぞれのメモリチャネルがメモリの追加的なアドレス空間へのアクセスを提供
することを可能にするチャネル。単一化メモリアーキテクチャシステムとは、複
数のリクエストがメモリのメモリ空間に対してなされ、各リクエスタがそのメモ
リ空間の任意の領域へアクセスすることを可能にするようなメモリシステムを意
味するように意図されていることが、理解されるべきである。

【００１３】 図１では、チャネルセレクタの一構成を示している。チャネルセレクタは、個
々のリクエスタからのリクエストを受け取り、これらのリクエストを適切なメモ
リチャネルにルーティングする。図１に示されるとおり、各リクエストは、その
対応するチャネルセレクタに直接結合され得る。そして、チャネルセレクタ（１
１８）は書込みまたは読出しコマンド等であるこのリクエストをデコードし、そ
のリクエストをコマンドが要求するアドレス空間へのアクセスを提供するメモリ
チャネルへとルーティングする。図１は数個のチャネルセレクタを示しており、
各チャネルセレクタは単一化メモリアーキテクチャシステムへのコマンドを受け
取ることができ、また、コマンドを単一化メモリアーキテクチャシステムのリク
エストされたメモリチャネルへルーティングすることができる。コマンドをメモ
リチャネルにインタフェースするために他の回路素子が必要とされることもある
ので、コマンドのルーティングとは必ずしもメモリチャネルへの直接的な接続を
意味しないということが理解されるべきである。しかしながら、ルーティングと
は、受け取られたリクエストが間接的にメモリチャネルに結合されることを意味
することを想定している。また、「リクエストされたメモリチャネル」という言
葉を用いる場合は、受け取られたコマンドが必要とするメモリチャネルを意味す
ることが意図されていると理解されるべきである。例えば、書込みコマンドをセ
レクタが受け取った場合、リクエストされたメモリチャネルとは、データが書込
まれるべきメモリの領域へのアクセスを可能にするメモリチャネルということに
なる。

【００１４】 図１において、異なるセレクタのそれぞれが、数個の異なるアービタチャネル
Ｃ１、Ｃ２、ＣＭ−１およびＣＭ（１２２）に結合、（例えば電気的に結合）さ
れていることが分かるであろう。各アービタは１つのメモリチャネルと関連づけ
られている。例えば、アービタチャネルＣ１は、図１のメモリコントローラおよ
びメモリチャネルＣ１と関連づけられている。同様に、アービタチャネルＣＭは
メモリコントローラＣＭと関連づけられている。アービタは、１つのメモリチャ
ネルに対して意図された多くの異なるコマンドに優先順位を付けることができる
。例えば、図１のメモリチャネルＣ１に対するアービタは、このチャネルに対し
て意図された数個の異なるコマンドに優先順位を付けることができる。アービタ
は、自身が受け取った数個の異なるコマンドをシリアル化し得る。アービタはま
た、コマンドを、そのコマンドをメモリチャネルへルーティングしたチャネルセ
レクタを識別するためのメモリタグを付けて、メモリコントローラに渡すことも
できる。このようにして、例えばアービタがメモリコントローラから戻ってきた
読出しリクエストを受け取るとき、アービタはどのセレクタに読出し情報を渡す
べきかを識別することができる。

【００１５】 アービタは図１に示されるとおり、個々のメモリコントローラ１２６と結合さ
れている。各メモリコントローラは、それぞれに対応するメモリチャネル（１０
５）に関連づけられる。メモリコントローラは、システムで用いられる特定のタ
イプのメモリに対する適切なフォーマットにコマンドをコンフィギュレーション
することが可能であってもよい。メモリコントローラは、図５に示されるような
メモリ制御バッファ（１３０）を利用することができる。メモリ制御バッファは
、コマンドをメモリチャネルにルーティングしたチャネルセレクタを識別する、
セレクタタグを格納することができる。

【００１６】 本発明の１実施形態は、以下のシナリオで描かれる。アプリケーション（２０
０）は、メモリへの各リクエスタが、特定のメモリブロックに対してだけでなく
、メモリ全体（１０１）に対してアクセスする必要があるような単一化メモリア
ーキテクチャ方式を必要とすると仮定する。そして、Ｎ個のリクエストソースに
対してＭ個の物理的メモリチャネルが利用されていると仮定する。また、各リク
エスタが主に、（これだけではないが）、単一のメモリチャネルに対するアクセ
スを必要とすると仮定する。各リクエスタはまた、任意の時刻において他のメモ
リチャネルに対するアクセスを要求し得。この特性を十分にサポートするために
パスが提供され得る。例えば、リクエストは、メモリ読出しまたはメモリ書込み
アクセスであり得る。メモリ書込みの場合、データはシステムからメモリへと流
れ得る。典型的には、それ以上のパスは必要とされない。メモリ読出しの場合、
読出しアドレスおよび制御は、システムからメモリへと流れる。しかしながら読
出しデータに対してはリターンパスが典型的には必要とされる。このため、読出
しまたは書込みリクエストを発行し得るセレクタに対して、２つの異なるアーキ
テクチャが必要とされ得る。いずれにしても、データの一貫性（ｄａｔａ ｃｏ
ｈｅｒｅｎｃｙ）および順序は確保されなければならない。図１に示されるとお
り、異なるブロックの回路構成は、各セレクタがすべてのメモリアービタにイン
ターフェースできるようになっている。各メモリアービタは順番に、一意的に決
まるメモリコントローラとインターフェースし得、この一意的に決まるメモリコ
ントローラは単一のメモリチャネルと物理的に接続し得る。すべてのセレクタと
すべてのアービタとの間のこのネットワークは、リクエストが任意のチャネルに
アクセスできるようにすることにより、完全に単一化されたメモリアーキテクチ
ャシステムが実現できる。もし、単一化メモリアーキテクチャが部分的にサポー
トされるだけなのであれば、これらの接続パスのいくつかは取り除くことにより
、より単純且つコスト効率の良いインプリメンテーションを得ることができる。

【００１７】 すべてのリクエスタは任意の時刻において実行し得、リクエストを発行し得る
ので、システムは単一のクロックに対して同期的であると考えられ得る。リクエ
スタは、１度に１つのリクエストをアサートし得る。このリクエストが発生する
と、リクエストはその個々のリクエスタへ送られる。リクエストセレクタは、メ
モリチャネルの境界のすべての物理アドレスを含むアドレステーブルを保有し得
る。入来するリクエストアドレスを各チャネル境界アドレスに対して単に比較す
ることで、セレクタは、どのチャネルにリクエストがアドレシングされているか
を決定できる。異なるチャネルのマッピングは非重複的かつ連続的であるので、
チャネル各リクエストによって１つのチャネルがアドレシングされる。図３は、
２つのメモリチャネルを有する書込みセレクタの一例を示す。実際のインプリメ
ンテーションにおいては典型的にはリクエストＦＩＦＯを利用し、ＦＩＦＯの最
終段がアドレス比較に用いられ得。これによって、フルにパイプライン化された
、ワンクロックスループット設計（ｏｎｅ−ｃｌｏｃｋ ｔｈｒｏｕｇｈｐｕｔ
）が得られ得る。

【００１８】 セレクタが、メモリチャネルをデコードする場合、書込みアクセスの場合には
、リクエストアドレスおよび、コントロールならびにデータとともにリクエスト
を適切なアービタに転送できる。アービタは、所定のアルゴリズムにしたがって
、どのリクエストが処理されるべきかを決定できる。すべてのメモリチャネルは
物理的に分離されているため、チャネル独立であり、異なるアービタは同時に動
作可能である。ある１つのチャネルに対して複数のリクエストを受け取ると、ア
ービタは異なるリクエストをシリアル化する能力を持ち得る。しかしながら、リ
クエストが異なるアービタに対してアサートされると、多チャネルメモリシステ
ムの帯域幅を十分に利用して、すべてのリクエストは同時に処理され得る。

【００１９】 アービタはリクエストが処理されたとの旨の信号をセレクタへ送り返し、勝者
となったリクエスト（ｗｉｎｎｉｎｇ ｒｅｑｕｅｓｔ）を、リクエストの出所
を示すタグとともにメモリコントローラへ渡し得る。このタグは、例えばメモリ
読出しの場合に、返送されるデータによって取られるパスを識別するために、メ
モリコントローラを介してリクエストと一緒に伝達され得る。メモリ書込みの場
合、タグは典型的にはその後用いられることがないので、タグは壊され得る。メ
モリ読出しに対しては、メモリコントローラは、読み出しタグをバッファし、メ
モリから読出しデータを受け取ると、読出しデータとともに読み出しタグをアー
ビタへ返送し得る。返送されたデータを受け取ると、リクエストタグにしたがっ
て、アービタはその情報を適切なセレクタへと送り返すことができる。

【００２０】 ２チャネルメモリシステムにおける読出しリクエストセレクタの例が、図４に
示される。多チャネルメモリシステムの潜在的な問題は、多チャネルで起こり得
る異なる待ち時間にある。従って、同じリクエスタが２つの読出しリクエストＡ
、そしてＢを２つの異なるチャネルに発行し、読出しリクエストＢを読出しリク
エストＡよりも先に処理させる可能性がある。データ順序を確保するために、各
読出しセレクタはアクセスされているチャネルを識別するタグをＦＩＦＯに格納
することができる。読出しデータは異なるチャネルから受け取られているため、
各チャネルがデータの一貫性を維持することを認識している場合、セレクタの受
信部は適切なデータを適宜受け入れることができ、正しいチャネル識別タグが現
れるまで、他のチャネルからの返送データを拒否することができる。この時点で
、読出しデータは利用可能であり、順番にリクエスタへと返送され得る。図４は
、チャネル識別ＦＩＦＯが１ビットの幅のＦＩＦＯへと縮小された、２つのメモ
リチャネルを用いるアプリケーションの一例を示す。

【００２１】 追加的な制御ロジックをアーキテクチャに付加することにより、潜在的な書き
込み前の読み出し（ｒｅａｄ−ｂｅｆｏｒｅ−ｗｒｉｔｅ）、または読み出し前
の書き込み（ｗｒｉｔｅ−ｂｅｆｏｒｅ−ｒｅａｄ）問題を防ぎ得る。読出しリ
クエスタおよび書込みリクエスタが共に同じ記憶位置にアクセスしようとする時
に、このような問題が起こり得る。アービタアルゴリズムに依存して、リクエス
トのうちのいずれかが最初に処理され得る。典型的なシステムでは、アプリケー
ションプログラムが典型的にこの種の事柄が起こらないようにするであろう。し
かしながら、これらの処理を確保する必要があれば、アプリケーションの機能的
な必要性にしたがって、適切なリクエスタを止めることができるチャネルアービ
タによって、そのような状況を検知することができる。

【００２２】 同じタイプの異なるリクエスタが、同じ記憶位置へアクセスを試みる時に、別
の機能的に困った状況が起こる可能性がある。これは、書き込み前の書き込み（
ｗｒｉｔｅ−ｂｅｆｏｒｅ−ｗｒｉｔｅ）プロセスの場合に重要である。ここで
もやはり問題解決はアプリケーションレベルで実現され得るが、ローカル的にも
確保され得る。各アービタは機能的な仕様にしたがい、単純なアドレス解析を行
うことにより、２つの異なる書込みリクエスタが同じリソースにアクセスするこ
とを防ぎ、特定のリクエスタに対してリソースを遮ることを防ぐことができる。

【００２３】 本発明の別の実施形態は、アプリケーションのランタイム中に、アドレス空間
の動的再割り当てを達成することを可能にする。これにより、アプリケーション
の効率性の最適化が可能である。図６に示されるとおり、アプリケーション（２
００）は単一化メモリアーキテクチャシステム（１００）とインターフェースさ
れ得、メモリチャネル（１０５）を用いてメモリ（１０１）のアドレス空間（１
１０）および（１１４）のそれぞれの領域へアクセスし得る。アプリケーション
自体は、アプリケーションの情報の第１のバッファを第１のメモリチャネルに割
り当てることにより、この情報の第１のバッファを、この特定のメモリチャネル
を介してアクセスされるアドレス空間の領域に記憶することを可能にし得るチャ
ネル。更に、第２のメモリチャネル（Ｃ２）が、アプリケーションとメモリ（１
０１）との間に結合され得る。そして、アプリケーションが実行中に、情報の第
１のバッファの少なくとも一部が追加的なメモリチャネル（Ｃ２）または複数の
追加的なメモリチャネルに再割り当てされるように、情報の第１のバッファの割
り当てが訂正され得る。

【００２４】 本発明の別の実施形態では、アプリケーションの情報の第２のバッファが単一
化メモリアーキテクチャシステムのメモリに割り当てられることにより、この情
報の第２のバッファをメモリに記憶することを可能にする。この実施形態では、
アプリケーションの速度を変更するように、第１のバッファおよび第２のバッフ
ァはアプリケーションのランタイム中にメモリに再割り当てされ得る。単純なル
ックアップテーブルのアドレス空間の異なる領域へバッファを割当てるソフトウ
ェアルーチンのような、再割り当てのための手段が用いられ得る。メモリの異な
る領域への第１のバッファおよび第２のバッファの再割り当ては、アプリケーシ
ョンの速度を増すために利用され得る。

【００２５】 本発明の別の実施形態では、第１のメモリチャネルはメモリのアドレス空間の
第１の領域へアクセスするために利用され得る。一方で、少なくとも１つの追加
的なメモリチャネルが、メモリのアドレス空間の内の少なくとも１つの追加的な
領域へアクセスするために同時に利用され得る。またチャネルメモリのアドレス
空間の更に多くの領域をアドレシングするために、追加的なメモリチャネルが利
用され得る。

【００２６】 別のシナリオにおいては、メモリに記憶されている情報の第１のバッファに加
えて、第２のメモリチャネルを提供することにより、情報の第２のバッファを、
情報の第１のバッファとは別にメモリのアドレス空間の第２の領域に記憶するこ
とを可能にするために提供され得る。これにより、情報の第１のバッファが同時
に必要とされても、遅延なく任意に情報の第２のバッファにアクセスできるよう
になる。

【００２７】 本発明の別の実施形態では、アプリケーションの情報の第１のバッファの第１
の部分を第１のメモリチャネルへ割り当てすることにより、この情報の第１のバ
ッファの第１の部分を、メモリのアドレス空間の第１の領域に記憶することを可
能にし得るチャネル。アプリケーションの情報の第１のバッファの第２の部分を
第２のメモリチャネルへ割り当てすることにより、この情報の第１のバッファの
第２の部分をメモリのアドレス空間の第２の領域に記憶することを可能にし得る
チャネル。最後に、アプリケーションの情報の第２のバッファの少なくとも一部
を第２のメモリチャネルに割り当てることにより、情報の第２のバッファのその
部分を、メモリのアドレス空間の第２の領域に記憶させることを可能にし得るた
めに、チャネルことができる。

【００２８】 これらの例は、以下の例を通して更に容易に理解されるであろう。本発明の実
施形態の典型的な応用例は、メモリが典型的には３つの主要なバッファ、すなわ
ちローカルバッファ（ＬＢ）、テクスチャバッファ（ＴＢ）およびフレームバッ
ファ（ＦＢ）に分けられる、３−Ｄレンダリングエンジンであろう。これらの３
つのバッファの実際のサイズおよび位置は、高次のアプリケーションに依存して
変更され得、またリアルタイムで変更されるかもしれない。アプリケーションは
また、フレームバッファリクエスタをローカルバッファ内の領域にアクセスさせ
たり、または、フレームバッファリクエスタをテクスチャバッファにレンダリン
グさせることを要求することもあり得る。レンダリングエンジンの通常の動作は
、以下の５つの異なるタイプのアクセス典型的に利用する。

【００２９】 １．ＬＢＲＤ：ローカルバッファへの読出しアクセス ２．ＬＢＷＲ：ローカルバッファへの書込みアクセス ３．ＴＸＲＤ：テクスチャバッファへの読出しアクセス ４．ＦＢＲＤ：フレームバッファへの読出しアクセス ５．ＦＢＷＲ：フレームバッファへの書込みアクセス 本発明の実施形態を３−Ｄレンダリングエンジンに応用する際の別のキーポイ
ントは、このようなシステムのローカル性（ｌｏｃａｌｉｔｙ）の典型的な特性
である。大半の場合において、単一のバッファへのアクセスは限られた領域内に
集中するであろう。典型的な例はテクスチャの応用であり、大きな多角形の上に
テクスチャを引き伸ばす間の長い時間、比較的に小さなテクスチャがアクセスさ
れるであろう。ローカル性（ｌｏｃａｌｉｔｙ）はまた、テクスチャおよび、ロ
ーカルならびにフレームバッファでの動作が通常は完全に独立しているという事
実に言及する。

【００３０】 ここで考えられるシステムは、２つの物理的メモリチャネルを含み得る。通常
の動作下において、高次アプリケーションは、フレームバッファが下側のチャネ
ルにある一方で、ローカルおよびテクスチャバッファが上側のチャネルを共有す
る一チャネルように、２つのメモリチャネルのうちの異なるバッファを割り当て
るかもしれない。設けられているメモリの量および、異なるバッファの必要サイ
ズに依存して、少なくとも以下の３つの状況が起こる可能性がある。

【００３１】 １．システムは大量のメモリを提供し、必要とされるバッファは比較的小さい
。

【００３２】 ２．システムは比較的に限られたメモリ制約下において、大きな論理バッファ
を必要とする。

【００３３】 ３．システム構成は、合理的なメモリを有し、平均的なサイズのバッファを有
する。状況（１）の下においては、メモリのコストは問題とはならないであろう
し、システムは最大限のパフォーマンスのために調整され得るであろう。この場
合、高次アプリケーションは、ローカルバッファおよびテクスチャバッファを上
側のメモリチャネルにマッピングする一方で、フレームバッファのみを下側のチ
ャネルにマッピングチャネルし得るであろう。この構成を用いて、ローカル／テ
クスチャバッファとフレームバッファとでの３−Ｄオペレーションは独立してい
ることがわかっていれば、システムは二重チャネルシステムを最大に利用するこ
とができる。ローカル／テクスチャリクエストは、フレームバッファリクエスト
とは独立して処理され得、最大限のパフォーマンスが得られ得る。このようにし
て、フレームバッファはローカルバッファまたはテクスチャバッファのどちらか
へのリクエストによって同時にアクセスされる。たとえ異なる物理的メモリチャ
ネルに論理的にマッピングされたとしても、各リクエスタは、単一化メモリアー
キテクチャシステムメモリのいずれの領域にもアクセスできることに留意すべき
である。したがって、単一化メモリアーキテクチャ方式は、まだ十分にサポート
されている。これは、オフライン時にテクスチャデータをメモリにダウンロード
するために特に重要であり得る。これは、テクスチャバッファ中に物理的に位置
するフレームバッファ書込みブロックによって達成され得る。この構成は、典型
的には高価であるパフォーマンスが高い３−Ｄレンダリングエンジンを達成する
であろう。極端なインプリメンテーションでは、３つの異なるメモリチャネルを
利用することにより、テクスチャバッファ、ローカルバッファおよびフレームバ
ッファの間のリクエストの重複をゼロに減少できるであろう。このようにして異
なるメモリチャネルのアドレス空間にそれぞれ記憶される３つすべてのバッファ
は、同時にアクセスされ得るであろう。それゆえ、ローカルおよびテクスチャバ
ッファが同時に必要とされた時にも、遅延はない。

【００３４】 状況（２）の下においては、メモリのコストは最小となり得るであろう。テク
スチャバッファおよびローカルバッファは、例えば、単一のメモリチャネル内に
おさまり得ないかもしれない。そして、高次アプリケーションは、２つのメモリ
チャネルのアドレス空間にまたがってテクスチャバッファを分割する選択をする
ことが必要とされるであろう。このタイプのセットアップにおいて、また、典型
的なレンダリングエンジンでのメモリアクセスの局所集中の原則を考慮すれば、
２つのチャネルは、リクエストのうちのあるパーセント対して同時に、効果的に
用いられ得る。しかしながら、同じチャネルに同時にアクセスしているリクエス
トがいくらか存在しているであろう。この場合、アービタは勝者を決定し、リク
エスタのうちの１つは止められるであろう。このことは、効果的なメモリの帯域
幅の減少となり、ひいてはレンダリングエンジンのパフォーマンスの低下につな
がる。この構成は、低コストであるがより低いパフォーマンスの３−Ｄレンダリ
ングエンジンを提供する。極端な場合として、単一のメモリチャネルが３つすべ
てのバッファを処理するために実現される場合がある。このような場合、ローカ
ルバッファ、テクスチャバッファおよびフレームバッファに対してそれぞれ１つ
ずつの、３つの同時に起こるリクエストにより、１回に１つのバッファがアクセ
スされる間の遅延が起こるであろう。

【００３５】 状況（３）は、ケース（１）とケース（２）の中間に位置するケースとしてリ
クエストの大半が異なるチャネルによって処理されるが、ある程度の時間に渡っ
て重複するかもしれないケースを表している。

【００３６】 この説明から分かるように、本発明の実施形態は少量の追加的な論理によって
単一化メモリアーキテクチャシステムに対する十分なサポートを提供し、同時に
異なるリクエスタによるメモリへの同時アクセスを可能にする。デザインフロー
（ｄｅｓｉｇｎ ｆｌｏｗ）の後段におけるパフォーマンスおよびコストファク
タによって通常は支配される実際のボードレベルでのインプリメンテーションは
、これらの必要条件にしたがって調整され得る。これにより、システム設計者に
は自由がよりいっそう広がり、３−Ｄレンダリングエンジンにはより多くの機能
が与えられる。このことで、システム上で実行しているアプリケーションの必要
条件（例えば、解像度、ディテールのレベル、速度等）にしたがって、ローカル
バッファ、テクスチャバッファおよびフレームバッファをメモリにマッピングす
ることができる、リアルタイムのメモリ割り当てが可能になる。これは、画面の
解像度（すなわちフレームバッファサイズ）と、ディテールのレベル（テクスチ
ャバッファサイズ）およびサポート的な特性（ローカルバッファがディスエーブ
ルされ得る）がランタイム中に変更し得るような３−Ｄアプリケーションにとっ
て、重要である。

【００３７】 最後に、現在のレンダリングエンジンの大半は、グラフィックスデータの揮発
的性質のため、強力にパイプライン化されている。待ち時間は、レンダリングエ
ンジンにおいて通常はほとんど問題ではなく、スループットがシステムの実際の
パフォーマンスを規定する。本発明によって実現されるアーキテクチャは、まっ
たく困難なく、完全にパイプライン化され得、伝統的な３−Ｄレンダリングエン
ジンの設計スタイルおよび動作モードに最も望ましく適合し得る。

【００３８】 本発明の実施形態の装置および方法と付随する利点は、前述の説明から理解さ
れ得ると考えられ、本発明の精神および範囲から逸脱したりその重要な利点、を
犠牲にしたりすることなく形態、構造および、その部材構成において各種の変更
がなされ得、前記説明した形態は単に好適または例示的な実施形態であることは
明白であろう。

【図面の簡単な説明】

【図１】 図１は、本発明の総体的なアーキテクチャを表わすブロック図である。

【図２】 図２は、本発明を利用した３−Ｄレンダリングエンジンのブロック図を示す。

【図３】 図３は、２つの物理メモリチャネルを想定した、３−Ｄレンダリングエンジン
アプリケーション中における書込みリクエストブロックのためのセレクタの内部
論理を示す。

【図４】 図４は、２つの物理メモリチャネルを想定した、３−Ｄレンダリングエンジン
アプリケーション中における書込みリクエストブロックのためのセレクタの内部
論理を、リターンデータパスとともに示す。

【図５】 図５は、２つの物理メモリチャネルを有する３−Ｄレンダリングエンジンにお
ける、メモリコントローラおよびチャネルアービタのそれぞれの適切な動作を提
供するための可能なインターフェーシング接続を示す。

【図６】 図６は、汎用メモリアーキテクチャシステムに結合されたアプリケーションプ
ログラムの概略を示す。

【図７】 図７は、単一のメモリチャネルを利用する、既存の単一化メモリアーキテクチ
ャシステムを示す。

Claims (22)

【特許請求の範囲】
1. 【請求項１】 単一化メモリアーキテクチャシステムで用いられる回路であ
   って、 ａ）単一化メモリアーキテクチャシステムのメモリ（１０１）と、 ｂ）複数のリクエストデバイス（Ｒ１．．ＲＮ）と、 ｃ）該複数のリクエストデバイスのうちの少なくとも１つから該単一化メモリ
   アーキテクチャシステムへのコマンドを受け取ることができる複数のチャネルセ
   レクタ（１１８）と、 ｄ）該メモリのアドレス空間の第１の領域へのアクセスを提供できる、該チャ
   ネルセレクタのそれぞれと結合される第１のメモリチャネル（Ｃ１）と、 ｅ）該チャネルセレクタのそれぞれに結合され、該メモリの追加的なアドレス
   空間へのアクセスを提供することができる、少なくとも１つの追加的なメモリチ
   ャネル（ＣＭ）と、を含む回路であって、 該コマンドが読み出しリクエストであるときに、該コマンドを該メモリチャ
   ネルにルーティングしたチャネルセレクタを識別するために用いられるセレクタ
   タグとともに、該コマンドをメモリコントローラ（１２６）へ渡すことができる
   アービタ（１２２）によって特徴づけられ、 該アービタおよび、メモリコントローラおよび該コマンドを渡すために用いら
   れるメモリチャネルが、該メモリのデータの送受を担い、およびそれを可能にす
   る、回路。
2. 【請求項２】 前記アービタ（１２２）が前記第１のメモリチャネルに向け
   られた複数のコマンドに優先順位を付ける、請求項１に記載の回路。
3. 【請求項３】 前記アービタ（１２２）が前記複数のコマンドをシリアル化
   できる、請求項２に記載の回路。
4. 【請求項４】 前記第１のメモリチャネル（１２２）に関連づけられたメモ
   リコントローラ（１２６）を更に含む、請求項２に記載の回路。
5. 【請求項５】 前記コマンドを前記メモリチャネルへルーティングしたチャ
   ネルセレクタを識別する前記セレクタタグを格納するための、メモリコントロー
   ラバッファ（１３０）を更に含む、請求項４に記載の回路。
6. 【請求項６】 前記複数のチャネルセレクタのそれぞれが、複数のアービタ
   に電気的に結合されており、各アービタが対応するメモリチャネルと関連づけら
   れている、請求項１に記載の回路。
7. 【請求項７】 前記アービタ（１２２）と関連づけられたメモリコントロー
   ラ（１２６）を更に含む、請求項６に記載の回路。
8. 【請求項８】 前記リクエスタのうちの少なくとも１つがコンピュータを含
   み、 該コンピュータによって実行されるアプリケーションプログラム（２００）で
   あって、前記第１のメモリチャネルの第１のアドレス空間（１１０）を、該第１
   のアドレス空間が第１のバッファ（２０４）として機能するように割り当てるこ
   とが可能であり、該アプリケーションプログラムは、該第１のバッファの少なく
   とも一部が前記追加的なメモリチャネルのうちの１つに再割り当てされるように
   該第１のアドレス空間の割り当てを訂正することが可能である、アプリケーショ
   ンプログラムを更に含む、請求項１に記載の回路。
9. 【請求項９】 前記メモリの複数のアドレス空間へ割り当てられた前記アプ
   リケーションプログラム（２００）の複数のバッファ（２０４，２０８）であっ
   て、各アドレス空間はあるサイズを有する、バッファと、 該バッファのうちの少なくとも１つを、異なるサイズを有するように再定義す
   ることによって、該アプリケーションプログラムの該複数のバッファを再割り当
   てするための手段とを更に含む、請求項８に記載の回路。
10. 【請求項１０】 前記アプリケーションプログラム（２００）が、前記第１
    のバッファの第１の部分を前記第１のメモリチャネルに、そして、該第１のバッ
    ファの第２の部分を第２のメモリチャネルに割り当てるように構成された、請求
    項８に記載の単一化メモリアーキテクチャシステムに用いられる装置。
11. 【請求項１１】 前記アプリケーションプログラム（２００）が、該アプリ
    ケーションの情報の第２のバッファの一部を前記第２のメモリチャネルに割り当
    てるように構成された、請求項１０に記載の単一化メモリアーキテクチャシステ
    ムに用いられる装置。
12. 【請求項１２】 単一化メモリアーキテクチャシステムの動作方法であって
    、 ａ）該単一化メモリアーキテクチャシステムのメモリ（１０１）を提供するス
    テップと、 ｂ）複数のリクエストデバイス（Ｒ１．．ＲＮ）を提供するステップと、 ｃ）該単一メモリアーキテクチャシステムのための該複数のリクエストデバイ
    スのうちの少なくとも１つからのコマンドを受け取ることができる複数のチャネ
    ルセレクタ（１１８）を提供するステップと、 ｄ）前記メモリのアドレス空間の第１の領域へのアクセスを提供するように、
    該チャネルセレクタのそれぞれに結合された第１のメモリチャネル（Ｃ１）を提
    供するステップと、 ｅ）該チャネルセレクタのそれぞれに結合され、該メモリのアドレス空間の少
    なくとも１つの追加的な領域へのアクセスを提供することができる、少なくとも
    １つの追加的なメモリチャネル（ＣＭ）を提供するステップと を包含し、 該コマンドが読み出しコマンドであるときに、該コマンドを該メモリチャネル
    へルーティングしたチャネルセレクタを識別するために用いられるセレクタタグ
    とともに、該コマンドをメモリコントローラ（１２６）へ渡すことができる、ア
    ービタ（１２２）を提供するステップと、 該コマンドを渡すために用いられる、該アービタ、メモリコントローラおよび
    メモリチャネルを利用することによって、該メモリとのデータの送受を行うステ
    ップによって特徴づけられる、単一化メモリアーキテクチャシステムの動作方法
    。
13. 【請求項１３】 前記第１のメモリチャネルに向けられた複数のコマンドを
    優先順位付けすることが可能であるアービタ（１２２）を利用するステップを更
    に包含する、請求項１２に記載の単一化メモリアーキテクチャシステムの動作方
    法。
14. 【請求項１４】 前記第１のメモリチャネルに向けられた複数のコマンドを
    受け取ることと、 該複数のコマンドをシリアル化するためにアービタ（１２２）を利用すること
    を更に包含する、請求項１３に記載の単一化メモリアーキテクチャシステムの動
    作方法。
15. 【請求項１５】 前記単一化メモリアーキテクチャシステムへ向けられた複
    数のコマンドを受け取るために複数のチャネルセレクタ（Ｒ１．．ＲＮ）を利用
    するステップと、 該複数の受け取られたコマンドを、該複数の受け取られたコマンドによって要
    求されたメモリチャネルへルーティングすること、を更に包含する、請求項１２
    に記載の単一化メモリアーキテクチャシステムの動作方法。
16. 【請求項１６】 前記メモリチャネルと関連づけられたアービタを利用する
    ステップをさらに包含する、請求項１５に記載の単一化メモリアーキテクチャシ
    ステムの動作方法。
17. 【請求項１７】 前記リクエスタのうちの少なくとも１つがコンピュータを
    含み、 該コンピュータを用いてアプリケーションプログラム（２００）を実施するス
    テップと、 第１のバッファ（２０４）を第１のアドレス空間（１１０）に割り当てるステ
    ップと、 該第１のバッファの少なくとも一部が前記追加的なメモリチャネルのうちの１
    つに再割り当てされるように、該第１のバッファの割り当てを訂正することを更
    に包含する、請求項１１に記載の単一化メモリアーキテクチャシステムの動作方
    法。
18. 【請求項１８】 第２のアドレス空間（１１４）へ第２のバッファ（２０８
    ）を割り当てるステップと、 前記アプリケーションのランタイム中に第１のバッファおよび第２のバッファ
    を再割り当てするステップを更に包含する、請求項１７に記載の単一化メモリア
    ーキテクチャシステムの動作方法。
19. 【請求項１９】 該メモリのアドレス空間（１１０）の第１の領域へアクセ
    スするために前記第１のメモリチャネルを利用しながら、該メモリのアドレス空
    間の前記少なくとも１つの追加的な領域にアクセスするために前記少なくとも１
    つの追加的なメモリチャネルを同時に利用するステップを更に包含する、請求項
    １８に記載の単一化メモリアーキテクチャシステムの動作方法。
20. 【請求項２０】 第１のアドレス空間（１１０）に第１のバッファ（２０４
    ）を割り当てるステップと、 第２のバッファ（２０８）を該第１のバッファ（２０４）とは別々に、前記メ
    モリの第２のアドレス空間（１１４）に格納することを可能にするように、該第
    ２のアドレス空間（１１４）に該第２のバッファ（２０８）を割り当てること、
    を更に包含する、請求項１７に記載の単一化メモリアーキテクチャシステムの動
    作方法。
21. 【請求項２１】 第１のバッファ（２０４）の第１の部分を、前記メモリ（
    １１０）の第１のアドレス空間に格納されるように割り当てるステップと、 情報の第１のバッファ（２０４）の第２の部分を、該メモリのアドレス空間（
    １１４）の第２の領域に格納されるように割り当てるステップを更に包含する、 請求項１７に記載の単一化メモリアーキテクチャシステムの動作方法。
22. 【請求項２２】 前記アプリケーションの情報の第２のバッファ（２０８）
    の少なくとも一部を、該情報の第２のバッファの該部分が、前記メモリのアドレ
    ス空間（１１４）の前記第２の領域に格納されることを可能にするように割り当
    てるステップを更に包含する、請求項２１に記載の単一化メモリアーキテクチャ
    システムの動作方法。