KR20030063226A - 마이크로 컴퓨터 시스템 - Google Patents

마이크로 컴퓨터 시스템 Download PDF

Info

Publication number
KR20030063226A
KR20030063226A KR10-2003-0003966A KR20030003966A KR20030063226A KR 20030063226 A KR20030063226 A KR 20030063226A KR 20030003966 A KR20030003966 A KR 20030003966A KR 20030063226 A KR20030063226 A KR 20030063226A
Authority
KR
South Korea
Prior art keywords
storage medium
data
address
microcomputer system
primary storage
Prior art date
Application number
KR10-2003-0003966A
Other languages
English (en)
Inventor
모리와키쇼헤이
아제카와요시후미
치바오사무
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20030063226A publication Critical patent/KR20030063226A/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G06F3/0613—Improving I/O performance in relation to throughput
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/067—Distributed or networked storage systems, e.g. storage area networks [SAN], network attached storage [NAS]

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Computer Hardware Design (AREA)
  • Software Systems (AREA)
  • Information Transfer Systems (AREA)
  • Microcomputers (AREA)
  • Read Only Memory (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

직렬 외부 인터페이스(10)가 호스트 디바이스(2)로부터 포트번지를 수신한 시점에서, CPU(21)는 2차 기억매체(22)로부터 포트번지에 대응하는 전체 디바이스 번지의 데이터를 판독하여 1차 기억매체(14)에 기록한다. 직렬 외부 인터페이스(10)는 호스트 디바이스(2)로부터 디바이스 번지를 수신한 시점에서, CPU(21)는 1차 기억매체(14)에 저장된 디바이스 번지에 대응하는 데이터를 호스트 디바이스(2)로 송신한다. 따라서, 최하위 어드레스를 수신하고 나서 짧은 시간으로 데이터를 호스트 디바이스(2)로 송신하는 것이 가능하게 된다.

Description

마이크로 컴퓨터 시스템{MICROCOMPUTER SYSTEM}
본 발명은, 호스트 디바이스의 요구에 따라, 기억매체로부터 데이터를 판독하여 출력하는 마이크로 컴퓨터 시스템에 관한 것으로, 특히, 호스트 디바이스에 고속으로 데이터를 출력하는 것이 가능한 마이크로 컴퓨터 시스템 및 그 데이터 액세스 방법에 관한 것이다.
최근, 호스트 디바이스의 요구에 따라, 기억매체로부터 데이터를 판독하여 출력하는 시스템이 여러가지 개발되고 있고, 그 일예로서 LAN(Local Area Network)에 사용되는 MDIO(Medium Dependent Input/Output) 인터페이스를 사용한 시스템을 들 수 있다.
도 1은, 호스트 디바이스와 MDIO 인터페이스와의 사이의 데이터 전송을 설명하기 위한 도면이다. 호스트 디바이스는, MDIO 인터페이스를 탑재한 복수의 시스템(이하, 간단히 시스템이라 부름)과 접속되어 있고, 복수의 시스템에는 각각 다른 포트번지가 주어져 있다. 또한, 시스템에 포함되는 기억매체는, 수십 워드 정도의 복수개 영역으로 분할되어 있고, 각각의 영역에는 다른 디바이스 번지가 주어져 있다. 호스트 디바이스는, 포트번지 및 디바이스 번지를 송신함으로써, 시스템 및 시스템에 포함되는 기억매체의 영역을 선택하여, 원하는 영역에 액세스할 수 있다.
호스트 디바이스가 시스템으로부터 데이터를 판독하는 경우, 호스트 디바이스는 시스템에 대하여, 데이터 판독을 나타내는 명령코드(101), 포트번지(102) 및 디바이스 번지(103)를 송신한다. 각 시스템은, 포트번지(102)를 참조하여, 자신의 시스템에 대한 액세스인지 아닌지를 판정한다. 그리고, 자신의 시스템에 대한 액세스이면, 디바이스 번지(103)를 참조하여 그 디바이스 번지(103)에 대응하는 기억매체의 영역으로부터 데이터(105)를 판독, 호스트 디바이스로 송신한다. 호스트 디바이스는 디바이스 번지(103)를 송신하고 나서, 턴어라운드(turnaround) 시간(104)을 경과하기 전에 데이터(105)를 취득할 필요가 있다. 이 턴어라운드 시간(104)은, 통상 2사이클이라 규정되어 있다. 예컨대, 2MHz의 클록을 사용하고 있으면, 시스템은 1us 이내에 데이터(105)를 호스트 디바이스에 반환하지 않으면 안된다.
또한, 호스트 디바이스가 시스템내의 기억매체에 데이터를 기록할 경우, 호스트 디바이스가 데이터 기록을 나타내는 명령코드(101), 포트번지(102), 디바이스 번지(103) 및 데이터(105)를 순차 송신하고, 포트번지(102)에 대응하는 시스템이 기억매체의 디바이스 번지(103)에 대응하는 영역에 데이터(105)를 기록한다.
전술한 바와 같이, 호스트 디바이스가 디바이스 번지(103)를 송신하고 나서, 턴어라운드 시간(104)내에 시스템이 데이터(105)를 호스트 디바이스에 반환하지 않으면 안된다. 따라서, 시스템내의 마이크로 컴퓨터가 디바이스 번지(103)를 수신한 후, 기억매체로부터 데이터를 판독하여 호스트 디바이스로 송신했다는 것은 시간에 맞지 않기 때문에, 특수한 하드웨어에 의해 이것을 실현하지 않으면 안된다고 했던문제점이 있었다.
본 발명의 목적은, 호스트 디바이스로부터의 데이터 판독요구에 따라, 고속으로 데이터를 송신하는 것이 가능한 마이크로 컴퓨터 시스템 및 그 데이터 액세스 방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 시스템의 범용성을 높이는 것이 가능한 마이크로 컴퓨터 시스템을 제공하는 것이다.
도 1은 호스트 디바이스와 MDlO 인터페이스와의 사이의 데이터 전송을 설명하기 위한 도면이다.
도 2는 본 발명의 실시예 1에서의 마이크로 컴퓨터 시스템의 개략구성을 나타내는 블록도이다.
도 3은 마이크로 컴퓨터 시스템(1)내의 직렬 외부 인터페이스(10)의 개략구성을 나타내는 블록도이다.
도4는 본 발명의 실시예 1에서의 마이크로 컴퓨터 시스템의 처리순서를 설명하기 위한 플로우 차트이다.
도 5는 본 발명의 실시예 2에서의 마이크로 컴퓨터 시스템의 개략구성을 나타내는 블록도이다.
도 6은 본 발명의 실시예 3에서의 마이크로 컴퓨터 시스템의 개략구성을 나타내는 블록도이다.
도 7은 본 발명의 실시예 4에서의 마이크로 컴퓨터 시스템의, 개략구성을 나타내는 블록도이다.
본 발명의 제1 국면의 마이크로 컴퓨터 시스템은, 1차 기억매체와, 1차 기억매체보다도 용량이 큰 2차 기억매체와, 외부와의 사이에서 데이터의 송수신을 행하는 인터페이스와, 인터페이스가 외부에서 상위 어드레스를 수신한 시점에서, 2차 기억매체로부터 상위 어드레스에 대응하는 데이터를 판독하여 1차 기억매체에 기록하는 프로세서를 포함하고, 인터페이스는 외부에서 하위 어드레스를 수신한 시점에서, 1차 기억매체에 저장된 하위 어드레스에 대응하는 데이터를 외부로 송신한다.
인터페이스는, 외부에서 하위 어드레스를 수신한 시점에서, 1차 기억매체에 저장된 하위 어드레스에 대응하는 데이터를 외부로 송신하므로, 최하위 어드레스를 수신하고 나서 짧은 시간으로 데이터를 외부로 송신하는 것이 가능하게 된다.
제2 국면의 마이크로 컴퓨터 시스템은, 1차 기억매체와, 외부와의 사이에서 데이터의 송수신을 행하는 인터페이스와, 프로세서를 포함한 마이크로 컴퓨터 시스템에 있어서, 인터페이스가 외부에서 상위 어드레스를 수신한 시점에서, 프로세서는 마이크로 컴퓨터 시스템의 외부에 설치된 2차 기억매체로부터 상위 어드레스에 대응하는 데이터를 판독하여 1차 기억매체에 기록하고, 인터페이스는 외부에서 하위 어드레스를 수신한 시점에서, 1차 기억매체에 저장된 하위 어드레스에 대응하는 데이터를 외부로 송신한다.
인터페이스는, 외부에서 하위 어드레스를 수신한 시점에서, 1차 기억매체에 저장된 하위 어드레스에 대응하는 데이터를 외부로 송신하므로, 최하위 어드레스를 수신하고 나서 짧은 시간으로 데이터를 외부로 송신하는 것이 가능하게 된다. 또한, 2차 기억매체는 마이크로 컴퓨터 시스템의 외부에 설치되므로, 시스템에 맞추어 2차 기억매체의 용량이나 액세스 속도 등을 결정하는 수 있고, 마이크로 컴퓨터 시스템의 범용성을 높이는 것이 가능하게 된다.
제3 국면의 마이크로 컴퓨터 시스템은, 제1 국면 또는 제2 국면에 기재의 마이크로 컴퓨터 시스템에 있어서, 인터페이스는 외부와의 사이에서 직렬로 데이터를 송수신한다.
따라서, 직렬 인터페이스가 사용되고 있는 시스템에, 이 마이크로 컴퓨터 시스템을 적용하는 것이 가능하게 된다.
제4 국면에 기재의 마이크로 컴퓨터 시스템은, 제1 국면 또는 제2 국면에 기재의 마이크로 컴퓨터 시스템에 있어서, 인터페이스는 외부와의 사이에서 병렬로 데이터를 송수신한다.
따라서, 병렬 인터페이스가 사용되고 있는 시스템에, 이 마이크로 컴퓨터 시스템을 적용하는 것이 가능하게 된다.
제5 국면의 마이크로 컴퓨터 시스템은, 제1 국면 내지 제4 국면 중 어느 하나에 기재의 마이크로 컴퓨터 시스템에 있어서, 인터페이스는 외부에서 수신한 포트번지를 디코드하여 디코드 결과를 프로세서로 출력하는 포트번지 디코더와 외부에서 수신한 디바이스 번지를 디코드하여 디코드 결과를 1차 기억매체로 출력하는 디바이스 번지 디코더를 포함한다.
따라서, 프로세서는 포트번지에 대응한 전체 디바이스 번지의 데이터를 2차 기억매체로부터 용이하게 판독하는 것이 가능하게 된다. 또한, 인터페이스는 디바이스 번지에 대응한 데이터를 1차 기억매체로부터 용이하게 판독하는 것이 가능하게 된다.
제6 국면의 마이크로 컴퓨터 시스템은, 제1 국면 내지 제5 국면 중 어느 하나에 기재의 마이크로 컴퓨터 시스템에 있어서, 1차 기억매체는 고속으로 액세스 가능한 용량의 레지스터에 의해 구성되고, 2차 기억매체는 1차 기억매체보다도 액세스 속도가 저속인 대용량의 불휘발성 메모리에 의해 구성된다.
2차 기억매체는 대용량의 불휘발성 메모리에 의해 구성되므로, 리쥼(resume)시에 최신의 상태로 재기동하는 것이 필요한 시스템에, 이 마이크로 컴퓨터 시스템을 적용하는 것이 가능하게 된다.
제7 국면의 마이크로 컴퓨터 시스템은, 제1 국면 내지 제5 국면 중 어느 하나에 기재의 마이크로 컴퓨터 시스템에 있어서, 1차 기억매체는 고속으로 액세스 가능한 소용량의 레지스터에 의해 구성되고, 2차 기억매체는 1차 기억매체보다도 액세스 속도가 저속인 대용량의 휘발성 메모리에 의해 구성된다.
따라서, 2차 기억매체로부터 1차 기억매체로 고속으로 데이터를 전송할 필요가 있는 시스템에, 이 마이크로 컴퓨터 시스템을 적용하는 것이 가능하게 된다.
제8 국면의 데이터 액세스 방법은, 마이크로 컴퓨터와, 1차 기억매체와, 1차 기억매체보다도 용량이 큰 2차 기억매체를 포함한 마이크로 컴퓨터 시스템에서의 데이터 액세스 방법에 있어서, 외부에서 상위 어드레스를 수신한 시점에서, 마이크로 컴퓨터에 2차 기억매체로부터 상위 어드레스에 대응하는 데이터를 판독시켜, 1차 기억매체에 기록하게 하는 스텝과, 외부에서 하위 어드레스를 수신한 시점에서, 1차 기억매체에 저장된 하위 어드레스에 대응하는 데이터를 외부로 송신하는 스텝을 포함한다.
외부에서 하위 어드레스를 수신한 시점에서, 1차 기억매체에 저장된 하위 어드레스에 대응하는 데이터를 외부로 송신하므로, 최하위 어드레스를 수신하고 나서 짧은 시간으로 데이터를 외부로 송신하는 것이 가능하게 된다.
(발명의 실시예)
(실시예 1)
도 2는, 본 발명의 실시예 1에서의 마이크로 컴퓨터 시스템의 개략구성을 나타내는 블록도이다. 이 마이크로 컴퓨터 시스템 1은, 호스트 디바이스(2)내의 직렬 외부 인터페이스(20)와의 사이에서 직렬로 데이터를 송수신하는 직렬 외부 인터페이스(10)와, 마이크로 컴퓨터 시스템(1) 전체의 제어를 행하는 CPU(Central Processing Unit)(21)와, 대용량의 2차 기억매체(22)를 포함한다. 또한, 직렬 외부인터페이스(10)는, 2차 기억매체(22)로부터 판독한 데이터를 일시적으로 기억하는 액세스 속도가 고속인 1차 기억매체(14)를 포함한다. 또한, 도 2의 점선은, 도 1에 나타내는 각 정보의 플로우를 나타내고 있지만, 상세한 것은 후술한다.
1차 기억매체(14)는, 고속으로 액세스 가능한 소용량의 레지스터, SRAM(Static Random Access Memory) 등에 의해 구성된다.
2차 기억매체(22)는, DRAM(Dynamic Random Access Memory), SRAM 등의 휘발성 메모리나, 마스크 ROM(Read Only Memory), 플래시 메모리 등의 불휘발성 메모리에 의해 구성된다. 플래시 메모리 등의 재기록 가능한 불휘발성 메모리가 사용된 경우에는, 순간 정전 등과 같은 사태가 발생해도 데이터를 유지할 수 있음과 동시에, 전원을 오프해도 데이터가 유지되므로, 해당 데이터를 재기록하여 최신의 데이터로 갱신함으로써, 리쥼(resume)시에 최신의 상태로 재기동하는 것이 가능하게 된다.
또한, DRAM, SRAM 등의 휘발성 메모리가 사용된 경우에는, 불휘발성 메모리에 비해 고속으로 액세스를 행할 수 있으므로, 2차 기억매체(22)로부터 1차 기억매체(14)로의 데이터 전송이 고속으로 행해지며, 클록주파수가 높은 인터페이스에서 유효하다.
도 3은, 마이크로 컴퓨터 시스템(1)내의 직렬 외부 인터페이스(10)의 개략구성을 나타내는 블록도이다. 직렬 외부 인터페이스(10)는, 호스트 디바이스(2)내의 직렬 외부 인터페이스(20)로부터 받은 직렬데이터를 병렬데이터로 변환하고, 1차 기억매체(14)로부터 판독된 데이터를 직렬데이터로 변환하여 호스트 디바이스(2)내의 직렬 외부 인터페이스(20)로 송신하는 I/O (Input/Output) 인터페이스(11)와, I/O 인터페이스(11)로부터 받은 포트번지를 디코드하는 포트번지 디코더(12)와, I/O 인터페이스(11)로부터 받은 디바이스 번지를 디코드하는 디바이스 번지 디코더(13)와, 1차 기억매체(14)를 포함한다.
I/O 인터페이스(11)는, 호스트 디바이스(2)로부터 명령코드(101)를 받으면, 명령코드(101)를 디코드하여 디코드 결과를 CPU(21)로 출력한다. 또한, I/O 인터페이스(11)는, 호스트·디바이스(2)로부터 포트번지(102)를 받으면, 내부버스(16)를 통해 포트번지(102)를 포트번지 디코더(12)로 출력한다. 포트번지 디코더(12)는 포트번지를 디코드하여, 디코드 결과를 내부버스(17)를 통해 CPU(21)로 출력한다. 또한, I/O 인터페이스(11)는, 호스트 디바이스(2)로부터 디바이스 번지(103)를 받으면, 내부버스(16)를 통해 디바이스 번지(103)를 디바이스 번지 디코더(13)로 출력한다. 디바이스 번지 디코더(13)는 디바이스 번지(103)를 디코드하여, 디코드 결과를 내부버스(17)를 통해 1차 기억매체(14)로 출력한다.
도 4는, 본 발명의 실시예 1에서의 마이크로 컴퓨터 시스템의 처리순서를 설명하기 위한 플로우 차트이다. 이 플로우 차트는, 호스트 디바이스(2)가 마이크로 컴퓨터 시스템(1)내의 2차 기억매체(12)로부터 데이터를 판독할 때의 처리순서를 나타내고 있다. I/O 인터페이스(11)는, 호스트 디바이스(2)로부터 데이터 판독을 나타내는 명령코드(101)를 받으면, 그것에 계속되는 포트번지(102)를 수신하여 포트번지 디코더(12)로 출력한다(S1).
포트번지 디코더(12)는, I/O 인터페이스(11)로부터 받은 포트번지(102)를 디코드하여, 도 2의 ①에 나타내는 바와 같이, 그 디코드 결과를 CPU(21)로 출력한다. CPU(21)는, 포트번지 디코더(12)로부터 받은 디코드 결과가 2차 기억매체(22)에 해당하는지 아닌지를 판정한다(S2). 디코드 결과가 2차 기억매체(22)에 해당하지 않으면(S2, No), 스텝 S1로 귀환하여 두 번째 포트번지(102)의 지정을 기다린다.
또한, 디코드 결과가 2차 기억매체(22)에 해당하면(S2, Yes), 도 1의 ②에 나타내는 바와 같이, CPU(21)는 포트번지(102)에 대응하는 전체 디바이스 번지의 데이터를 2차 기억매체(22)로부터 판독, 내부버스(17)를 통해 1차 기억매체(14)에 기록한다(S3). I/O 디바이스(11)는, 계속해서 디바이스 번지(103)를 받으면, 디바이스 번지(103)를 디바이스 번지 디코더(13)로 출력한다(S4). 디바이스 번지 디코더는 디바이스 번지(103)를 디코드하여, 그 디코드 결과를 1차 기억매체(14)로 출력하고, 도 2의 ③에 나타낸 바와 같이, 1차 기억매체(14)에 디바이스 번지(103)에 대응한 데이터를 출력시킨다(S5). I/O 인터페이스(11)는, 1차 기억매체(14)로부터 받은 데이터를 직렬데이터로 변환하여, 직렬버스(15)를 통해 호스트 디바이스(2)로 송신한다.
또한, 이상의 설명에서는, 포트번지 디코더(12)가 포트번지(102)를 디코드하고, CPU(21)가 그 디코드 결과에 따라 2차 기억매체(22)로부터 포트번지(102)에 대응한 전체 디바이스 번지의 데이터를 판독하며, 그 데이터를 1차 기억매체(14)에 기록하도록 했지만, 포트번지 디코더(12)가 포트번지(102)를 디코드함과 동시에, 디바이스 번지 디코더(13)가 디바이스 번지(103)의 상위 어드레스를 디코드하고,CPU(21)가 포트번지(102) 및 디바이스 번지(103)의 상위 어드레스의 디코드 결과에 따라 2차 기억매체(22)로부터 포트번지(102) 및 디바이스 번지(103)의 상위 어드레스에 대응한 전체 데이터를 판독하고, 그 데이터를 1차 기억매체(14)에 기록하도록 해도 된다. 이 경우, 디바이스 번지 디코더(13)는, 디바이스 번지(103)의 하위 어드레스의 디코드 결과를 1차 기억매체(14)로 출력하여, 1차 기억매체(14)에 디바이스 번지(103)의 하위 어드레스에 대응한 데이터를 출력시킨다.
또한, 본 실시예에서는, 포트번지(102)와 디바이스 번지(103)와의 2단계의 어드레스 구조를 갖는 경우에 대하여 설명했지만, 3단계 이상의 어드레스 구조를 갖는 경우이어도 동일하게 하여 마이크로 컴퓨터 시스템을 실현하는 것이 가능하다. 이와 같이, 어드레스의 계층구조를 깊게 함으로써, 1차 기억매체(14)의 용량을 삭감할 수 있고, 소비전력 및 회로규모를 삭감하는 것이 가능하게 된다.
이상 설명한 바와 같이, 본 실시예에서의 마이크로 컴퓨터 시스템에 의하면, 2차 기억매체(22)의 상위 어드레스(포트번지(102))가 확정한 시점에서 그것에 대응하는 전체 디바이스 번지의 데이터를 2차 기억매체(22)로부터 판독하여 1차 기억매체(14)에 기록하고, 2차 기억매체(22)의 하위 어드레스(디바이스 번지(103))가 확정한 시점에서 그것에 대응하는 데이터를 1차 기억매체(14)로부터 판독하여 호스트 디바이스(2)로 송신하도록 했으므로, 최하위 어드레스를 수신하고 나서 1사이클 정도로 대응하는 데이터를 호스트 디바이스(2)로 송신하는 것이 가능하게 되었다. 따라서, CPU(21)에 의한 소프트웨어 처리이어도, 턴어라운드 시간내에 지정된 데이터를 호스트 디바이스(2)에 반환하는 것이 가능하게 되었다.
또한, CPU를 포함한 마이크로 컴퓨터 시스템을 1칩으로 구성할 수 있으므로, 저렴한 가격으로 인터페이스를 실현하는 것이 가능하게 되었다. 또한, 마이크로 컴퓨터 시스템은 CPU가 내장되어 있으므로, 이 CPU가 제어하는 다른 주변회로도 동일 칩에 내장할 수 있고, 확장성 및 유연성에 뛰어난 시스템을 구축하는 것이 가능하게 되었다. 또한, CPU에 실행시키는 프로그램을 변경함으로써, 각 규격에 대응한 인터페이스를 실현하는 것이 가능하게 되었다.
(실시예 2)
도 5는, 본 발명의 실시예 2에서의 마이크로 컴퓨터 시스템의 개략구성을 나타내는 블록도이다. 이 마이크로 컴퓨터 시스템 30은, 호스트 디바이스(40)내의 병렬 외부 인터페이스 41과의 사이에서 병렬로 데이터를 송수신하는 병렬 외부 인터페이스 23과, 마이크로 컴퓨터 시스템(30) 전체의 제어를 행하는 CPU(21)와, 대용량의 2차 기억매체(22)를 포함한다. 또한, 병렬 외부 인터페이스 23은, 2차 기억매체(22)로부터 판독한 데이터를 일시적으로 기억하는 액세스 속도가 고속인 1차 기억매체(14)를 포함한다.
본 실시예에서의 마이크로 컴퓨터 시스템(30)은, 도 2에 나타내는 실시예 2에서의 마이크로 컴퓨터 시스템 1과 비교하여, 마이크로 컴퓨터 시스템 30과 호스트 디바이스(40)와의 사이의 데이터 전송이 병렬로 행해지는 점만이 다르다. 따라서, 중복하는 구성 및 기능의 상세한 설명은 반복하지 않는다.
병렬 외부 인터페이스(23)는, 호스트 디바이스(40)로부터 데이터 판독을 나타내는 명령코드(101)를 받으면, 그것에 계속되는 포트번지(102)를 수신하여 디코드한다. 그리고, 도 5의 ①에 나타내는 바와 같이, 그 디코드 결과를 CPU(21)로 출력한다. CPU(21)는, 병렬 외부 인터페이스(23)로부터 받은 디코드 결과가 2차 기억매체(22)에 해당하면, 도 5의 ②에 나타내는 바와 같이, CPU(21)는 포트번지(102)에 대응하는 전체 디바이스 번지의 데이터를 2차 기억매체(22)로부터 판독하여, 1차 기억매체(14)에 기록한다.
병렬 외부 인터페이스(23)는, 계속해서 디바이스 번지(103)를 받으면, 디바이스 번지(103)를 디코드하여, 그 디코드 결과를 1차 기억매체(14)로 출력하고, 도 5의 ③에 나타내는 바와 같이, 1차 기억매체(14)에 디바이스 번지(103)에 대응한 데이터를 출력시킨다. 병렬 외부 인터페이스(23)는, 1차 기억매체(14)로부터 받은 데이터를 병렬데이터로 호스트 디바이스(40)로 송신한다.
이상 설명한 바와 같이, 본 실시예에서의 마이크로 컴퓨터 시스템에 의하면, 실시예 1에서 설명한 효과에 부가하여, 마이크로 컴퓨터 시스템(30)과 호스트 디바이스(40)와의 사이의 데이터 전송이 병렬로 행해지므로, 데이터 전송에 요하는 시간을 삭감하는 것이 가능하게 되었다.
(실시예 3)
도 6은, 본 발명의 실시예 3에서의 마이크로 컴퓨터 시스템의 개략구성을 나타내는 블록도이다. 이 마이크로 컴퓨터 시스템 50은, 호스트 디바이스(2)내의 직렬 외부 인터페이스(20)와의 사이에서 직렬로 데이터를 송수신하는 직렬 외부 인터페이스(10)와, 마이크로 컴퓨터 시스템(50) 전체의 제어를 행하는 CPU(21)를 포함한다. 또한, 직렬외부 인터페이스(10)는, 마이크로 컴퓨터 시스템(50)의 외부에 설치된 2차 기억매체(28)로부터 판독한 데이터를 일시적으로 기억하는 액세스 속도가 고속인 1차 기억매체(14)를 포함한다.
본 실시예에서의 마이크로 컴퓨터 시스템 50은, 도 1에 나타내는 실시예 1에서의 마이크로 컴퓨터 시스템 1과 비교하여, 2차 기억매체(28)가 마이크로 컴퓨터 시스템 50의 외부에 설치되는 점만이 다르다. 따라서, 중복하는 구성 및 기능의 상세한 설명은 반복하지 않는다.
마이크로 컴퓨터 시스템(50)의 외부에 설치된 2차 기억매체(28)는, DRAM, SRAM 등의 휘발성 메모리나, 마스크 ROM, 플래시 메모리 등의 불휘발성 메모리가 사용된다. 플래시 메모리 등이 재기록 가능한 불휘발성 메모리가 사용된 경우에는, 순간 정전 등과 같은 사태가 발생해도 데이터를 유지할 수 있으므로, 해당 데이터를 재기록하여 최신의 데이터로 갱신함으로써, 리쥼시에 최신의 상태로 재기동하는 것이 가능하게 된다.
또한, DRAM, SRAM 등의 휘발성 메모리가 사용된 경우에는, 불휘발성 메모리에 비해 고속으로 액세스를 행할 수 있으므로, 2차 기억매체(28)로부터 1차 기억매체(14)로의 데이터 전송이 고속으로 행해지며, 클록주파수가 높은 인터페이스에서 유효하다.
직렬 외부 인터페이스(10)는, 호스트 디바이스(2)로부터 데이터 판독을 나타내는 명령코드(101)를 받으면, 그것에 계속되는 포트번지(102)를 수신하여 디코드한다. 그리고, 도 6의 ①에 나타내는 바와 같이, 그 디코드 결과를 CPU(21)로 출력한다. CPU(21)는, 직렬 외부 인터페이스(10)로부터 받은 디코드 결과가 2차 기억매체(28)에 해당하면, 도 6의 ②에 나타내는 바와 같이, CPU(21)는 포트번지(102)에 대응하는 전체 디바이스 번지의 데이터를, 외부에 설치된 2차 기억매체(28)로부터 판독하여 1차 기억매체(14)에 기록한다.
직렬 외부 인터페이스(10)는, 계속해서 디바이스 번지(103)를 받으면, 디바이스 번지(103)를 디코드하여, 그 디코드 결과를 1차 기억매체(14)로 출력하고, 도 6의 ③에 나타내는 바와 같이, 1차 기억매체(14)에 디바이스 번지(103)에 대응한 데이터를 출력시킨다. 직렬 외부 인터페이스(10)는, 1차 기억매체(14)로부터 받은 데이터를 직렬데이터로 변환하여 호스트 디바이스(2)로 송신한다.
이상 설명한 바와 같이, 본 실시예에서의 마이크로 컴퓨터 시스템에 의하면, 실시예 1에서 설명한 효과에 부가하여, 2차 기억매체(28)를 마이크로 컴퓨터 시스템(50)의 외부에 설치하도록 했으므로, 임의의 용량, 액세스 속도의 기억매체를 접속할 수 있고, 마이크로 컴퓨터 시스템의 범용성을 높이는 것이 가능하게 되었다.
(실시예 4)
도 7은, 본 발명의 실시예 4에서의 마이크로 컴퓨터 시스템의 개략구성을 나타내는 블록도이다. 이 마이크로 컴퓨터 시스템 60은, 호스트 디바이스(40)내의 병렬 외부 인터페이스(41)와의 사이에서 병렬로 데이터를 송수신하는 병렬 외부 인터페이스(23)와, 마이크로 컴퓨터 시스템(60) 전체의 제어를 행하는 CPU(21)를 포함한다. 또한, 병렬 외부 인터페이스(23)는, 마이크로 컴퓨터 시스템(60)의 외부에 설치된 2차 기억매체(28)로부터 판독한 데이터를 일시적으로 기억하는 액세스 속도가 고속인 1차 기억매체(14)를 포함한다.
본 실시예에서의 마이크로 컴퓨터 시스템 60은, 도 6에 나타내는 실시예 3에서의 마이크로 컴퓨터 시스템 50과 비교하여, 마이크로 컴퓨터 시스템(60)과 호스트 디바이스(40)와의 사이의 데이터 전송이 병렬로 행해지는 점만이 다르다. 따라서, 중복하는 구성 및 기능의 상세한 설명은 반복하지 않는다.
병렬 외부 인터페이스(23)는, 호스트 디바이스(40)로부터 데이터 판독을 나타내는 명령코드(101)를 받으면, 그것에 계속되는 포트번지(102)를 수신하여 디코드한다. 그리고, 도 7의 ①에 나타내는 바와 같이, 그 디코드 결과를 CPU(21)로 출력한다. CPU(21)는, 병렬 외부 인터페이스(23)로부터 받은 디코드 결과가 2차 기억매체(28)에 해당하면, 도 7의 ②에 나타내는 바와 같이, CPU(21)는 포트번지(102)에 대응하는 전체 디바이스 번지의 데이터를, 외부에 설치된 2차 기억매체(28)로부터 판독하여 1차 기억매체(14)에 기록한다.
병렬 외부 인터페이스(23)는, 계속해서 디바이스 번지(103)를 받으면, 디바이스 번지(103)를 디코드하여, 그 디코드 결과를 1차 기억매체(14)로 출력하고, 도 7의 ③에 나타내는 바와 같이, 1차 기억매체(14)에 디바이스 번지(103)에 대응한 데이터를 출력시킨다. 병렬 외부 인터페이스(23)는, 1차 기억매체(14)로부터 받은 데이터를 병렬데이터로 호스트 디바이스(40)로 송신한다.
이상 설명한 바와 같이, 본 실시예에서의 마이크로 컴퓨터 시스템에 의하면,실시예 3에서 설명한 효과에 부가하여, 마이크로 컴퓨터 시스템(60)과 호스트 디바이스(40)와의 사이의 데이터 전송이 병렬로 행해지므로, 데이터 전송에 요하는 시간을 삭감하는 것이 가능하게 되었다.
이번 개시된 실시예는, 모든 점에서 예시로서 제한적인 것이 아니라 생각되어야 할 것이다. 본 발명의 범위는 상기한 설명만이 아니며 특허청구범위에 의해 표시되고, 특허청구범위와 균등의 의미 및 범위내에서의 모든 변경이 포함되는 것이 의도된다.
제1 국면에 기재의 마이크로 컴퓨터 시스템에 의하면, 인터페이스가 외부에서 하위 어드레스를 수신한 시점에서, 1차 기억매체에 저장된 하위 어드레스에 대응하는 데이터를 외부로 송신하므로, 최하위 어드레스를 수신하고 나서 짧은 시간으로 데이터를 외부로 송신하는 것이 가능하게 되었다.
제2 국면에 기재의 마이크로 컴퓨터 시스템에 의하면, 2차 기억매체가 마이크로 컴퓨터 시스템의 외부에 설치되므로, 시스템에 맞추어 2차 기억매체의 용량이나 액세스 속도 등을 결정하는 수 있고, 마이크로 컴퓨터 시스템의 범용성을 높이는 것이 가능하게 되었다.
제3 국면에 기재의 마이크로 컴퓨터 시스템에 의하면, 인터페이스가 외부와의 사이에서 직렬로 데이터를 송수신하므로, 직렬 인터페이스가 사용되고 있는 시스템에, 이 마이크로 컴퓨터 시스템을 적용하는 것이 가능하게 되었다.
제4 국면에 기재의 마이크로 컴퓨터 시스템에 의하면, 인터페이스가 외부와의 사이에서 병렬로 데이터를 송수신하므로, 병렬 인터페이스가 사용되고 있는 시스템에, 이 마이크로 컴퓨터 시스템을 적용하는 것이 가능하게 되었다.
제5 국면에 기재의 마이크로 컴퓨터 시스템에 의하면, 프로세서는 포트번지에 대응한 전체 디바이스 번지의 데이터를 2차 기억매체로부터 용이하게 판독하는 것이 가능하게 되었다. 또한, 인터페이스는 디바이스 번지에 대응한 데이터를 1차 기억매체로부터 용이하게 판독하는 것이 가능하게 되었다.
제6 국면에 기재의 마이크로 컴퓨터 시스템에 의하면, 2차 기억매체가 대용량의 불휘발성 메모리에 의해 구성되므로, 리쥼시에 최신의 상태로 재기동하는 것이 필요한 시스템에, 이 마이크로 컴퓨터 시스템을 적용하는 것이 가능하게 되었다.
제7 국면에 기재의 마이크로 컴퓨터 시스템에 의하면, 2차 기억매체가 대용량의 휘발성 메모리에 의해 구성되므로, 2차 기억매체로부터 1차 기억매체로 고속으로 데이터를 전송할 필요가 있는 시스템에, 이 마이크로 컴퓨터 시스템을 적용하는 것이 가능하게 되었다.
제8 국면에 기재의 데이터 액세스 방법에 의하면, 외부에서 하위 어드레스를 수신한 시점에서, 1차 기억매체에 저장된 하위 어드레스에 대응하는 데이터를 외부로 송신하므로, 최하위 어드레스를 수신하고 나서 짧은 시간으로 데이터를 외부로 송신하는 것이 가능하게 되었다.

Claims (2)

1차 기억매체와,
상기 1차 기억매체보다도 용량이 큰 2차 기억매체와,
외부와의 사이에서 데이터의 송수신을 행하는 인터페이스와,
상기 인터페이스가 외부에서 상위 어드레스를 수신한 시점에서, 상기 2차 기억매체로부터 상기 상위 어드레스에 대응하는 데이터를 판독하여 상기 1차 기억매체에 기록하는 프로세서를 포함하고,
상기 인터페이스는 외부에서 하위 어드레스를 수신한 시점에서, 상기 1차 기억매체에 저장된 상기 하위 어드레스에 대응하는 데이터를 외부로 송신하는 것을 특징으로 하는 마이크로 컴퓨터 시스템.
1차 기억매체와,
외부와의 사이에서 데이터의 송수신을 행하는 인터페이스와,
프로세서를 포함한 마이크로 컴퓨터 시스템에 있어서,
상기 인터페이스가 외부에서 상위 어드레스를 수신한 시점에서, 상기 프로세서는 상기 마이크로 컴퓨터 시스템의 외부에 설치된 2차 기억매체로부터 상기 상위 어드레스에 대응하는 데이터를 판독하여 상기 1차 기억매체에 기록하고,
상기 인터페이스는 외부에서 하위 어드레스를 수신한 시점에서, 상기 1차 기억매체에 저장된 상기 하위 어드레스에 대응하는 데이터를 외부로 송신하는 것을 특징으로 하는 마이크로 컴퓨터 시스템.
KR10-2003-0003966A 2002-01-22 2003-01-21 마이크로 컴퓨터 시스템 KR20030063226A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2002-00012977 2002-01-22
JP2002012977A JP2003216343A (ja) 2002-01-22 2002-01-22 マイクロコンピュータシステムおよびそのデータアクセス方法

Publications (1)

Publication Number Publication Date
KR20030063226A true KR20030063226A (ko) 2003-07-28

Family

ID=19191773

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0003966A KR20030063226A (ko) 2002-01-22 2003-01-21 마이크로 컴퓨터 시스템

Country Status (6)

Country Link
US (1) US6813647B2 (ko)
JP (1) JP2003216343A (ko)
KR (1) KR20030063226A (ko)
CN (1) CN1434385A (ko)
DE (1) DE10301933A1 (ko)
TW (1) TW589540B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003308288A (ja) * 2002-04-18 2003-10-31 Mitsubishi Electric Corp マイクロコンピュータシステム
CN100440880C (zh) * 2003-09-16 2008-12-03 华为技术有限公司 物理地址转换装置及转换方法
US7304950B2 (en) * 2003-12-15 2007-12-04 Finisar Corporation Two-wire interface having dynamically adjustable data fields depending on operation code
KR100675850B1 (ko) * 2005-10-12 2007-02-02 삼성전자주식회사 ＡＸＩ 프로토콜을 적용한 ＮｏＣ 시스템
US7376780B2 (en) * 2005-10-31 2008-05-20 Lsi Corporation Protocol converter to access AHB slave devices using the MDIO protocol
US9201790B2 (en) * 2007-10-09 2015-12-01 Seagate Technology Llc System and method of matching data rates

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5754540A (en) * 1995-07-18 1998-05-19 Macronix International Co., Ltd. Expandable integrated circuit multiport repeater controller with multiple media independent interfaces and mixed media connections
US5920698A (en) * 1997-01-06 1999-07-06 Digital Equipment Corporation Automatic detection of a similar device at the other end of a wire in a computer network
US5999441A (en) * 1997-02-14 1999-12-07 Advanced Micro Devices, Inc. Random access memory having bit selectable mask for memory writes
EP1150213B1 (en) * 2000-04-28 2012-01-25 TELEFONAKTIEBOLAGET LM ERICSSON (publ) Data processing system and method
US6701406B1 (en) * 2000-11-17 2004-03-02 Advanced Micro Devices, Inc. PCI and MII compatible home phoneline networking alliance (HPNA) interface device

Also Published As

Publication number Publication date
DE10301933A1 (de) 2003-07-31
US20030140187A1 (en) 2003-07-24
CN1434385A (zh) 2003-08-06
TW200302416A (en) 2003-08-01
JP2003216343A (ja) 2003-07-31
US6813647B2 (en) 2004-11-02
TW589540B (en) 2004-06-01

Similar Documents

Publication Publication Date Title
US11061663B2 (en) Memory devices, systems, and methods for updating firmware with single memory device
US7441070B2 (en) Method for accessing a non-volatile memory via a volatile memory interface
JP4628750B2 (ja) バッファメモリを内蔵したフラッシュメモリ装置及びフラッシュメモリシステム
US20080010420A1 (en) Method for Accessing Control Registers via a Memory Device
JP2005235182A (ja) 不揮発性メモリを制御するためのコントローラ
US20080010419A1 (en) System and Method for Issuing Commands
MX2008014859A (es) Dispositivo de memoria hibrida con interfase individual.
US6687811B1 (en) Processor with trace memory for storing access information on internal bus
KR20100133649A (ko) 메모리 링크 아키텍쳐에서 파워 오프 시 데이터 로스를 방지하는 기능을 갖는 멀티 프로세서 시스템
TWI790456B (zh) 記憶體定址方法及相關聯的控制器
US6523755B2 (en) Semiconductor memory device
JP2005524146A (ja) 破壊読み出し型ランダム・アクセス・メモリ・システム
US20080007569A1 (en) Control protocol and signaling in a new memory architecture
JP2004102508A (ja) 半導体記憶装置
US8402199B2 (en) Memory management system and method thereof
JP3789998B2 (ja) メモリ内蔵プロセサ
KR20030063226A (ko) 마이크로 컴퓨터 시스템
US8312216B2 (en) Data processing apparatus and data processing method
US8745363B2 (en) Bootable volatile memory device, memory module and processing system comprising bootable volatile memory device, and method of booting processing system using bootable volatile memory device
JP4693843B2 (ja) メモリ制御装置及びメモリ制御方法
US20030200401A1 (en) Microcomputer system automatically backing-up data written in storage medium in transceiver, and transceiver connected thereto
US20050007838A1 (en) Method for comparing contents of memory components
US7395399B2 (en) Control circuit to enable high data rate access to a DRAM with a plurality of areas
US6356976B1 (en) LSI system capable of reading and writing at high speed
JP2002319292A (ja) メモリ装置及びメモリ装置の読出方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application