MX2008014859A - Dispositivo de memoria hibrida con interfase individual. - Google Patents

Dispositivo de memoria hibrida con interfase individual.

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MX2008014859A
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Jack Creasy
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Abstract

Se describe una tecnología por la cual un controlador de memoria es un componente un dispositivo de memoria híbrida que tiene diferentes tipos de memoria ahí (por ejemplo, SDRAM y memoria flash), en donde el controlador opera para que el dispositivo de memoria sólo tenga una interfase de memoria individual con respecto a voltaje y protocolos de acceso definidos para un tipo de memoria. Por ejemplo, el controlador permite a un dispositivo de memoria con una interfase SDRAM estándar proporcionar acceso tanto a SDRAM como memoria no volátil con la memoria no volátil revestida en uno o más bloques designados del espacio de dirección de memoria volátil (o viceversa). Un protocolo de comando delinea páginas de memoria al espacio de dirección de interfase de memoria volátil, por ejemplo, que permite a un paquete de chips múltiples compatibles con broche individual reemplazar un dispositivo de memoria volátil existente en cualquier dispositivo de cómputo que desea proporcionar almacenamiento no volátil, mientras sólo requiere cambios de software al dispositivo para acceder a flash.

Description

DISPOSITIVO DE MEMORIA HIBRIDA CON INTERFASE INDIVIDUAL ANTECEDENTES Varios dispositivos de cómputo existentes y nuevos hacen uso de memoria de alta velocidad, volátil (por ejemplo, memoria de acceso aleatorio dinámico, o DRAM) para soportar instrucciones operativas y datos. Tales dispositivos incluyen teléfonos móviles, aparatos de tv por cable, memoria de computadora personal, y así sucesivamente. Los dispositivos de cómputo crecientemente también incluyen grandes cantidades de memoria flash de NAND no volátil relativamente barata para almacenar aplicaciones y datos. Sin embargo, se diseñan muchos dispositivos de computadora a base de DRM existentes sin las interfases de conductor común apropiadas para soportar memoria flash NAND; para soportar memoria flash NAND se requiere un rediseño costoso y largo del conjunto de chips de dispositivo. Similarmente, la mayoría de los dispositivos a base de flash de NAND no pueden simplemente agregar DRAM. Cambios significativos a una arquitectura física de dispositivo se requieren para poner la memoria flash en un modelo actualizado de lo que era un dispositivo a base de DRAM, por ejemplo, o viceversa. Mientras una combinación de memoria volátil y no volátil proporciona beneficios en muchas situaciones, frecuentemente el costo de rediseñar un conjunto de chips de dispositivo es demasiado costoso/riesgoso para un vendedor, con lo cual el vendedor renuncia a nuevas características y modelos de negocio que de otra forma pueden habilitarse al tener memoria volátil y no volátil en un dispositivo. Además, no hay una forma directa para utilizar modelos arquitectónicos existentes y, por ejemplo, actualizar un dispositivo a base de DRAM existente con memoria flash de NAND; por ejemplo, un tablero de circuito completo necesitará rediseñarse y reemplazarse, en lugar de simplemente agregar memoria o cambiar memoria en un dispositivo existente (y actualizar software como sea apropiado). Además, existe una gran diferencia en velocidades de conductor común entre memoria no volátil y a base de DRAM.
BREVE DESCRIPCION DE LA INVENCION Esta breve descripción se proporciona para introducir una selección de conceptos representativos en una forma simplificada que además se describe posteriormente en la descripción detallada. Esta breve descripción no pretende identificar características clave o características esenciales del tema reclamado, ni pretende utilizarse como de ninguna forma para limitar el alcance del tema reclamado. Brevemente, los varios aspectos del tema aquí descritos se dirigen hacia un dispositivo de memoria híbrida que incluye un primer tipo de memoria (por ejemplo, memoria de tipo DRAM volátil) y una interfase que corresponde al primer tipo de memoria, y un segundo tipo de memoria (por ejemplo, memoria de tipo flash no volátil). El dispositivo de memoria incluye un controlador que se acopla a la interfase, al primer tipo de memoria y al segundo tipo de memoria. Basándose en la información tal como comandos y/o direcciones de memoria recibidas en la interfase, el controlador determina si un comando tal como una solicitud de 1/0 (por ejemplo, una lectura o escritura) se dirige al primer tipo de memoria o el segundo tipo de memoria. De esa forma, al recibir comandos, direcciones y datos en un controlador del dispositivo de memoria híbrida, diferentes tipos de memoria pueden accederse por software (por ejemplo, firmware de dispositivo o un programa) a través de una interfase individual definida para un tipo de memoria. El controlador incluye lógica que determina si un comando/dirección recibida en la interfase de un primer tipo de memoria se dirige a un segundo tipo de memoria asociado con el dispositivo de memoria, y si es así, saca señales al segundo tipo de memoria para comunicar al menos un comando al segundo tipo de memoria y/o para realizar al menos una operación de entrada/salida (l/O) de datos en el segundo tipo de memoria. Otras ventajas pueden ser evidentes a partir de la siguiente descripción detallada cuando se toman en conjunto con los dibujos.
BREVE DESCRIPCIÓN DE LOS DIBUJOS La presente invención se ilustra a manera de ejemplo y no se limitan las figuras anexas en donde números de referencia similares indican elementos similares y en donde: la Figura 1 muestra un ejemplo ilustrativo de un dispositivo de cómputo en el cual pueden incorporarse varios aspectos de la presente invención. la Figura 2 es una representación de un dispositivo de memoria híbrida ilustrativo que incluye un controlador y dos tipos de memoria que cada uno es accesible por una interfase individual definida por uno de los tipos de memoria. La Figura 3A es una representación de un dispositivo de memoria híbrida ilustrativo con una interfase SDRAM con SDRAM y memoria flash que se accede a través de un bloque designado de memoria en espacio dirigible SDRAM. La Figura 3B es una representación de un dispositivo de memoria híbrida ilustrativo con una interfase SDRAM con SDRAM y memoria flash que se accede a través de una pluralidad de bloques designados de memoria en espacio dirigible de SDRAM. La Figura 4 es una representación de espacio de memoria dirigible que corresponde a un primer tipo de memoria con secciones utilizadas para comunicar datos y comandos con un segundo tipo de memoria. La Figura 5 es una representación ilustrativa de un tipo adecuado de dispositivo SDRAM que puede incorporarse en un dispositivo de memoria híbrida. La Figura 6 es una representación ilustrativa de un dispositivo de memoria híbrida con una interfase SDRAM que contiene un dispositivo SDRAM tal como el dispositivo de la Figura 5 y un dispositivo flash. La Figura 7 es una representación ilustrativa de un diagrama de registro de tiempo para controlar un dispositivo SDRAM y un dispositivo flash. La Figura 8 es una representación de pasos ilustrativos que corresponden a cómo el controlador puede sacar datos flash a un dispositivo SDRAM configurado para explotar salida de datos. La Figura 9 es una representación de como el flash puede agregarse a un módulo de memoria en línea doble (DIMMM) para agregar flash a memoria de computadora personal a base de DRAM (que incluye SDRAM).
DESCRIPCION DETALLADA AMBIENTE OPERATIVO ILUSTRATIVO La Figura 1 ilustra un ejemplo de algunos componentes funcionales adecuados de un dispositivo de cómputo 188, como puede encontrarse en un asistente digital personal, aparato, teléfono móvil y así sucesivamente portátil/de tamaño de bolsillo/tipo de tableta, que incluye un procesador 189, una memoria 190, una presentación 192, y un teclado 193 (que puede ser un teclado físico o virtual). La memoria 190 generalmente incluye tanto memoria volátil (por ejemplo, RAM) y memoria no volátil (por ejemplo, ROM, tarjetas PCMCIA, y así sucesivamente. Además, como se describe más adelante, la memoria ilustrativa 190 incluye un dispositivo de memoria híbrida (que corresponde a uno o más chips) que contiene más de un tipo de memoria, tal como flash y DRAM o flash y SDRAM (DRAM sincrónica), en donde uno de los tipos comparte la interfase del otro. Un sistema operativo 193 puede estar residente en la memoria 190 y se ejecuta en el procesador 189, tal como un sistema operativo a base de Microsoft® Windows®, u otro sistema operativo.
Uno o más programas de aplicación 194 y datos 195 pueden estar en la memoria 190, por ejemplo, con los programa 194 que corren en el sistema operativo 193. Ejemplos de aplicaciones incluyen programas de correo electrónico, programas de programación, programas PIM (manejo de información personal), programas de procesamiento de palabra, programas de hoja de cálculo, programas de navegador de Internet, y así sucesivamente. El dispositivo de cómputo 188 también puede incluir otros componentes 196 tal como un administrador de notificación cargado en la memoria 190, que se ejecuta en el procesador 189. El administrador de notificación por ejemplo puede controlar solicitud de notificación, por ejemplo, desde los programas de aplicación 195. El dispositivo de cómputo 188 tiene un suministro de energía 197, por ejemplo implementado como una o más baterías o un sistema energizado por luz. El suministro de energía 197 además puede incluir una fuente de energía externa que domina o recarga la construcción en baterías, tal como un adaptador AC o una cuna de muelle con energía.
El dispositivo de cómputo ilustrativo 188 representado en la Figura 1 se muestra en tres tipos ilustrativos de dispositivos de salida externa, que incluye una presentación 192, otros mecanismos de salida 198 (por ejemplo, uno o más diodos de emisión de luz, o LEDs) y un generador de audio 199, por ejemplo, acoplado a bocinas integradas y/o a una cubierta de audio. Uno o más de estos dispositivos de salida pueden acoplarse directamente al suministro de energía 197 para que cuando se activan, permanezcan por una duración dictada por un mecanismo de notificación incluso aunque el procesador 189 y otros componentes pueden cerrarse para conservar energía. Por ejemplo, un LED puede permanecer (mientras está disponible alguna energía) hasta que el usuario toma acción. Otros pueden configurarse para apagar cuando el resto del sistema lo hace o en alguna duración finita después de activación.
DISPOSITIVO DE MEMORIA HÍBRIDA CON INTERFASE INDIVIDUAL Varios aspectos de la tecnología aquí descrita generalmente se dictan hacia expandir una memoria de un dispositivo de cómputo (tal como el dispositivo 188) con respecto a obtener cantidades relativamente grandes de memoria volátil y no volátil en el dispositivo de cómputo, sin requerir cambios a una arquitectura física existente de ese dispositivo de cómputo. En general, la descripción aquí proporciona ejemplos de incorporar memoria flash NAND en un dispositivo basado en SDRAM al agregar o sustituir un dispositivo de memoria híbrida (por ejemplo, que comprende uno o más chips) que contiene SDRAM y la flash NAND, en donde el dispositivo de memoria híbrida tiene la misma interfase (que incluye pastillaje, protocolo de voltaje, y protocolos de acceso) como un componente SDRAM convencional. Sin embargo, como se entenderá, estos aspectos y conceptos aplican a cualquier tipo o tipos de memoria volátil y/o no volátil, por ejemplo, varios tipos de DRAM (por ejemplo, EDO) pueden utilizarse en lugar de SDRAM, DRAM o SDRAM pueden incorporarse inversamente en un dispositivo a base de flash, memoria flash basada en OR puede mezclarse con SDRAM y/o con flash a base de NAND, RAM estática (SDRAM) u otros tipos de RAM puede ser uno de dos tipos de memoria, memoria más volátil puede agregarse en lugar de un dispositivo de memoria volátil existente, más memoria volátil puede agregarse en lugar de un dispositivo de memoria no volátil existente, y así sucesivamente. Se debe notar que incorporar diferentes tipos de memoria en un dispositivo de memoria híbrida (con una interfase que ordinariamente corresponde a un tipo original de memoria para un diseño dado) típicamente agrega memoria total a un dispositivo, pero no necesariamente aumenta (y si se desea por el diseñador puede disminuir) la cantidad del tipo original de memoria y/o la cantidad total de memoria. Además, como se entenderá, los conceptos aquí descritos no se limitan a lo que se consideran dispositivos de cómputo convencionales (por ejemplo, escritorio, cuaderno, laptop, sistemas de computadora a base tableta, asistentes digitales personales, computadoras personales con tamaño para bolsillo, o similares), pero en lugar esto pueden utilizarse en cualquier dispositivo que tiene una necesidad de almacenar datos en memoria volátil o no volátil, que incluye teléfonos móviles, cajas de tv por cable, discos duros híbridos, aparatos de televisión, controles remotos, dispositivos audiovisuales, aparatos eléctricos, aparatos domésticos y así sucesivamente. Cada uno de estos dispositivos puede agregar memoria no volátil a un diseño de memoria volátil, o viceversa, o aumentar memoria, sin rediseños de hardware costosos y riesgosos. De esa forma, por ejemplo, un dispositivo con memoria volátil tal como un teléfono móvil ahora puede tener grandes cantidades de almacenamiento no volátil incluidas en el tal como programas de almacenamiento, música, imágenes, y así sucesivamente, simplemente o reemplazar un chip de memoria (o múltiples chips de memoria), y actualizar algún firmware para trabajar con el almacenamiento no volátil, como se describió más adelante. Como tal, la presente invención no se limita a los ejemplos, estructuras o funcionalidad aquí descritas. En lugar de esto, cualquiera de los ejemplos, estructuras o funcionalidades aquí descritas son no limitantes, y la presente invención puede utilizar varias formas que proporcionan beneficios y ventajas en almacenamiento de cómputo y datos en general. Cambiando a la Figura 2 de los dibujos, se muestra un concepto de ejemplo general de un dispositivo de memoria híbrida 202 que incluye memoria volátil 204 (por ejemplo, SDRAM) y memoria no volátil 206 (por ejemplo, flash NAND). Un controlador 208 contiene lógica que determina cuál de las memoria 204 ó 206 accede, basándose en direcciones y comandos, por ejemplo, originados en firmware/software y dirigidos a través de una CPU. Como se representa en la Figura 2, el controlador 208 puede incluir o de otra forma asociarse con un grupo de memoria intermedia 210 que comprende una o más memorias intermedias, que en una implementación se utilizan para propósitos de coincidencia de velocidad. Por ejemplo, en la SDRAM presente que es significativamente más rápida que la flash, y de esa forma un chip de memoria híbrida que tiene una ¡nterfase que aparece para los componentes externos que es un dispositivo SDRAM necesita guardar en memoria intermedia datos en el grupo de memoria intermedia 210 (por ejemplo, SDRAM, DRAM o SDRAM) con el fin de cumplir con el protocolo de SDRAM con respecto a velocidad y requerimientos de salida, que incluyen requerimientos de modo de explosión. De esa forma, el grupo de memoria intermedia 210 típicamente comprende memoria tal como SDRAM o RAM estática (SDRAM) que es al menos tan rápida como un chip SDRAM dado y su protocolo requiere, de otra forma el dispositivo híbrido que hay momentos parece para los componentes externos ser memoria mala. Se debe notar que un dispositivo de memoria híbrida que agregó memoria rápida (por ejemplo, SDRAM) a una interfase más lenta (por ejemplo, flash) no necesariamente necesitará tal memoria intermedia.
La Figura 3A muestra un concepto ilustrativo de cómo un dispositivo de memoria híbrida 302A generalmente opera, en donde una memoria flash 306 se distribuye como algún número de bloques (por ejemplo, bloques F-1 a F-n) y se accede a través de una inferíase SDRAM. El dispositivo de memoria híbrida 302A también incluye un dispositivo SDRAM 304. Como se describe más adelante, un controlador en chip 308A (por ejemplo, que corresponde al controlador 208 de la Figura 2) determina que sección de SDRAM 304 o flash acceder con respecto a una dirección actual originada en la CPU 389. En general, el controlador 308A recibe comandos, datos y direcciones desde la CPU 389 que se ingresan de acuerdo con un protocolo SDRAM convencional. Se debe notar que la CPU no se requiere que conozca nada sobre los diferentes tipos de memoria en el chip híbrido, y opera como normal en su conductor común a base de SDRAM existente. En la Figura 3A, el controlador 308 incluye lógica que puede detectar direcciones enviadas a las líneas de dirección SDRAM de dispositivo híbrido que son parte de su interfase. Algunas de las direcciones en la escala de dirección dirigible corresponden a SDRAM, y para esas direcciones, el controlador 308A permite a las direcciones, comandos y datos controlarse por el dispositivo SDRAM 304 (por ejemplo, dirige los unos y ceros equivalentes o no deshabilita el dispositivo de ver los unos y ceros). Como un resultado para esas direcciones el dispositivo híbrido actúa como un dispositivo SDRAM convencional.
Ciertas direcciones en la escala dirigible, sin embargo, (típicamente que comprenden una escala contigua denominada como un bloque designado 320) se conocen para el controlador 308 para asociarse con la flash, y esencialmente actúan como una ventana en la memoria flash 306. Por ejemplo, el bloque designado puede corresponder al tamaño de bloque flash, por ejemplo, 128 KB en un tipo de dispositivo flash. Cuando las direcciones están dentro del bloque designado 320 se transfieren, el dispositivo SDRAM 304 se deshabilita (actúa real o efectivamente) por el controlador 308. El controlador 308 más bien envía comandos al dispositivo de memoria flash 306, o controla el flujo de datos de lectura y escritura al dispositivo de memoria flash 306. Dependiendo del diseño, el controlador 308 puede deshabilita de componente SDRAM 304 al cambiar una línea de entrada de dispositivo apropiada (por ejemplo, habilitar chip) del dispositivo 304 para deshabilitar, al no dirigir direcciones recibidas al dispositivo 304, y/o al dirigir las direcciones (por ejemplo, si se necesita renovar) pero no permitir escrituras de datos o regresar cualquiera de los datos para una lectura. Se debe notar que la cantidad de flash 306 no se limita al tamaño del bloque designado 320; en lugar de esto pueden haber múltiples bloques flash (u otras distribuciones de memoria flash), con el controlador 308 que accede a cada bloque o similares de acuerdo con una información de delineado adicional que identifica que parte (por ejemplo, bloque) de la flash total 306 se va a acceder. Esta información de delineado adicional puede escribirse a otras ubicaciones de memoria conocidas para de controlador 308, por ejemplo, en el extremo alto de la memoria dirigible, (o posiblemente como un suplemento al bloque designado). El firmware 330, ya presente en esencialmente todos los dispositivos de cómputo, puede actualizarse para leer y escribir esta información de acuerdo con un protocolo adecuado a través de la CPU 389, (como se representa en la Figura 3A por las líneas punteadas del firmware 330 a través de la CPU 389 al controlador 308A; en esta forma, los comandos, datos e información de estado 332 puede comunicarse entre el firmware de dispositivo 330 (y/u otro código solicitante, denominado aquí como el firmware 330 para simplicidad) y el dispositivo de memoria híbrida 302A. La Figura 3B es una representación de un concepto similar al de la Figura 3A, excepto que en la Figura 3B el controlador alternativo 308B puede tener múltiples memorias intermedias 310-1 y 310-2 que corresponden a múltiples ventanas 320A y 320B, separadamente delineadas a múltiples bloques flash (por ejemplo, actualmente bloque flash A1 y bloque flash B0 en la Figura 3B). Como se puede apreciar, mientras sólo dos de tales accesos paralelos (y de esa forma más rápido) a los dispositivos de memoria flash se conocen en la Figura 3B, puede utilizarse cualquier número práctico. A manera de ejemplo de cómo el controlador delinea la ventana (Figura 3A) o ventanas (Figura 3B) a la sección correcta o secciones de flash, la Figura 4 muestra una escala de dirección linealmente representada 440 que corresponde a la escala de un dispositivo SDRAM convencional, que en este ejemplo es 4 Mpalabras por 16 bits. Para propósitos de simplicidad, el delineado se describirá con respecto al bloque designado individual 320 de la Figura 3A, sin embargo puede entenderse fácilmente que el delineado separado puede realizarse esencialmente de la misma forma. En el ejemplo de la Figura 4, los últimos dos bloques que corresponden al espacio de dirección SDRAM se utilizan por el controlador 308 y firmware 330 como un canal de comando 444 y canal de datos 442 al dispositivo de memoria flash 306. El delineado y otra información 332 (Figura 3) en estos bloques 442 y 444 pueden leerse y escribirse por el controlador 308 a través de cualquier protocolo adecuado entendido por el controlador 308 y la fuente de de esa información adicional (por ejemplo, código de firmware 330). De esa forma, al acceder a la información adicional 332 (ó 333 en la Figura 3B) en el controlador 308, por ejemplo, al menos dos bloques de palabra de 1 kiloByte, comando y rutas de datos para comunicarse con el dispositivo flash 306 se establecen. Otra información también puede estar en estos espacios. Por ejemplo, el firmware de dispositivo 330 puede utilizar esta sección de memoria para emplear un protocolo de arranque por el cual el firmware 330 puede determinarse al dispositivo de memoria es verdaderamente un dispositivo híbrido, debido en general al dispositivo de memoria híbrida 302A de la Figura 3 de otra forma será indistinguible de un dispositivo SDRAM convencional. Otros datos posibles comunicados a través de estos bloques, por ejemplo, pueden informar al controlador 308A en donde el bloque designado 320 (o bloques en la Figura 3B) se localiza dentro de la memoria dirigible; por ejemplo, de esta forma, los bloques designados pueden moverse, incluyendo dinámicamente si se desea. Cambiando a una explicación de la operación de un dispositivo de memoria híbrida ilustrativo, un protocolo de comando adecuado comprende un protocolo en serie utilizado para transferir bloque de dirección e información de comando (por ejemplo, 332 en la Figura 3A) para el dispositivo flash. Se debe notar que debido a que el controlador 308A es responsable de traducción del comando e información de dirección, el protocolo es configurable para acceder a diferentes tipos de' dispositivos flash; por ejemplo, un tipo de dispositivo NAND utiliza una interfase ÑOR SRAM, con lo cual la lógica de control accede a los bloques de datos, que entonces se ponen en serie para adecuarse al protocolo de entrega de datos SDRAM. Los datos de escritura para la memoria flash 306 de forma similar se convertirán por el controlador 308A como se requiera por el protocolo flash, por ejemplo, 2KB se escriben en un momento para uno de tal dispositivo flash. Como se apreciará fácilmente, debido a que SDRAM actualmente está en uno o más órdenes de magnitud más rápido que flash, el protocolo incluye una forma para el controlador 308A señala el firmware 330 cuando una solicitud de lectura o escritura flash está ocupada y cuando está lista la solicitud. Un registro de estado en la ubicación 332 puede utilizarse. Por ejemplo, el firmware 330 envía un comando de lectura o escritura a través del bloque de comando 332; el estado, que puede ser un bit que es parte del comando, se establece por el controlador al recibir una solicitud flash a cero para indicar ocupado. Se debe notar que el controlador 308A no necesita cambiar el estado a ocupado si está en una solicitud de lectura el controlador 308A sabe que el bloque designado ya contiene los datos correctos para el delineado actual. En una situación típica, el controlador 308A establece el estado a ocupado y para una lectura, y comienza a llenar la memoria intermedia 310 con los datos solicitados. Cuando la memoria intermedia contiene los datos correctos, (que pueden ser más solicitados en anticipación de una solicitud de lectura subsecuente), el controlador 308A alterna el estado a listo. El firmware 330, que consulta el estado desde que envía la solicitud, entonces sabe que pueden utilizarse los datos solicitados, que el controlador 308A entonces saca de la memoria intermedia 310. Por ejemplo, de acuerdo con el protocolo SDRAM, el controlador sacará un grupo individual de datos (por ejemplo, byte) para la dirección solicitada si se solicita una salida individual, o una salida de explosión cronometrada de múltiples grupos de datos que inician con esa dirección, con el número de salida de grupos que corresponde al modo de explosión actual. Se debe notar que el modo de explosión actual puede establecerse a través de una configuración por cable, que incluye una configuración que indica que el modo de explosión se controla suavemente; en cualquier caso el modo se conoce para el controlador 308A través de las líneas de configuración equivalentes a SDRAM y/o un comando (para explosión controlada suave). Las escrituras se controlan similarmente, con los datos en el bloque designado copiados por el controlador 308A en la memoria intermedia 310, mientras el controlador proporciona una señal ocupada que se consulta por el firmware hasta que la solicitud de escritura realmente se completa por escritura al flash más lento. Como con una solicitud de lectura, para una solicitud de escritura el dispositivo de memoria híbrida 302A parece para la CPU 389 que opera en las velocidades de SDRAM correctas, y la CPU está inconsciente de cualquier consulta de estado que va entre el firmware 330 y el controlador 308A a través del protocolo, la memoria sincrónica de esa forma opera apropiadamente desde la perspectiva de la CPU, pero realmente opera asincrónicamente desde la perspectiva de la entidad solicitante. De esa forma, al agregar un controlador de memoria a un dispositivo de memoria híbrida que comprende SDRAM y flash con una interfase SDRAM estándar, la memoria flash se reviste en el espacio de dirección SDRAM. Un protocolo de comando (por ejemplo, en serie) se utiliza para manejar el delineado de los bloques/páginas flash al espacio de dirección SDRAM. Esto permite que un paquete de chips múltiples compatible de un broche individual reemplace el dispositivo SDRAM existente en cualquier dispositivo de cómputo que desea proporcionar almacenamiento flash, incluso hacerlo sólo con firmware cambia al dispositivo. Por ejemplo, la memoria intermedia de una unidad de disco convencional puede reemplazase con el almacenamiento flash que puede utilizarse con nuevo firmware para mejorar unidades existentes a unidades híbridas. Ejemplos adicionales incluyen agregar almacenamiento no volátil a un diseño de caja de tv por cable, o un diseño de teléfono móvil que se diseñó con almacenamiento masivo sin construcción al momento, pero ahora es deseable, por ejemplo, debido a alguna nueva aplicación o modelo de negocio. A manera de ejemplo de una arquitectura específica, las Figuras 5 y 6 demuestran el uso de SDRAM real y dispositivos flash NAND, con la interfase y componentes internos configurados para un protocolo de voltaje SDRAM ilustrativo y protocolo de acceso SDRAM, con lo cual sólo son necesarios cambios de software (por ejemplo, en firmware de dispositivo) para ahora hacer uso de la memoria no volátil en el paquete. Sin embargo, se entiende que esencialmente cualquier dispositivo con características de dirección definidas pueden utilizarse. Se debe notar que la arquitectura en las Figuras 5 y 6 muestran el uso de rutas de datos de 16 bits, que es una aplicación común, aunque como puede apreciarse fácilmente, otros anchos de ruta de datos trabajan de la misma forma. En este ejemplo, se describe un paquete de chips múltiples que puede reemplazarse físicamente por el chip SDRAM en un dispositivo de cómputo, que incluso incorpora tanto memoria SDRAM volátil como memoria flash NAND no volátil.
El dispositivo SDRAM 504 representado en la Figura 5 comprende un dispositivo de modo de explosión (por ejemplo, un dispositivo MT48LC4M16A2 Micron®) que soporta un byte, dos bytes, ochos bytes, o transferencias de página, y por ejemplo, pueden utilizarse en el dispositivo de memoria híbrida 602 (Figura 6) que incluye dos Gigabytes de flash NAND 606. Como se representó en la arquitectura ilustrativa para el dispositivo SDRAM de la Figura 5, como con un dispositivo SDRAM convencional, el dispositivo de memoria híbrida acepta RAS/CAS (estroboscopio de acceso de fila bien conocido y estroboscopio de acceso de columna) señala las líneas de dirección (por ejemplo, A0-A11, BA0-BA1), y para otras lecturas o escrituras de byte individuales, escribe o lee datos secuencialmente desde direcciones de inicio RAS/CAS. Se debe notar que el dispositivo de cómputo que utiliza este tipo de memoria guarda en memoria intermedia datos accedidos en serie, que típicamente se hace por la memoria cache a bordo en muchos dispositivos de cómputo. Debido a que los datos se proporcionan en serie basándose en una dirección de inicio, el controlador de memoria (latencia relativamente baja) 308 entre el huésped (por ejemplo, CPU) y SDRAM 504 es capaz de detectar las direcciones que se envían al chip. Al detectar escalas de dirección particulares, el CE# (habilitado) para la interfase SDRAM puede utilizarse para colocar el dispositivo 504 en un ciclo de renovación, con datos proporcionados por otra fuente.
En la Figura 5, la lógica de control del controlador 308 detecta direcciones enviadas al SDRAM Como se describió anteriormente, cuando las direcciones dentro del bloque designado se transfieren, el controlador sabe que las solicitudes para la flash; se debe notar en esta arquitectura ilustrativa, que el dispositivo SDRAM se deshabilita al prevenir que CE# pase al dispositivo. La lógica de control del controlador entonces puede enviar comandos a dispositivo flash 606, o a través de control de lógica de transferencia de datos del flujo de datos de lectura y escritura al dispositivo flash. Se debe notar que la corriente de comando al dispositivo SDRAM no se interrumpe, y que el inicio del dispositivo de paquete de chips múltiples requiere solamente que la lógica de control detecte el modo de explosión operativo para SDRAM para entender las explosiones de datos para utilizarse cuando se transfieren datos de flash al conductor común de datos de memoria. De esa forma, en esta arquitectura en la cual las direcciones se envían a SDRAM a través de transferencias de RAS/CAS en un conductor común de dirección separado, al detectar ciclos de RAS/CAS en la lógica de control, los comandos y datos son capaces de transferirse hacia y desde flash 606 como se apropiado. Un protocolo en serie de escrituras al bloque de comando para la flash 606 permite el protocolo para que se pueda soportar el dispositivo flash. El dispositivo flash representado en la Figura 6 (por ejemplo, un dispositivo de Micron® MP29F2G16AABWP) tiene un conductor común multiplexado, con lo cual y/o de datos, direcciones, y comandos comparten los mismos brotes. Se debe notar que broches y/o l/O [15:8] se utilizan sólo para datos en la configuración x16, con direcciones y comandos proporcionados en l/O [7:0]. La secuencia de comando normalmente incluye un ciclo de cerrojo de comando, un ciclo de cerrojo de dirección, y un ciclo de datos, ya sea lectura o escritura. Las señales de control CE#, WE#, RE#, CLE, ALE y dispositivo flash de control WP# leen y escriben operaciones. Se debe notar que en una flash es diferente, por ejemplo, un dispositivo de micrón® GbMT29F8G08FAB, CE# y CE2# cada uno controla distribuciones de 4 GB independientes. CE2# funciona igual que CE# para su propio orden, y operaciones descritas para CE# también aplican a CE2#. CE# se utiliza para habilitar el dispositivo. Cuando CE# es bajo y el dispositivo no está en el estado ocupado, la memoria flash aceptará comando, datos, e información de dirección. Cuando el dispositivo no realiza una operación, el broche CE# típicamente se conduce alto y el dispositivo ingresa al modo de pausa. La memoria ingresará al modo de pausa si CE# va alto mientras los datos se transfieren y el dispositivo no está ocupado. Esto ayuda a reducir el consumo de energía. La operación de CE# "no importa" permite a la flash NAND recibir en el mismo conductor común de memoria asincrónico que otra flash o dispositivos SDRAM. Otros dispositivos en el conductor común de memoria entonces pueden accederse mientras la flash NAND está ocupada con operaciones internas. Esta capacidad es para diseños que requieren múltiples dispositivos NAND en el mismo conductor común, por ejemplo, un dispositivo puede programarse mientras otro se lee. Una señal ALTA CLE indica que un ciclo común toma lugar. Una señal ALTA ALE significa que un ciclo de entrada de dirección ocurre. Los comandos se escriben al registro de comando en el borde de elevación de WE# cuando CE# y ALE son BAJO, y CLE salto y el dispositivo no está ocupado. Las excepciones para esto son el estado de lectura y comandos de restablecimiento. Con este componente particular, los comandos se transfieren al registro de comando en el borde de elevación WE#; los comandos se ingresan en líneas y/o [7:0] solamente. Para dispositivos con una interfase x16, las líneas l/O [15:8] necesita describirse con ceros cuando admiten un comando. Las direcciones se escriben al registro de dirección en el borde de elevación de WE# cuando CE# y CLE son bajos, y ALE es alto y el dispositivo no está ocupado. Las direcciones se ingresan en l/O [7:0] solamente, para dispositivos con una interfase x16, l/O [15:8] necesita escribirse con ceros cuando admite una dirección. Generalmente todos los cinco ciclos de dirección se escriben al dispositivo. Una excepción a esto es el comando de borradura de bloque, que requiere solamente tres ciclos de dirección. El dispositivo flash aquí ejem lificado es un dispositivo multiplexado, con lo cual la dirección, comandos y datos fluyen a través de una interfase de 16 bits simples en una forma en serie. La Figura 7 ejemplifica la naturaleza en serie del comando de dirección y protocolo de transferencia de datos que registran el tiempo al dispositivo flash ejemplificado. Se debe notar que la dirección, comandos y datos se envían desde la interfase SDRAM (que no se multiplexa) al escribir secuencialmente a los bloques de comando y datos. Como se describió anteriormente, al detectar escrituras al bloque de comando en el espacio de dirección de SDRAM, los datos requeridos pueden transfiriese al dispositivo flash por el controlador 508. La transferencia de dirección mostrada anteriormente puede expandirse para mostrar la transferencia de información de dirección al dispositivo flash. También descrita anteriormente, la información de dirección para la memoria flash se transfiere al realizar múltiples escrituras a la dirección de bloque de comando en SDRAM. Los datos SDRAM en esta área no están disponibles, ya que el dispositivo debe de seleccionarse para estas escrituras. En esta forma en serie los datos de dirección y la información de comando pueden escribirse y leerse desde el dispositivo flash. La lógica de control además ¡mplementa protocolos de control como se describió anteriormente, por ejemplo, para permitir que el dispositivo flash se aisle de las consideraciones de velocidad de dispositivo SDRAM. Por ejemplo, al guardar en memoria intermedia el estado del dispositivo flash en la lógica de control, respuestas de comando adicionales que indican estado ocupado y de ejecución pueden agregarse al protocolo en serie. Los datos y estados regresados para el dispositivo flash se guardan en memoria intermedia en un bloque pequeño de SDRAM en la lógica de transferencia de datos, para que las velocidades de lectura y escritura para flash coincidan con SDRAM. Un ejemplo típico de transferencia en serie al dispositivo flash se representa en la Figura 8, lo que representa lecturas y escrituras ilustrativas por el firmware 330 al espacio de dirección SDRAM 332 (Figura 3) que se conserva para controlar el flash 306. En general, el firmware envía un comando de flash en el paso 802 al escribir un comando INACTIVO al espacio de dirección 332 que detecta el controlador. En el paso 804, el firmware envía a una solicitud de dirección de bloque de flash, que comprende cinco escrituras de dirección que indican que bloque utilizar y que dirección, junto con un comando de escritura al espacio de dirección de comando. El controlador entonces tiene la información que necesita realizar la escritura. En cada uno de los pasos 806 y 808, el firmware 330 consulta el estado al emitir un comando de escritura en una lectura de explosión, que gira a través del paso 810 hasta que se detecte el estado listo, y se envía la explosión de lectura flash (paso 812). En una implementación alternativa, un protocolo a base de registro proporciona acceso a flash al cargar una serie de registros, que incluyen escribir un registro con un grupo de palabra ocupada para iniciar la ejecución del comando. Esto permite una escritura de página individual iniciar la escritura o búsqueda de bloque o bloques de flash. En esta alternativa, la palabra ocupado se cambia por el controlador cuando el comando se completa. Los comandos soportados incluyen dirección/bloque de búsqueda (o escala dirección de búsqueda), dirección/bloque de escritura (o escala de dirección de escritura), y eliminar dirección/bloque (o eliminar escala de dirección). Además, debido a que el controlador incluye lógica, el controlador puede realizar manejo flash. Por ejemplo, el flash se desgasta después de algún número de lecturas y escrituras, y de esa forma el controlador puede volver a delinear el acceso para balancear el uso de los varios bloques disponibles de flash, denominados como nivel de desgaste. La lógica de controlador también puede realizar detección y corrección de error, y realizar mal manejo de bloque al remover lógicamente bloques malos conocidos de ser disponibles. La Figura 9 es una representación ilustrativa de un módulo de memoria en línea doble (DIMM) 902, que ejemplifica cómo puede agregarse flash a memoria de sistema de computadora personal convencional. Los chips de flash físicos pueden estar en el mismo lado que los chips SDRAM, en el lado opuesto, o ambos. El controlador puede estar en el DIMM por sí mismo, o alternativamente puede ser externo este, con la capacidad de deshabilitar SDRAM y sustituir datos flash como se desee. Cuando la computadora personal de enciende, el BIOS (firmware) prueba la presencia de la memoria DIMM híbrida y si está presente, carga al menos alguna memoria SDRAM (su código) de flash. La presencia de la memoria flash no volátil permite inicio u operaciones de resumen de los datos almacenados en flash. Por ejemplo, los datos se acceden desde la memoria cache de CPU que se delinea a bloques de memoria y resuelve desde cualquier SDRAM o flash su flash suficiente está presente, el SDRAM completo puede conservarse para propósitos de hibernación, o el sistema operativo completo cargarse, sin necesitar acceder a dispositivos periféricos tal como una unidad de disco duro. Mientras la invención es susceptible a varias modificaciones y construcciones alternativas, ciertas modalidades ilustradas de la misma se muestran en los dibujos y se describieron anteriormente en detalle. Se debe entender, sin embargo, que no hay intención de limitar la invención a las formas específicas descritas, si no por el contrario, la intención es cubrir todas tales modificaciones, construcciones alternativas, y equivalentes que caen dentro del espíritu y alcance de la invención.

Claims (1)

  1. REIVINDICACIONES 1. - En un dispositivo de memoria, un método que comprende: recibir, en un controlador, comandos, direcciones y datos en el dispositivo de memoria a través de una interfase definida para un primer tipo de memoria asociada con el dispositivo de memoria; determinar en el controlador si la información recibida en el dispositivo de memoria corresponde a un segundo tipo de memoria asociado con el dispositivo de memoria, y si es así, sacar señales al segundo tipo de memoria para comunicarse al menos con un comando al segundo tipo de memoria y/o realizar al menos una operación de entrada/salida (l/O) de datos en el segundo tipo de memoria. 2. - El método de acuerdo con la reivindicación 1, que además comprende, cuando la información recibida corresponde al segundo tipo de memoria, deshabilitar el primer tipo de memoria. 3. - El método de acuerdo con la reivindicación 1, que además comprende, cuando la información recibida corresponde al segundo tipo de memoria, sacar una indicación ocupada, realizando una operación de l/O de datos en el segundo tipo de memoria, y sacar una indicación lista cuando la operación l/O de datos está completa. 4. - El método de acuerdo con la reivindicación 1, que además comprende, cuando la información recibida corresponde al segundo tipo de memoria, acceder información de comando y/o datos que dirigen la información a otro grupo de una o más ubicaciones del dispositivo de memoria. 5. - El método de acuerdo con la reivindicación 4, en donde la información recibida corresponde a información de dirección de datos, y que además comprende leer información de dirección de datos para delinear una dirección recibida a una sección entre una pluralidad de secciones posibles del segundo tipo de memoria. 6. - En un dispositivo de memoria, un sistema que comprende: un primer tipo de memoria; una interfase que corresponde al primer tipo de memoria para que el dispositivo de memoria opere con el protocolo de acceso del primer tipo de memoria; un segundo tipo de memoria; y un controlador que se acopla a la interfase, al primer tipo de memoria y al segundo tipo de memoria, en el cual se basa en información recibida en la interfase, el controlador determina si otra información recibida a través de la interfase aplica al primer tipo de memoria o segundo tipo de memoria. 7. - El sistema de acuerdo con la reivindicación 6, en donde el primer tipo de memoria comprende memoria volátil, el segundo tipo de memoria comprende memoria no volátil, y en donde al menos parte de la información recibida en la interfase por la cual el controlador determina si la información relacionada recibida a través de la interfase aplica al primer tipo de memoria o al segundo tipo de memoria se recibe en una dirección de memoria que corresponde al primer tipo de memoria. 8. - El sistema de acuerdo con la reivindicación 7, en donde la memoria volátil comprende memoria de tipo SDRAM o tipo DRAM, y en donde la dirección de memoria y la información relacionada recibida a través de la interfase comprende estroboscopio de acceso de fila, estroboscopio de acceso de columna e información de control. 9. - El sistema de acuerdo con la reivindicación 7, en donde la memoria no volátil comprende memoria flash, y que además comprende una memoria intermedia asociada con el controlador para guardar en memoria intermedia operaciones de l/O de datos realizadas con la memoria flash. 10. - El sistema de acuerdo con la reivindicación 9, que además comprende un indicador de estado, en donde el controlador señala a través del indicador de estado si una operación de l/O de datos está ocupada o completa. 11. - El sistema de acuerdo con la reivindicación 6, en donde el dispositivo de memoria se incorpora en un módulo de memoria en línea doble. 12. - El sistema de acuerdo con la reivindicación 6, en donde controlador además incluye medios para manejo de memoria. 13. - El sistema de acuerdo con la reivindicación 6, en donde el controlador accede información de comando y/o información de dirección de datos en un grupo de una o más ubicaciones que corresponden al primer tipo de memoria. 14.- En un dispositivo de cómputo, un sistema que comprende: un dispositivo de memoria híbrida que incluye una interfase que corresponde a primer tipo de memoria, un segundo tipo de memoria y un controlador; y un componente que inicia comandos al controlador a través de la interfase, que incluye al escribir datos relacionados con comando a una o más direcciones del primer tipo de memoria, que incluye al menos un comando dirigido hacia una operación de entrada/salida de datos en el segundo tipo de memoria. 15. - El sistema de acuerdo con la reivindicación 14, en donde el controlador señala al componente con información de estado de una operación de entrada/salida de datos del segundo tipo de memoria al escribir datos relacionados con estado a una o más direcciones del primer tipo de memoria. 16. - El sistema de acuerdo con la reivindicación 14, en donde el componente comprende código que se ejecuta en firmware del dispositivo de cómputo. 17. - El sistema de acuerdo con la reivindicación 14, en donde el primer tipo de memoria corresponde a memoria volátil, y el segundo tipo de memoria comprende memoria no volátil, con datos dirigidos a cierta ubicación en el primer tipo de memoria que se controla por el controlador para acceder al segundo tipo de memoria. 18. - El sistema acuerdo con la reivindicación 14, que además comprende una memoria intermedia asociada con el controlador para guardar en memoria intermedia operaciones l/O de datos realizadas con el segundo tipo de memoria.
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