KR20220029914A - 펄스 진폭 변조 기반 데이터 스트로브 신호를 생성하는 메모리 장치, 메모리 컨트롤러 및 이들을 포함하는 메모리 시스템 - Google Patents

펄스 진폭 변조 기반 데이터 스트로브 신호를 생성하는 메모리 장치, 메모리 컨트롤러 및 이들을 포함하는 메모리 시스템 Download PDF

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KR20220029914A
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박재우
손영훈
최영돈
최정환
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Abstract

본 개시의 예시적 실시예에 따른 메모리 장치는, 메모리 셀 어레이 및 상기 메모리 셀 어레이로부터 리드된 데이터를 포함하는 데이터 신호(이하, DQ 신호) 및 PAMn(n-level Pulse Amplitude Modulation)(단, n은 4 이상의 정수)에 기반되어 상기 메모리 장치의 동작 조건에 부합하는 토글 패턴(toggle pattern)을 포함하는 데이터 스트로브 신호(이하, DQS 신호)를 출력하도록 구성된 데이터 입출력 회로를 포함한다.

Description

펄스 진폭 변조 기반 데이터 스트로브 신호를 생성하는 메모리 장치, 메모리 컨트롤러 및 이들을 포함하는 메모리 시스템{A MEMORY DEVICE, A MEMORY CONTROLLER AND MEMORY SYSTEM INCLUDING THEM FOR GENERATING DATA STROBE SIGNAL BASED ON PULSE AMPLITUDE MODULATION }
본 개시의 기술적 사상은 메모리 장치에 관한 것으로, 더욱 상세하게는, 펄스 진폭 변조 기반 데이터 스트로브 신호를 생성하는 메모리 장치, 메모리 컨트롤러 및 이들을 포함하는 메모리 시스템에 관한 것이다.
모바일 장치의 급속한 공급과 인터넷 접속량의 급격한 증가에 따라 고용량 및 고속 데이터 전송에 대한 요구가 날로 증가하고 있다. 하지만, NRZ(Non-Return to Zero) 타입의 인코딩을 기반으로 하는 신호 변조 방식으로는 이러한 고용량 및 고속의 데이터 전송 요구를 만족시키기 어려운 실정이다. 최근에는 펄스 진폭 변조(Pulse Amplitude Modulation; PAM) 방식이 고용량과 고속 데이터 전송을 위한 신호 방식의 대안으로 활발하게 연구되고 있다. 메모리 시스템에서도 고용량의 데이터를 저장하고, 데이터 요청에 응답하여 고속의 데이터 전송을 위한 기술이 요구되며, 메모리 시스템에 특성에 적합한 데이터 전송 관련 기술이 연구되고 있다. 한편, 고속의 데이터 전송의 안정성을 위해 데이터 신호와 함께 송수신되는 데이터 스트로브 신호에 대한 송수신 기술도 연구되고 있다.
본 개시의 기술적 사상이 해결하려는 과제는 메모리 시스템에서의 데이터 스트로브 신호 송수신에 대하여 펄스 진폭 변조 방식을 적용하고, 동작 조건에 따라 데이터 스트로브 신호에 포함된 토글 패턴을 달리함으로써, 수신측의 데이터의 신뢰성을 개선하기 위한 메모리 장치, 메모리 컨트롤러 및 이들을 포함하는 메모리 시스템을 제공하는데에 있다.
본 개시의 예시적 실시예에 따른 메모리 장치는, 메모리 셀 어레이 및 상기 메모리 셀 어레이로부터 리드된 데이터를 포함하는 데이터 신호(이하, DQ 신호) 및 PAMn(n-level Pulse Amplitude Modulation)(단, n은 4 이상의 정수)에 기반되어 상기 메모리 장치의 동작 조건에 부합하는 토글 패턴(toggle pattern)을 포함하는 데이터 스트로브 신호(이하, DQS 신호)를 출력하도록 구성된 데이터 입출력 회로를 포함한다.
본 개시의 예시적 실시예에 따른 메모리 시스템에 있어서, 메모리 셀 어레이를 포함하도록 구성된 메모리 장치 및 상기 메모리 장치의 메모리 동작을 제어하도록 구성된 메모리 컨트롤러를 포함하고, 상기 메모리 장치와 상기 메모리 컨트롤러는, PAMn(n-level Pulse Amplitude Modulation)(단, n은 4 이상의 정수)에 기반되어 상기 메모리 시스템의 동작 조건에 따라 상이한 토글 패턴(toggle pattern)을 포함하는 데이터 스트로브 신호(이하, DQS 신호)를 상호 송수신하도록 구성된 것을 특징으로 한다.
본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법은, 제1 동작 조건에 대응하는 제1 리드 커맨드를 수신하는 단계, 상기 제1 리드 커맨드에 응답하여, 제1 데이터 신호(이하, DQ 신호) 및, PAMn(n-level Pulse Amplitude Modulation)에 기반되고, 상기 제1 동작 조건에 부합하는, 제1 데이터 스트로브 신호(이하, DQS 신호)를 출력하는 단계, 상기 제1 동작 조건과 상이한 제2 동작 조건에 대응하는 제2 리드 커맨드를 수신하는 단계, 상기 제2 리드 커맨드에 응답하여, 제2 DQ 신호 및, 상기 PAMn에 기반되고, 상기 제2 동작 조건에 부합하는 제2 DQS 신호를 출력하는 단계를 포함하고, 상기 제1 DQS 신호는, 상기 제2 DQS 신호와 토글 패턴이 상이한 것을 특징으로 한다.
본 개시의 예시적 실시예에 따른 메모리 장치는 동작 조건에 부합하는 토글 패턴을 갖는 PAMn에 기반된 DQS 신호를 DQ 신호와 함께 출력함으로써, 수신 측에서의 DQ 신호의 신뢰성을 개선할 수 있는 효과가 있다.
본 개시의 예시적 실시예들에 따른 DQS 신호를 이용한 데이터 통신에서, DQS 신호의 토글 패턴이 변경될 때에, DQS 신호의 레벨 트랜지션 슬로프를 동적으로 조정함으로써, 개선된 데이터 신뢰성을 지속적으로 보장할 수 있는 효과가 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2a 내지 도 2c는 본 개시의 예시적 실시예에 따라 다양한 토글 패턴을 포함하는 DQS 신호를 설명하기 위한 도면이다.
도 3은 본 개시의 예시적 실시예에 따른 DQS 생성기를 나타내는 블록도이다.
도 4 내지 도 6은 PAM4에 기반된 DQS 신호를 생성하는 DQS 생성기를 구체적으로 설명하기 위한 도면이다.
도 7은 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 8은 본 개시의 예시적 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 9a 및 도 9b는 도 4의 드라이버의 예시적 구현예를 나타내는 회로도이다.
도 10은 본 개시의 예시적 실시예에 따른 DQS 신호의 레벨 트랜지션 슬로프를 조정하기 위한 드라이버를 나타내는 블록도이다.
도 11a 및 도 11b는 도 10의 드라이버의 동작을 설명하기 위한 도면이다.
도 12는 본 개시의 예시적 실시예에 따른 드라이버를 나타내는 블록도이다.
도 13은 도 12의 드라이버의 구체적인 동작을 설명하기 위한 도면이다.
도 14는 DQS 신호의 레벨 트랜지션 타이밍에 부합하도록 펄스 신호를 생성하는 드라이버의 구체적인 실시예를 나타내는 블록도이다.
도 15는 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 구조도이다.
도 16은 본 개시의 실시예에 따른 모바일 시스템을 나타내는 블록도이다.
도 17은 본 개시의 예시적 실시예에 따른 DQS 생성기를 포함하는 시스템들을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예들에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시예에 따른 메모리 시스템(10)을 나타내는 블록도이다. 하기의 실시예들에서는, 메모리 시스템(10)에 포함되는 메모리 장치(100)로서 휘발성 메모리에 해당하는 DRAM(Dynamic Random Access Memory)이 예시되나, 본 개시의 실시예들은 이에 국한되지 않는다. 예컨대, 메모리 장치(100)는 다른 종류의 휘발성 메모리가 적용될 수 있으며, 또는, 본 개시의 예시적 실시예들에 따른 메모리 장치는 저항성 메모리 장치나 플래시 메모리 장치 등의 불휘발성 메모리가 적용될 수도 있음은 분명하다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다. 메모리 장치(100)는 DQS 생성기(110) 및 송신기(120)를 포함할 수 있다.
메모리 컨트롤러(200)는 메모리 장치(100)의 전반적인 메모리 동작을 제어할 수 있다. 메모리 컨트롤러(200)는 클록 신호(CLK), 커맨드(CMD), 어드레스(ADDR), 데이터 스트로브 신호(DQS; 이하, DQS 신호로 지칭) 등의 제어 신호들 및 데이터 신호(DQ; 이하, DQ 신호)를 메모리 장치(100)로 전송할 수 있다.
메모리 장치(100)는 DQ 신호(DQ) 및 DQS 신호(DQS)를 메모리 컨트롤러(200)로 전송할 수 있다. 이하 서술될 본 개시의 기술적 사상은 메모리 컨트롤러(200)에도 적용될 수 있으며, 더 나아가, 메모리 시스템(10)뿐만 아니라, DQ 신호의 샘플링에 필요한 DQS 신호를 이용하는 다양한 장치 또는 시스템에 적용될 수 있다.
본 개시의 예시적 실시예에 따른 DQS 생성기(110)는 메모리 장치(100)의 동작 조건을 나타내는 동작 정보(OI) 및 시스템 클록(sys_CLK)을 기반으로 DQS 신호(DQS)를 생성할 수 있다. 일 예로서, 동작 정보(OI)는 메모리 장치(100)의 동작 주파수, 전력 상태, DQ 신호(DQ)의 패턴 중 적어도 하나를 포함할 수 있다. 동작 주파수는, 메모리 장치(100)가 메모리 동작을 수행할 때에, 동기되는 주파수일 수 있다. 전력 상태는 메모리 장치(100)로의 전력 공급 상태를 의미하며, 예를 들면, 메모리 장치(100)가 연결된 배터리의 잔량을 기반으로 전력 상태가 결정될 수 있다. 일부 실시예에서, DQ 신호(DQ)의 패턴은 PAMn(n(단, n은 4 이상의 정수)-level Pulse Amplitude Modulation)에 기반된 패턴에 해당될 수 있으며, 메모리 컨트롤러(200)로부터 리드 요청된 데이터에 따라 DQ 신호(DQ)는 다양한 패턴을 포함할 수 있다. 한편, 시스템 클록(sys_CLK)은 메모리 장치(100)의 동작 주파수에 부합할 수 있으며, 메모리 컨트롤러(200)로부터 수신되는 클록 신호(CLK)에 의해 결정될 수 있다.
예시적 실시예로, DQS 생성기(110)는 PAMn에 기반되어 메모리 장치(100)의 동작 조건에 부합하는 토글 패턴(toggle pattern)을 포함하는 DQS 신호(DQS)를 생성할 수 있다. DQS 신호(DQS)가 PAM4에 기반된 것을 가정하는 때에, DQS 신호(DQS)는 2-비트 데이터 '00', '01', '10', '11'에 각각 맵핑된 전압 레벨들로 구성된 토글 패턴을 포함할 수 있다. 일 예로, DQS 신호(DQS)는 4개의 전압 레벨들로 구성된 고정적인 토글 패턴 및 임의의 토글 패턴 중 어느 하나를 포함할 수 있다. 고정적인 토글 패턴은, 고정된 토글 로우 레벨과 고정된 토글 하이 레벨 사이에서 토글되는 패턴에 해당할 수 있다. 임의의 토글 패턴은, 고정된 토글 로우 레벨, 고정된 하이 레벨없이 3개 이상의 전압 레벨들을 포함하고, 전압 레벨들 사이에서 토글되는 패턴에 해당할 수 있다. 예시적 실시예로, 메모리 장치(100)의 동작 조건에 따라 고정적인 토글 패턴 및 임의의 토글 패턴 중 어느 하나가 결정될 수 있으며, 결정된 고정적인 토글 패턴 또는 결정된 임의의 토글 패턴에서, 메모리 장치(100)의 동작 조건에 따라 세부적인 토글 패턴이 결정될 수 있다. 이에 대한 구체적인 내용은 도 2a 내지 도 2c에서 서술한다.
송신기(120)는 DQS 생성기(110)로부터 DQS 신호(DQS)를 수신하고, DQS 신호(DQS)에 동기되어 메모리 셀 어레이(미도시)로부터 리드된 데이터가 포함된 DQ 신호(DQ)를 생성하여 메모리 컨트롤러(200)로 전송할 수 있다.
본 개시의 예시적 실시예에 따른 메모리 장치(100)는 동작 조건에 부합하는 토글 패턴을 갖는 PAMn에 기반된 DQS 신호(DQS)를 DQ 신호(DQ)와 함께 출력함으로써, 수신 측에서의 DQ 신호(DQ)의 신뢰성을 개선할 수 있는 효과가 있다.
도 2a 내지 도 2c는 본 개시의 예시적 실시예에 따라 다양한 토글 패턴을 포함하는 DQS 신호(DQS)를 설명하기 위한 도면이다. 도 2a 내지 도 2c에서는 4개의 레벨을 갖는 PAM4 에 기반된 DQS 신호(DQS)를 나타내고 있으나, 이는 이해의 편의를 위하여 전제된 예시적인 실시예로, 이에 국한되지 않으며, 8개 이상의 레벨을 갖는 PAMn에 기반된 DQS 신호(DQS)에도 본 개시의 기술적 사상이 적용될 수 있음은 충분히 이해될 것이다.
도 2a를 참조하면, DQS 신호는 고정적인 제1 토글 패턴을 포함할 수 있다. 먼저, DQS 신호의 가장 낮은 제1 레벨(V1)은 2-비트 데이터 '00'에 맵핑될 수 있으며, DQS 신호의 가장 높은 제4 레벨(V4)은 2-비트 데이터 '10'에 맵핑될 수 있다. DQS 신호의 중간 레벨들(V2, V3)은 2-비트 데이터 '01', '11'에 맵핑될 수 있다. 상술한 전압 레벨들(V1~V4)과 데이터의 맵핑은 그레이 코드(gray code) 방식에 따른 맵핑이며, 이는 예시적 실시예에 불과한 바, 다양한 목적에 따라 맵핑을 변경될 수 있다.
예시적 실시예로, DQS 신호는 토글 로우 레벨이 제1 레벨(V1)에 해당하고, 토글 하이 레벨이 제4 레벨(V4)에 해당하는 토글 패턴을 포함할 수 있다. 한편, 토글 패턴의 진폭(A) 및 너비(W) 중 적어도 하나는 메모리 장치의 동작 조건에 부합되도록 변경될 수 있다. 일 예로, DQS 생성기는 DQS 신호의 토글 하이 레벨을 제4 레벨(V4)에서 제2 레벨(V2) 및 제3 레벨(V3) 중 어느 하나로 변경하여, 진폭(A)을 변경할 수 있다. 예를 들어, DQS 생성기는 메모리 장치의 동작 주파수 조건이 높은 때에 진폭(A)이 동작 주파수 조건이 낮은 때보다 큰 DQS 신호를 생성할 수 있다. 또한, DQS 생성기는 메모리 장치의 전력 상태가 좋은 때의 진폭(A)이 전력 상태가 좋지 않은 때보다 큰 DQS 신호를 생성할 수 있다. 이와 같이, DQS 신호의 진폭(A)은 메모리 장치의 동작 정보에 따라 다양하게 변경될 수 있다. 한편, 일부 실시예에서, 너비(W)는 메모리 장치의 동작 주파수에 부합하도록 변경될 수 있다.
도 2b를 참조하면, DQS 신호는 고정적인 제2 토글 패턴을 포함할 수 있다. DQS 신호는 토글 로우 레벨이 제2 레벨(V2)에 해당하고, 토글 하이 레벨이 제3 레벨(V3)에 해당하는 토글 패턴을 포함할 수 있다. 예시적 실시예로, DQS 신호의 토글 로우 레벨은 제2 및 제3 레벨(V1~V3) 중 어느 하나에 해당할 수 있으며, DQS 신호의 토글 하이 레벨은 미리 설정된 진폭을 갖도록 토글 로우 레벨을 고려하여 제2 내지 제4 레벨(V2~V4) 중 어느 하나에 해당할 수 있다.
도 2b와 같이, DQS 신호의 토글 로우 레벨은 가장 낮은 레벨(V1)이 아닌 소정의 레벨을 갖도록 함으로써 메모리 장치의 동작 조건에 따라 동적인 토글 패턴 변화에 좀 더 적합한 DQS 신호를 생성할 수 있다.
도 2c를 참조하면, DQS 신호는 임의의 토글 패턴을 포함할 수 있다. DQS 신호는 제1 내지 제4 레벨(V1~V4)로 구성될 수 있으며, 높은 레벨에서 낮은 레벨로 트랜지션되고, 낮은 레벨에서 높은 레벨로 트랜지션되면서 토글 패턴이 형성될 수 있다. DQS 신호의 임의의 토글 패턴은 소정의 패턴 주기(Period_PT)마다 결정될 수 있다. 소정의 패턴 주기(Period_PT)는 DQ 신호의 데이터 단위 그룹에 대응할 수 있다. 즉, DQ 신호는 데이터 단위 그룹에 각각 부합하는 복수의 데이터 패턴들을 포함할 수 있으며, DQS 신호는 복수의 데이터 패턴들 각각에 대응하고, 상이한 복수의 토글 패턴들을 포함할 수 있다. DQS 생성기는 메모리 장치의 동작 조건 및 DQ 신호의 패턴을 기반으로 임의의 토글 패턴을 갖는 DQS 신호를 생성할 수 있다.
도 3은 본 개시의 예시적 실시예에 따른 DQS 생성기(110a)를 나타내는 블록도이다.
도 3을 참조하면, DQS 생성기(110a)는 PAM(Pulse Amplitude Modulation) 회로(112a), 레벨 선택기(114a) 및 드라이버(116a)를 포함할 수 있다.
PAM 회로(112a)는 메모리 장치의 동작 정보(OI)를 수신하고, 동작 정보(OI)를 기반으로 DQS 신호(DQS)의 토글 패턴을 결정할 수 있다. PAM 회로(112a)는 기설정된 PAM 차수에 기반된 전압 레벨들의 개수를 고려하여 토글 패턴을 결정할 수 있다. PAM 회로(112a)는 결정된 토글 패턴을 기반으로 레벨 선택 신호(LSS)를 생성하여 레벨 선택기(114a)에 제공할 수 있다.
레벨 선택기(114a)는 레벨 선택 신호(LSS) 및 시스템 클록(sys_CLK)를 수신하고, 시스템 클록(sys_CLK)에 동기하여 레벨 선택 신호(LSS)를 기반으로 풀-업 비트 신호들(S1_PU~Sk_PU) 및 풀-다운 비트 신호들(S1_PD~Sk_PD)을 생성하여 드라이버(116a)에 제공할 수 있다.
드라이버(116a)는 제1 내지 제k(단, k는 2 이상의 정수) 드라이빙 회로(116a_1~116a_k)를 포함할 수 있다. 일부 실시예에 있어서, 드라이버(116a)의 드라이빙 회로의 개수는 PAM 차수에 따라 달라지거나, 고정적인 드라이빙 회로의 개수를 가지고, PAM 차수에 따라 활성화되는 드라이빙 회로의 개수가 달라질 수 있다. 한편, 도 4에서는 PMA4 에 따른 DQS 생성기(110b)의 실시예가 후술된다.
제1 드라이빙 회로(116a_1)는 전원 전압(VDD)이 직접 제공되는 제1 풀-업 회로(116a_11) 및 접지된 제1 풀-다운 회로(116a_12)를 포함하고, 제k 드라이빙 회로(116_n1)는 전원 전압(VDD)이 직접 제공되는 제k 풀-업 회로(116a_k1) 및 접지된 제n 풀-다운 회로(116a_k2)를 포함할 수 있다. 제1 풀-업 회로(116a_11)와 제1 풀-다운 회로(116a_12)가 연결된 제1 노드, 제k 풀-업 회로(116a_k1)와 제k 풀-다운 회로(116a_k2)가 연결된 제k 노드에서 DQS 신호(DQS)가 출력될 수 있다.
제1 풀-업 회로(116a_11)는 제1 풀-업 비트 신호(S1_PU)에 응답하여 전원 전압(VDD)과 제1 노드를 선택적으로 연결시킬 수 있다. 제1 풀-다운 회로(116a_12)는 제1 풀-다운 비트 신호(S1_PD)에 응답하여 제1 노드를 선택적으로 접지시킬 수 있다. 또한, 제k 풀-업 회로(116a_k1)는 제k 풀-업 비트 신호(Sk_PU)에 응답하여 전원 전압(VDD)과 제k 노드를 선택적으로 연결시킬 수 있다. 제k 풀-다운 회로(116a_k2)는 제k 풀-다운 비트 신호(Sk_PD)에 응답하여 제k 노드를 선택적으로 접지시킬 수 있다.
제1 내지 제k 풀-업 회로(116a_11~116a_k1), 제1 내지 제k 풀-다운 회로(116a_12~116a_k2)는 각각 게이트 단자를 통해 비트 신호를 수신하는 복수의 트랜지스터들을 포함할 수 있다.
도 4 내지 도 6은 PAM4에 기반된 DQS 신호를 생성하는 DQS 생성기(110b)를 구체적으로 설명하기 위한 도면이다.
도 4를 더 참조하면, DQS 생성기(110b)는 PAM 회로(112b), 레벨 선택 회로(114b) 및 드라이버(116b)를 포함할 수 있다. 이하에서는, 도 3과 중복되는 내용은 생략한다. 드라이버(116b)는 제1 및 제2 드라이빙 회로(116b_1, 116b_2)를 포함할 수 있다. 제1 드라이빙 회로(116b_1)는 풀-업 MSB(Most Significant Bit) 신호(PU_MSB)를 수신하는 제1 풀-업 회로(116b_11) 및 풀-다운 MSB 신호(PD_MSB)를 수신하는 제1 풀-다운 회로(116b_12)를 포함할 수 있다. 제2 드라이빙 회로(116b_2)는 풀-업 LSB(Least Significant Bit) 신호(PU_LSB)를 수신하는 제2 풀-업 회로(116b_21) 및 풀-다운 LSB 신호(PD_LSB)를 수신하는 제2 풀-다운 회로(116b_22)를 포함할 수 있다. 풀-업 및 풀-다운 MSB 신호(PU_MSB, PD_MSB), 풀-업 및 풀-다운 LSB 신호(PU_LSB, PD_LSB)는 도 2a 내지 도 2c에서 서술된 2-비트 데이터에 대응할 수 있다. 이하, 이해의 편의를 위하여 도 2a 내지 도 2c를 더 참조하여 설명한다.
도 5 및 도 6에서는, 제1 테이블(TB1)은 DQS 신호의 레벨 트랜지션의 제어를 위하여 PAM 회로(112b)에서 생성되는 레벨 선택 신호(LSS)를 정리한 것이며, 제2 테이블(TB1)은 레벨 선택 신호(LSS)를 기반으로 레벨 선택기(114b)에서 생성되는 풀-업 및 풀-다운 MSB 신호(PU_MSB, PD_MSB), 풀-업 및 풀-다운 LSB 신호(PU_LSB, PD_LSB)를 정리한 것이다.
제1 및 제2 테이블(TB1, TB2)을 참조하면, PAM 회로(112b)는 DQS 신호(DQS)가 제1 레벨(V1)에서 제2 레벨(V2)로 트랜지션되도록 '1' 값을 갖는 레벨 선택 신호(LSS)를 생성할 수 있으며, 레벨 선택기(114b)는 레벨 선택 신호(LSS)를 기반으로 '0', '1' 값을 각각 갖는 풀-업 및 풀-다운 MSB 신호(PU_MSB, PD_MSB) 및 '1', '0' 값을 각각 갖는 풀-업 및 풀-다운 LSB 신호(PU_LSB, PD_LSB)를 생성할 수 있다. PAM 회로(112b)는 DQS 신호(DQS)가 제1 레벨(V1)에서 제3 레벨(V3)로 트랜지션되도록 '2' 값을 갖는 레벨 선택 신호(LSS)를 생성할 수 있으며, 레벨 선택기(114b)는 레벨 선택 신호(LSS)를 기반으로 '1', '0' 값을 갖는 풀-업 및 풀-다운 MSB 신호(PU_MSB, PD_MSB) 및 '0', '1' 값을 갖는 풀-업 및 풀-다운 LSB 신호(PU_LSB, PD_LSB)를 생성할 수 있다. PAM 회로(112b)는 DQS 신호(DQS)가 제1 레벨(V1)에서 제4 레벨(V4)로 트랜지션되도록 '3' 값을 갖는 레벨 선택 신호(LSS)를 생성할 수 있으며, 레벨 선택기(114b)는 레벨 선택 신호(LSS)를 기반으로 '1', '0' 값을 갖는 풀-업 및 풀-다운 MSB 신호(PU_MSB, PD_MSB) 및 '1', '0' 값을 갖는 풀-업 및 풀-다운 LSB 신호(S1_LSB, S2_LSB)를 생성할 수 있다.
PAM 회로(112b)는 DQS 신호(DQS)가 제2 레벨(V2)에서 제1 레벨(V1)로 트랜지션되도록 '4' 값을 갖는 레벨 선택 신호(LSS)를 생성할 수 있으며, 레벨 선택기(114b)는 레벨 선택 신호(LSS)를 기반으로 '0', '1' 값을 각각 갖는 풀-업 및 풀-다운 MSB 신호(PU_MSB, PD_MSB) 및 '0', '1' 값을 각각 갖는 풀-업 및 풀-다운 LSB 신호(PU_LSB, PD_LSB)를 생성할 수 있다. PAM 회로(112b)는 DQS 신호(DQS)가 제2 레벨(V2)에서 제3 레벨(V3)로 트랜지션되도록 '5' 값을 갖는 레벨 선택 신호(LSS)를 생성할 수 있으며, 레벨 선택기(114b)는 레벨 선택 신호(LSS)를 기반으로 '1', '0' 값을 갖는 풀-업 및 풀-다운 MSB 신호(PU_MSB, PD_MSB) 및 '0', '1' 값을 갖는 풀-업 및 풀-다운 LSB 신호(PU_LSB, PD_LSB)를 생성할 수 있다. PAM 회로(112b)는 DQS 신호(DQS)가 제2 레벨(V2)에서 제4 레벨(V4)로 트랜지션되도록 '6' 값을 갖는 레벨 선택 신호(LSS)를 생성할 수 있으며, 레벨 선택기(114b)는 레벨 선택 신호(LSS)를 기반으로 '1', '0' 값을 갖는 풀-업 및 풀-다운 MSB 신호(PU_MSB, PD_MSB) 및 '1', '0' 값을 갖는 풀-업 및 풀-다운 LSB 신호(PU_LSB, PD_LSB)를 생성할 수 있다.
위와 같은 방식으로, PAM 회로(112b)는 DQS 신호(DQS)의 레벨 트랜지션을 제어하기 위해 '7' 내지 '12' 값 중 어느 하나를 갖는 레벨 선택 신호(LSS)를 생성하고, 레벨 선택기(114b)는 레벨 선택 신호(LSS)를 기반으로 풀-업 및 풀-다운 MSB 신호(PU_MSB, PD_MSB), 풀-업 및 풀-다운 LSB 신호(PU_LSB, PD_LSB)를 생성할 수 있다.
다만, 도 5 및 도 6은 예시적인 실시예에 불과한 바, 이에 국한되지 않으며, PAMn에 기반된 DQS 신호의 토글 패턴을 변경하기 위한 다양한 제어 방식의 실시예들이 DQS 생성기(110b)에 적용될 수 있다.
도 7은 본 개시의 예시적 실시예에 따른 메모리 장치(300)를 나타내는 블록도이다.
도 7을 참조하면, 메모리 장치(300)는 메모리 셀 어레이(310), 로우 디코더(320), 컬럼 디코더(330), 제어 로직 회로(340), 입출력 센스앰프(350), 입출력 게이팅 회로(360) 및 데이터 입출력 회로(370)를 포함할 수 있다.
메모리 셀 어레이(310)는 복수의 워드 라인들 및 복수의 비트 라인들에 연결된 메모리 셀들을 포함할 수 있으며, 로우 디코더(320)는 외부로부터의 로우 어드레스에 응답하여 워드 라인들에 대한 선택 동작을 수행할 수 있다. 또한, 컬럼 디코더(330)는 외부로부터의 컬럼 어드레스에 응답하여 비트 라인들에 대한 선택 동작을 수행할 수 있다.
제어 로직 회로(340)는 메모리 장치(300) 내부의 전반적인 동작을 제어할 수 있다. 일 예로서, 제어 로직 회로(340) 메모리 컨트롤러로부터의 커맨드에 응답하여 메모리 장치(300) 내부의 각종 회로 블록들을 제어할 수 있다.
제어 로직 회로(340)는 CA(Comand/Address) 패드(또는, 핀)들을 통하여 커맨드(CMD) 및 어드레스 신호(ADDR)를 순차적으로 수신할 수 있다. 제어 로직 회로(340)는 커맨드 디코더(342) 및 모드 레지스터(344)를 포함할 수 있다. 커맨드 디코더(342)는 수신된 커맨드(CMD)를 디코딩하여 메모리 동작의 제어를 위한 내부 커맨드를 생성하여 입출력 센스앰프(350) 및 입출력 게이팅 회로(360) 등에 제공할 수 있다. 모드 레지스터(344)는 커맨드(CMD) 및 어드레스 신호(ADDR)를 기반으로 메모리 장치(300)의 동작 모드를 설정할 수 있다. 일부 실시예에서, 커맨드(CMD) 및 어드레스 신호(ADDR)는 MRS(Mode Register Set) 신호를 포함할 수 있다.
예시적 실시예에 따른 데이터 입출력 회로(370)는 DQS 생성기(372) 및 송신기(374)를 포함하고, 모드 레지스터(344)는 메모리 장치(300)의 동작 조건을 나타내는 동작 정보(OI)를 생성하여 DQS 생성기(372)에 제공할 수 있다. 동작 정보(OI)는 메모리 장치(300)의 동작 주파수 등을 포함할 수 있다. DQS 생성기(372)는 동작 정보(OI)를 기반으로 메모리 장치(300)의 동작 조건에 부합하는 토글 패턴이 포함된 DQS 신호(DQS)를 생성할 수 있다. 송신기(374)는 DQS 신호(DQS)를 수신하고, DQS 신호(DQS)에 동기하여 메모리 셀 어레이(310)로부터 리드된 데이터를 포함하는 DQ 신호(DQ)를 출력할 수 있다.
도 8은 본 개시의 예시적 실시예에 따른 메모리 시스템(20)을 나타내는 블록도이다.
도 8을 참조하면, 메모리 시스템(20)은 메모리 장치(300) 및 메모리 컨트롤러(400)를 포함할 수 있다. 메모리 컨트롤러(400)는 본 개시의 예시적 실시예가 적용된 DQS 신호(DQS)를 생성하도록 구성될 수 있다. 메모리 컨트롤러(400)는 클록 생성기(410) 및 위상 고정 루프 회로(Phase Locked Loop; PLL 회로)(420)를 포함할 수 있다. 본 개시의 예시적 실시예에 따른 클록 생성기(410)는 PAMn에 기반되어 메모리 컨트롤러(400) 또는 메모리 시스템(20)의 동작 조건에 부합하는 토글 패턴을 포함하는 클록 신호(CLK)를 생성하여 위상 고정 루프 회로(420)에 제공할 수 있다. 위상 고정 루프 회로(420)는 PLL 제어신호(PLL_CS)를 기반으로 클록 신호(CLK)의 위상 또는 주파수를 조정하여 DQS 신호(DQS)를 생성할 수 있다. DQS 신호(DQS)는 도 2a 내지 도 2c에서 서술된 토글 패턴을 포함할 수 있으며, 데이터 신호(DQ)와 함께 메모리 장치(300)에 출력될 수 있다.
다만, 도 8의 메모리 컨트롤러(400)의 구성은 예시적인 실시예에 불과한 바, 이에 국한되지 않으며, 본 개시의 기술적 사상이 적용된 DQS 신호(DQS)를 생성하기 위한 다양한 구현예들이 적용 가능하다.
도 9a 및 도 9b는 도 4의 드라이버(116b)의 예시적 구현예를 나타내는 회로도이다.
도 9a를 참조하면, 드라이버(500a)는 제1 및 제2 풀-업 회로(510a_1, 520a_1), 제1 및 제2 풀-다운 회로(510a_2, 520a_2)를 포함할 수 있다. 제1 풀-업 회로(510a_1)는 제1 내지 제m(단, m은 3 이상의 정수) pMOS 트랜지스터(pTR_a1~pTR_am)를 포함하고, 제1 풀-다운 회로(510a_2)는 제1 내지 제m nMOS 트랜지스터(nTR_a1~nTR_am)를 포함할 수 있다. 제2 풀-업 회로(520a_1)는 제m+1 내지 제2m pMOS 트랜지스터(pTR_b1~pTR_bm)를 포함하고, 제2 풀-다운 회로(520a_2)는 제m+1 내지 제2m nMOS 트랜지스터(nTR_b1~nTR_bm)를 포함할 수 있다.
예시적 실시예로, 제1 풀-업 회로(510a_1)의 제1 내지 제m pMOS 트랜지스터(pTR_a1~pTR_am)는 게이트 단자를 통해 풀-업 MSB 신호(PU_MSBa)를 수신하고, 제1 풀-다운 회로(510a_2)의 제1 내지 제m nMOS 트랜지스터(nTR_a1~nTR_am)는 게이트 단자를 통해 풀-다운 MSB 신호(PD_MSBa)를 수신할 수 있다. 제2 풀-업 회로(520a_1)의 제m+1 내지 제2m pMOS 트랜지스터(pTR_b1~pTR_bm)는 게이트 단자를 통해 풀-업 LSB 신호(PU_LSBa)를 수신하고, 제2 풀-다운 회로(520a_2)의 제m+1 내지 제2m nMOS 트랜지스터(nTR_b1~nTR_bm)는 게이트 단자를 통해 풀-다운 LSB 신호(PD_LSBa)를 수신할 수 있다.
예시적 실시예로, 제1 풀-업 회로(510a_1) 및 제1 풀-다운 회로(510a_2)에 포함된 트랜지스터들은, 제2 풀-업 회로(520a_1) 및 제2 풀-다운 회로(520a_2)에 포함된 트랜지스터들보다 동일한 조건에서 더 많은 전류가 흐를 수 있는 특성을 가질 수 있다. 예를 들어, 제1 풀-업 회로(510a_1) 및 제1 풀-다운 회로(510a_2)에 포함된 트랜지스터들은, 제2 풀-업 회로(520a_1) 및 제2 풀-다운 회로(520a_2)에 포함된 트랜지스터들보다 채널 너비 또는 크기가 클 수 있다.
도 9b를 더 참조하면, 도 9a와 비교하여 제2 풀-업 회로(520b_1)는 제m+1 내지 제m+o(단, o는 2이상의 정수) pMOS 트랜지스터(pTR_b1~pTR_bo)를 포함하고, 제2 풀-다운 회로(520b_2)는 제m+1 내지 제m+o nMOS 트랜지스터(nTR_b1~nTR_bo)를 포함할 수 있다. 즉, 제2 풀-업 회로(520b_1)의 트랜지스터 개수는, 제1 풀-업 회로(510b_1)의 트랜지스터 개수와 상이하고, 제2 풀-다운 회로(520b_2)의 트랜지스터 개수는, 제1 풀-다운 회로(510b_2)의 트랜지스터 개수와 상이할 수 있다. 구체적으로, 제2 풀-업 회로(520b_1)의 트랜지스터 개수는, 제1 풀-업 회로(510b_1)의 트랜지스터 개수보다 적을 수 있고, 제2 풀-다운 회로(520b_2)의 트랜지스터 개수는, 제1 풀-다운 회로(520b_2)의 트랜지스터 개수보다 적을 수 있다.
이 때에, 제1 풀-업 회로(510a_1) 및 제1 풀-다운 회로(510a_2)에 포함된 트랜지스터들은, 제2 풀-업 회로(520a_1) 및 제2 풀-다운 회로(520a_2)에 포함된 트랜지스터들와 동일 또는 유사한 특성을 가질 수 있다.
다만, 도 9a 및 도 9b에 도시된 드라이버(500a, 500b)의 실시예는 예시적인 것에 불과한 바, 이에 국한되지 않으며, 동일한 타입의 트랜지스터들로 구현되거나, 더 다양한 타입의 트랜지스터들로 구현될 수 있다.
도 10은 본 개시의 예시적 실시예에 따른 DQS 신호의 레벨 트랜지션 슬로프를 조정하기 위한 드라이버(600)를 나타내는 블록도이고, 도 11a 및 도 11b는 도 10의 드라이버(600)의 동작을 설명하기 위한 도면이다.
도 10을 참조하면, 드라이버(600)는 슬로프 조정 회로(620)를 포함할 수 있다. 슬로프 조정 회로(620)는 DQS 신호의 토글 패턴의 토글 레벨 간격을 기반으로 DQS 신호의 레벨 트랜지션 슬로프를 조정할 수 있다.
도 11a를 더 참조하면, 메모리 장치의 동작 조건에 따라 DQS 신호의 토글 레벨 간격이 변경될 때에, 레벨 트랜지션 슬로프가 일정하면 레벨 트랜지션에 소요되는 시간으로 인하여 DQS 신호의 하이 레벨 또는 로우 레벨의 너비(또는, 마진(margin))가 달라질 수 있다. 구체적으로, 제1 레벨(V1)에서 제2 레벨(V2) 사이의 토글 레벨 간격에서의 제1 너비(W1), 제1 레벨(V1)에서 제3 레벨(V3) 사이의 토글 레벨 간격에서의 제2 너비(W2) 및 제1 레벨(V1)에서 제4 레벨(V4) 사이의 토글 레벨 간격에서의 제3 너비(W3)는 상이할 수 있다. 한편, 제2 및 제3 너비(W2, W3) 중 적어도 하나가 데이터 신뢰성을 보장하기 위한 최소 너비보다 좁을 경우에, 드라이버(600)를 포함하는 메모리 장치의 성능을 저하시킬 우려가 있다. 이에 따라, 슬로프 조정 회로(620)는 도 11b와 같이 레벨 트랜지션 슬로프를 조정할 수 있다.
도 11b를 더 참조하면, 슬로프 조정 회로(620)는 DQS 신호의 토글 레벨 간격이 제1 레벨(V1) 및 제3 레벨(V3) 사이일 때에, DQS 신호가 제1 너비(W1)와 동일 또는 유사한 제2 너비(W2)를 갖도록 슬로프를 조정할 수 있고, DQS 신호의 토글 레벨 간격이 제1 레벨(V1) 및 제4 레벨(V4) 사이일 때에, DQS 신호가 제1 너비(W1)와 동일 또는 유사한 제3 너비(W3)를 갖도록 슬로프를 조정할 수 있다. 이를 통해, 본 개시의 예시적 실시예들에 따른 DQS 신호를 이용한 데이터 통신에서, DQS 신호의 토글 패턴이 변경되어도 개선된 데이터 신뢰성을 지속적으로 보장할 수 있는 효과가 있다.
도 10을 다시 참조하면, 예시적 실시예로, 슬로프 조정 회로(620)는 도 3의 PAM 회로(112a)로부터 생성되는 레벨 선택 신호(LSS)를 기반으로 DQS 신호의 레벨 트랜지션 슬로프를 조정하기 위한 조정 신호(S_ADJ)를 생성할 수 있다. 드라이버(600)는 DQS 신호에 조정 신호(S_ADJ)를 합하여 출력할 수 있다.
위와 같은, 슬로프 조정 동작은 도 2a 내지 도 2c 등에서 서술된 다양한 토글 패턴을 갖는 DQS 신호에 모두 적용될 수 있음은 충분히 이해될 것이다.
도 12는 본 개시의 예시적 실시예에 따른 드라이버(600a)를 나타내는 블록도이고, 도 13은 도 12의 드라이버(600a)의 구체적인 동작을 설명하기 위한 도면이다.
도 12를 참조하면, 드라이버(600a)는 슬로프 조정 회로(620a), 제1 및 제2 드라이빙 회로(610a_1, 610a_2)를 포함할 수 있다. 슬로프 조정 회로(620a)는 제1 및 제2 펄스 생성기(622a, 624a), 보조 풀-업 회로(621a) 및 보조 풀-다운 회로(623a)를 포함할 수 있다. 일부 실시예들에 있어서, 제1 및 제2 펄스 생성기(622a, 624a)는 하나의 펄스 생성기로 구현될 수 있으며, 보조 풀-업 회로(621a) 및 보조 풀-다운 회로(623a)는 하나의 보조 회로로 구현될 수 있다.
예시적 실시예로, 보조 풀-업 회로(621a)는 제1 및 제2 풀-업 회로(616a_11, 616a_21)에 제공되는 제1 전원 전압(VDD1)과 동일 또는 상이한 제2 전원 전압(VDD2)을 수신할 수 있다. 일 예로, 제2 전원 전압(VDD2)을 제1 전원 전압(VDD1)보다 크게하여 DQS 신호(DQS)의 레벨 트랜지션 슬로프의 조정을 빠르게 하거나, 제2 전원 전압(VDD2)을 제1 전원 전압(VDD1)보다 작게하여 상기 조정 동작의 전력 효율을 개선할 수 있다. 보조 풀-다운 회로(623a)는 접지될 수 있다. 보조 풀-업 회로(621a) 및 보조 풀-다운 회로(623a)는 DQS 신호(DQS)가 출력되는 노드에 연결될 수 있다.
예시적 실시예로, 제1 펄스 생성기(622a)는 도 3의 PAM 회로(112a)로부터 생성된 레벨 선택 신호(LSS) 및 타이밍 신호(TM)를 기반으로 제1 펄스 신호(PS1)를 생성하여 보조 풀-업 회로(621a)에 제공할 수 있다. 보조 풀-업 회로(621a)는 제1 펄스 신호(PS1)에 응답하여 DQS 신호(DQS)가 로우 레벨에서 하이 레벨로 트랜지션될 때의 레벨 트랜지션 슬로프를 조정할 수 있다.
예시적 실시예로, 제2 펄스 생성기(624a)는 도 3의 PAM 회로(112a)로부터 생성된 레벨 선택 신호(LSS) 및 타이밍 신호(TM)를 기반으로 제2 펄스 신호(PS2)를 생성하여 보조 풀-다운 회로(623a)에 제공할 수 있다. 보조 풀-다운 회로(623a)는 제2 펄스 신호(PS2)에 응답하여 DQS 신호(DQS)가 하이 레벨에서 로우 레벨로 트랜지션될 때의 레벨 트랜지션 슬로프를 조정할 수 있다. 한편, 타이밍 신호(TM)는 DQS 신호(DQS)의 트랜지션 타이밍을 알려주는 신호로서, 제1 및 제2 펄스 생성기(622a, 624a)는 DQS 신호(DQS)가 트랜지션될 때에, 제1 및 제2 펄스 신호(PS1, PS2)를 각각 개별적으로 생성할 수 있다.
한편, 제1 및 제2 드라이빙 회로(610a_1, 610a_2)는 도 4에서 구체적으로 서술된 바, 중복되는 내용은 생략한다.
도 13을 더 참조하면, 제1 펄스 생성기(622a)는 DQS 신호가 제1 레벨(V1)에서 제3 레벨(V3)로 트랜지션되는 타이밍에 부합하는 구간동안 제1 펄스 폭(Wa)을 갖는 제1 펄스 신호(PS11)를 생성할 수 있다. 또한, 제1 펄스 생성기(622a)는 DQS 신호가 제1 레벨(V1)에서 제4 레벨(V4)로 트랜지션되는 타이밍에 부합하는 구간동안 제2 펄스 폭(Wb)을 갖는 제1 펄스 신호(PS12)를 생성할 수 있다.
제2 펄스 생성기(624a)는 DQS 신호가 제3 레벨(V3)에서 제1 레벨(V1)로 트랜지션되는 타이밍에 부합하는 구간동안 제1 펄스 폭(Wa)을 갖는 제2 펄스 신호(PS21)를 생성할 수 있다. 또한, 제2 펄스 생성기(624a)는 DQS 신호가 제4 레벨(V4)에서 제1 레벨(V1)로 트랜지션되는 타이밍에 부합하는 구간동안 제2 펄스 폭(Wb)을 갖는 제2 펄스 신호(PS22)를 생성할 수 있다.
예시적 실시예로, 제2 펄스 폭(Wb)은 제1 펄스 폭(Wa)보다 넓을 수 있으며, DQS 신호의 토글 레벨 간격의 크기에 따라 펄스 폭(Wa, Wb)은 다양하게 변경될 수 있다.
한편, 일부 실시예에서, 제1 및 제2 펄스 생성기(622a, 624a)는 제1 및 제2 펄스 신호(P11, P12, P21, P22)의 펄스 크기(또는, 높이)를 상이하게 조정하여 도 13에 도시된 효과를 얻을 수 있다.
도 13의 실시예는 예시적인 것에 불과한 바, 이에 국한되지 않고, 슬로프 조정 실시예는 도 2b 및 도 2c와 같은 토글 패턴에도 적용될 수 있으며, DQS 신호가 4보다 상위 차수의 PAM에 기반된 때에도 적용될 수 있음은 충분히 이해될 것이다.
도 14는 DQS 신호(DQS)의 레벨 트랜지션 타이밍에 부합하도록 펄스 신호(PS1, PS2)를 생성하는 드라이버(600b)의 구체적인 실시예를 나타내는 블록도이다. 이하에서는, 도 13의 드라이버(600a)의 구성과 중복되는 내용은 생략한다.
도 14를 참조하면, 드라이버(600b)의 슬로프 조정 회로(620b)는 도 13과 비교하여 제1 내지 제4 지연 셀(625b~628b)을 더 포함할 수 있다. 제1 펄스 생성기(622b)는 레벨 선택 신호(LSS), 풀-업 MSB 신호(PU_MSB) 및 풀-업 LSB 신호(PU_LSB)를 수신하고, 이를 기반으로 제1 펄스 신호(PS1)를 생성하여 보조 풀-업 회로(621b)에 제공할 수 있다. 보조 풀-업 회로(621b)는 제1 펄스 신호(PS1)를 기반으로 DQS 신호(DQS)가 로우 레벨에서 하이 레벨로 트랜지션되는 때에, 슬로프를 조정할 수 있다. 제1 및 제2 지연 셀(625b, 626b)은 풀-업 MSB 신호(PU_MSB) 및 풀-업 LSB 신호(PU_LSB)를 각각 소정의 시간만큼 지연하여 제1 및 제2 풀-업 회로(616b_11, 616b_21)에 제공할 수 있다. 제1 및 제2 풀-업 회로(616b_11, 616b_21)는 지연된 풀-업 MSB 신호(PU_MSB) 및 풀-업 LSB 신호(PU_LSB)에 응답하여 DQS 신호(DQS)를 출력할 수 있다. 이와 같은, 구성을 통해, 제1 펄스 생성기(622b)는 DQS 신호(DQS)의 트랜지션 타이밍에 맞춰 미리 제1 펄스 신호(PS1)를 생성함으로써, 보조 풀-업 회로(621b)는 DQS 신호(DQS)의 레벨 트랜지션 슬로프를 조정할 수 있다.
제2 펄스 생성기(624b)는 레벨 선택 신호(LSS), 풀-다운 MSB 신호(PD_MSB) 및 풀-다운 LSB 신호(PD_LSB)를 수신하고, 이를 기반으로 제2 펄스 신호(PS2)를 생성하여 보조 풀-다운 회로(623b)에 제공할 수 있다. 보조 풀-다운 회로(623b)는 제2 펄스 신호(PS2)를 기반으로 DQS 신호(DQS)가 하이 레벨에서 로우 레벨로 트랜지션되는 때에, 슬로프를 조정할 수 있다. 제3 및 제4 지연 셀(627b, 628b)은 풀-다운 MSB 신호(PD_MSB) 및 풀-다운 LSB 신호(PD_LSB)를 각각 소정의 시간만큼 지연하여 제1 및 제2 풀-다운 회로(616b_12, 616b_22)에 제공할 수 있다. 제1 및 제2 풀-다운 회로(616b_12, 616b_22)는 지연된 풀-다운 MSB 신호(PD_MSB) 및 풀-다운 LSB 신호(PD_LSB)에 응답하여 DQS 신호(DQS)를 출력할 수 있다. 이와 같은, 구성을 통해, 제2 펄스 생성기(624b)는 DQS 신호(DQS)의 트랜지션 타이밍에 맞춰 미리 제2 펄스 신호(PS2)를 생성함으로써, 보조 풀-다운 회로(623b)는 DQS 신호(DQS)의 레벨 트랜지션 슬로프를 조정할 수 있다.
다만, 도 14에 도시된 실시예는 예시적인 것에 불과한 바, DQS 신호(DQS)의 레벨 트랜지션 타이밍에 맞춰 펄스 신호(PS1, PS2)를 생성하기 위한 다양한 실시예들이 적용될 수 있다.
도 15는 본 개시의 예시적 실시예에 따른 메모리 장치(700)를 나타내는 구조도이다.
도 15를 참조하면, 메모리 장치(700)는 복수의 반도체 레이어들(LA1 내지 LAs, s는 2 이상의 정수)을 포함할 수 있으며, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩인 것으로 가정하며 또한 나머지 반도체 레이어들(LA2 내지 LAs)은 슬레이브 칩인 것으로 가정한다. 복수의 반도체 레이어들(LA1 내지 LAs)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 칩(LA1)은 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 컨트롤러(미도시)와 통신한다. 마스터 칩으로서 제1 반도체 레이어(710)와 슬레이브 칩으로서 제s 반도체 레이어(720)를 중심으로 하여 반도체 장치(700)의 구성 및 동작을 설명하면 다음과 같다.
제1 반도체 레이어(710)는 슬레이브 칩들에 구비되는 메모리 영역(721)을 구동하기 위한 각종 주변 회로들을 구비할 수 있다. 예를 들어, 제1 반도체 레이어(710)는 메모리의 워드라인을 구동하기 위한 로우 드라이버(X-Driver, 7111)와, 메모리의 비트라인을 구동하기 위한 칼럼 드라이버(Y-Driver, 712)와, 데이터의 입출력을 제어하기 위한 데이터 입출력 회로(713), 외부로부터 커맨드(CMD)를 입력받아 버퍼링하는 커맨드 버퍼(714)와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼(715) 등을 구비할 수 있다.
데이터 입출력 회로(713)는 본 개시의 예시적 실시예들에 따른 DQS 생성기를 포함할 수 있다. 데이터 입출력 회로(713)는 PAMn에 기반되어 메모리 장치(700)의 동작 조건에 부합하는 토글 패턴을 포함하는 DQS 신호를 생성하고, 이를 출력할 수 있다. 더 나아가, 데이터 입출력 회로(713)는 외부로부터 본 개시의 기술적 사상이 적용된 DQS 신호를 수신할 수 있다.
또한, 제1 반도체 레이어(710)는 제어 로직(716)을 더 포함할 수 있다. 제어 로직 회로(716)은 메모리 컨트롤러(미도시)로부터 제공되는 커맨드 및 어드레스 신호에 기초하여 메모리 영역(721)에 대한 액세스를 제어할 수 있다. 제어 로직 회로(716)는 본 개시의 예시적 실시예들에 따른 DQS 신호를 생성하기 위해 메모리 장치(700)의 동작 조건을 나타내는 동작 정보를 생성할 수 있으며, 생성된 동작 정보를 데이터 입출력 회로(713)의 DQS 생성기에 제공할 수 있다.
한편, 제s 반도체 레이어(720)는, 메모리 영역(721)과 메모리 영역들(721)의 데이터의 독출/기입을 위한 기타 주변 회로들, 예컨데 로우 디코더, 칼럼 디코더, 비트라인 센스앰프 등(미도시)이 배치되는 주변회로 영역(722)을 구비할 수 있다.
또한, 반도체 메모리 장치(700)에는 3차원 메모리 어레이가 제공될 수 있다. 상기 3차원 메모리 어레이는 실리콘 기판 상에 배치된 액티브 영역을 구비하는 하나 이상의 물리적 레벨의 메모리 셀 어레이들 및 상기 메모리 셀들의 동작과 관련된 회로들이 모놀리딕(monolithic) 방식으로 형성될 수 있다. 여기서 'monolithic'이라는 용어는 복수의 레이어들로 구성된 어레이의 각 레벨이 하위 레이어 위에 직접적으로 적층되는 것을 의미한다. 본 개시에 참조로서 포함되는 다음의 특허 문헌들은 상기 3차원 메모리 어레이 대한 적절한 구성들을 기술한다. 상기 3차원 메모리 어레이에서 워드 라인들 및/또는 비트 라인들이 레벨들 사이에서 공유된다.
도 16은 본 개시의 실시예에 따른 모바일 시스템(800)을 나타내는 블록도이다.
도 16을 참조하면, 모바일 시스템(800)은 어플리케이션 프로세서(810), 통신(Connectivity)부(820), 사용자 인터페이스(830), 비휘발성 메모리 장치(840), 메모리 서브 시스템(850) 및 파워 서플라이(860)를 포함할 수 있다. 메모리 서브 시스템(850)은 메모리 컨트롤러(851)는 DRAM과 같은 메모리 장치(853)를 포함할 수 있다. 일부 실시예에 따라, 모바일 시스템(800)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(810)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(810)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(810)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(810)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(820)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(820)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(820)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
메모리 서브 시스템(830)는 어플리케이션 프로세서(810)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 메모리 서브 시스템(830)의 메모리 장치(853)는 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리일 수 있다. 메모리 서브 시스템(850)은 도 1의 메모리 시스템(10)으로 구현될 수 있다. 따라서 메모리 서브 시스템(850)은 도 1 등을 참조하여 설명한 바와 같이, 메모리 서브 시스템(830) 또는 어플리케이션 프로세서(810)의 동작 조건에 부합하는 토글 패턴을 포함하는 PAMn에 기반된 DQS 신호를 이용하여 동작할 수 있다.
비휘발성 메모리 장치(840)는 모바일 시스템(800)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(740)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(820)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(860)는 모바일 시스템(800)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(800)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다. 예시적 실시예로, 모바일 시스템(800)에서 이용하는 DQS 신호는 파워 서플라이(860)의 전력 상태에 기초한 토글 패턴을 포함할 수 있다.
모바일 시스템(800) 또는 모바일 시스템(800)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package)등과 같은 패키지들을 이용하여 실장될 수 있다.
도 17은 본 개시의 예시적 실시예에 따른 DQS 생성기를 포함하는 시스템들을 나타내는 블록도이다. 도 17에 도시된 바와 같이, 메모리 시스템(1000) 및 호스트 시스템(1600)은 인터페이스(1800)를 통해서 통신할 수 있고, 메모리 시스템(1000)은 메모리 컨트롤러(1200) 및 메모리 장치들(1400)을 포함할 수 있다.
인터페이스(1800)는 전기적 신호 및/또는 광신호를 사용할 수 있고, 비제한적인 예시로서, SATA(serial advanced technology attachment) 인터페이스, SATAe(SATA express) 인터페이스, SAS(serial attached small computer system interface; serial attached SCSI), USB(Universal Serial Bus) 인터페이스 또는 이들의 조합으로 구현될 수 있다. 호스트 시스템(1600) 및 메모리 컨트롤러(1200)는 직렬 통신을 위하여 SerDes를 포함할 수 있다.
일부 실시예들에서, 메모리 시스템(1000)은 호스트 시스템(1600)과 제거 가능하게(removable) 결합됨으로써 호스트 시스템(1600)과 통신할 수 있다. 메모리 장치(1400)는 휘발성 메모리 또는 불휘발성 메모리일 수 있고, 메모리 시스템(1000)은 스토리지 시스템으로서 지칭될 수도 있다. 예를 들면, 메모리 시스템(1000)은 비제한적인 예시로서 SSD(solid-state drive or solid-state disk), 임베디드 SSD(embedded SSD; eSSD), 멀티미디어 카드(multimedia card; MMC), 임베디드 멀티미디어 카드(embedded multimedia card; eMMC) 등으로 구현될 수 있다. 메모리 컨트롤러(1200)는 인터페이스(1800)를 통해서 호스트 시스템(1600)로부터 수신된 요청에 응답하여 메모리 장치들(1400)을 제어할 수 있다.
한편, 본 개시의 예시적 실시예들이 적용된 DQ 생성기(1220, 1420)는 메모리 컨트롤러(1200) 및 메모리 장치들(1400)에 각각 포함되도록 구현될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 메모리 장치에 있어서,
    메모리 셀 어레이; 및
    상기 메모리 셀 어레이로부터 리드된 데이터를 포함하는 데이터 신호(이하, DQ 신호) 및 PAMn(n-level Pulse Amplitude Modulation)(단, n은 4 이상의 정수)에 기반되어 상기 메모리 장치의 동작 조건에 부합하는 토글 패턴(toggle pattern)을 포함하는 데이터 스트로브 신호(이하, DQS 신호)를 출력하도록 구성된 데이터 입출력 회로를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 메모리 장치의 동작 조건은,
    상기 메모리 장치의 동작 주파수, 상기 메모리 장치의 전력 상태, 상기 DQ 신호의 패턴 중 적어도 하나를 포함하는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서,
    상기 데이터 입출력 회로는,
    상기 메모리 장치의 상이한 동작 조건에서 수신된 제1 및 제2 리드 커맨드 각각에 응답하여 상이한 제1 및 제2 토글 패턴을 각각 포함하는 제1 및 제2 DQS 신호를 출력하도록 구성된 것을 특징으로 하는 메모리 장치.
  4. 제3항에 있어서,
    상기 제1 토글 패턴의 토글 레벨 간격은, 상기 제2 토글 패턴과 상이한 것을 특징으로 하는 메모리 장치.
  5. 제3항에 있어서,
    상기 제1 토글 패턴의 토글 로우 레벨 및 토글 하이 레벨 중 적어도 하나는, 상기 제2 토글 패턴과 상이한 것을 특징으로 하는 메모리 장치.
  6. 제1항에 있어서,
    상기 DQ 신호는, 데이터 단위 그룹에 각각 부합하고, 상이한 제1 데이터 패턴 및 제2 데이터 패턴을 포함하고,
    상기 DQS 신호는, 상기 제1 및 제2 데이터 패턴에 각각 대응하고, 상이한 제1 및 제2 토글 패턴을 포함하는 것을 특징으로 하는 메모리 장치.
  7. 제6항에 있어서,
    상기 제1 및 제2 토글 패턴은, 적어도 3개의 레벨들로 구성된 것을 특징으로 하는 메모리 장치.
  8. 제1항에 있어서,
    상기 메모리 장치는, 상기 메모리 장치의 동작 조건을 나타내는 신호를 메모리 컨트롤러로부터 수신하는 것을 특징으로 하는 메모리 장치.
  9. 제1항에 있어서,
    상기 데이터 입출력 회로는,
    상기 DQS 신호를 생성하는 DQS 생성기를 포함하고,
    상기 DQS 생성기는,
    상기 메모리 장치의 동작 조건을 기반으로 상기 DQS 신호에 관한 레벨 선택 신호를 생성하도록 구성된 PAM 회로;
    상기 레벨 선택 신호를 기반으로 복수의 풀-업(pull-up) 비트 신호들 및 복수의 풀-다운(pull-down) 비트 신호들을 생성하도록 구성된 레벨 선택기; 및
    상기 풀-업 비트 신호들 및 상기 풀-다운 비트 신호들을 기반으로 상기 DQS 신호를 출력하도록 구성된 드라이버를 포함하는 것을 특징으로 하는 메모리 장치.
  10. 메모리 시스템에 있어서,
    메모리 셀 어레이를 포함하도록 구성된 메모리 장치 및 상기 메모리 장치의 메모리 동작을 제어하도록 구성된 메모리 컨트롤러를 포함하고,
    상기 메모리 장치와 상기 메모리 컨트롤러는,
    PAMn(n-level Pulse Amplitude Modulation)(단, n은 4 이상의 정수)에 기반되어 상기 메모리 시스템의 동작 조건에 따라 상이한 토글 패턴(toggle pattern)을 포함하는 데이터 스트로브 신호(이하, DQS 신호)를 상호 송수신하도록 구성된 것을 특징으로 하는 메모리 시스템.
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