KR20220032925A - 펄스 진폭 변조 기반 dq 신호를 생성하는 메모리 장치, 메모리 컨트롤러 및 이들을 포함하는 메모리 시스템 - Google Patents

펄스 진폭 변조 기반 dq 신호를 생성하는 메모리 장치, 메모리 컨트롤러 및 이들을 포함하는 메모리 시스템 Download PDF

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최영돈
최정환
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Abstract

본 개시의 예시적 실시예에 따른 메모리 장치는, 메모리 셀 어레이 및 상기 메모리 셀 어레이로부터 리드된 데이터를 포함하고, PAMn(n-level Pulse Amplitude Modulation)(단, n은 4 이상의 정수)에 기반된 DQ 신호를 동작 주파수 조건에 부합하는 DQ 파라미터로 스케일링하여 출력하도록 구성된 데이터 입출력 회로를 포함한다.

Description

펄스 진폭 변조 기반 DQ 신호를 생성하는 메모리 장치, 메모리 컨트롤러 및 이들을 포함하는 메모리 시스템{A MEMORY DEVICE, A MEMORY CONTROLLER AND MEMORY SYSTEM INCLUDING THEM FOR GENERATING PULSE AMPLITUDE MODULATION BASED DQ SIGNAL}
본 개시의 기술적 사상은 메모리 장치에 관한 것으로, 더욱 상세하게는, 펄스 진폭 변조 기반 DQ 신호를 생성하는 메모리 장치, 메모리 컨트롤러 및 이들을 포함하는 메모리 시스템에 관한 것이다.
모바일 장치의 급속한 공급과 인터넷 접속량의 급격한 증가에 따라 고용량 및 고속 데이터 전송에 대한 요구가 날로 증가하고 있다. 하지만, NRZ(Non-Return to Zero) 타입의 인코딩을 기반으로 하는 신호 변조 방식으로는 이러한 고용량 및 고속의 데이터 전송 요구를 만족시키기 어려운 실정이다. 최근에는 펄스 진폭 변조(Pulse Amplitude Modulation; PAM) 방식이 고용량과 고속 데이터 전송을 위한 신호 방식의 대안으로 활발하게 연구되고 있다. 한편, 메모리 시스템에서도 고용량의 데이터를 저장하고, 데이터 요청에 응답하여 고속의 데이터 전송을 위한 기술이 요구되며, 메모리 시스템에 특성에 적합한 데이터 전송 관련 기술이 연구되고 있다.
본 개시의 기술적 사상이 해결하려는 과제는 메모리 시스템에서의 DQ 신호 송수신에 대하여 적합한 펄스 진폭 변조 방식을 적용하고, 동작 주파수 조건에 따라 DQ 신호를 스케일링함으로써 데이터 전송 성능을 향상시키면서, 전력 소모를 효율적으로 개선하기 위한 메모리 장치, 메모리 컨트롤러 및 이들을 포함하는 메모리 시스템을 제공하는데에 있다.
본 개시의 예시적 실시예에 따른 메모리 장치는, 메모리 셀 어레이 및 상기 메모리 셀 어레이로부터 리드된 데이터를 포함하고, PAMn(n-level Pulse Amplitude Modulation)(단, n은 4 이상의 정수)에 기반된 DQ 신호를 동작 주파수 조건에 부합하는 DQ 파라미터로 스케일링하여 출력하도록 구성된 데이터 입출력 회로를 포함한다.
본 개시의 예시적 실시예에 따른 메모리 시스템에 있어서, 메모리 셀 어레이를 포함하도록 구성된 메모리 장치 및 상기 메모리 장치의 메모리 동작을 제어하도록 구성된 메모리 컨트롤러를 포함하고, 상기 메모리 장치와 상기 메모리 컨트롤러는, PAMn(n-level Pulse Amplitude Modulation)(단, n은 4 이상의 정수)에 기반되어 상기 메모리 시스템의 동작 주파수 조건에 따라 인접 레벨들 간의 간격 및 인접 레벨들 간의 트랜지션 슬로프 중 적어도 하나가 스케일링된 DQ 신호를 상호 송수신하도록 구성된 것을 특징으로 한다.
본 개시의 예시적 실시예에 따른 메모리 동작 방법은, 제1 동작 주파수 조건에 대응하는 제1 리드 커맨드를 수신하는 단계, 상기 제1 리드 커맨드에 응답하여, PAMn(n-level Pulse Amplitude Modulation)에 기반되고, 상기 제1 동작 주파수 조건에 부합하는 제1 DQ 신호를 생성하여 출력하는 단계, 상기 제1 동작 주파수 조건과 상이한 제2 동작 주파수 조건에 대응하는 제2 리드 커맨드를 수신하는 단계 및 상기 제2 리드 커맨드에 응답하여, 상기 PAMn에 기반되고, 상기 제2 동작 주파수 조건에 부합하는 제2 DQ 신호를 생성하여 출력하는 단계를 포함하고, 상기 제1 DQ 신호는, 상기 제2 DQ 신호의 인접 레벨들 간의 간격 및 인접 레벨들 간의 트랜지션 슬로프 중 적어도 하나와 상이한 것을 특징으로 한다.
본 개시의 예시적 실시예에 따른 송신기는 메모리 장치의 동작 주파수 조건에 부합하도록 PAM에 기반된 DQ 신호를 스케일링함으로써, 개선된 데이터 전송 성능을 제공하는 동시에 전력 소모를 효율화할 수 있는 효과가 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2a 내지 도 2c는 본 개시의 예시적 실시예에 따라 스케일링된 DQ 신호를 설명하기 위한 도면이다.
도 3a 내지 도 3c는 도 1의 DQ 스케일러의 예시적 실시예에 따른 동작을 구체적으로 설명하기 위한 도면이다.
도 4a 내지 도 4c는 도 1의 DQ 스케일러의 다른 예시적 실시예에 따른 동작을 구체적으로 설명하기 위한 도면이다.
도 5a 내지 도 5c는 도 1의 DQ 스케일러의 또 다른 예시적 실시예에 따른 동작을 구체적으로 설명하기 위한 도면이다.
도 6은 본 개시의 예시적 실시예에 따른 드라이버를 구체적으로 나타내는 회로도이다.
도 7a 및 도 7b는 드라이빙 세기 스케일링 회로(122_2)을 포함하는 PAM 인코더(122)의 동작을 설명하기 위한 도면이다.
도 8은 본 개시의 예시적 실시예에 따른 메모리 장치의 구체적인 블록도이다.
도 9a 및 도 9b는 본 개시의 예시적 실시예에 따른 메모리 장치)의 구현예를 설명하기 위한 블록도이다.
도 10 내지 도 13은 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법을 설명하기 위한 블록도이다.
도 14 및 도 15는 본 개시의 예시적 실시예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 16은 본 개시의 예시적 실시예에 따른 송신기를 포함하는 시스템들을 나타내는 블록도이다.
도 17은 본 개시의 예시적 실시예에 따른 메모리 장치를 포함하는 시스템-온-칩을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예들에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시예에 따른 메모리 시스템(10)을 나타내는 블록도이다. 하기의 실시예들에서는, 메모리 시스템(10)에 포함되는 메모리 장치(100)로서 휘발성 메모리에 해당하는 DRAM(Dynamic Random Access Memory)이 예시되나, 본 개시의 실시예들은 이에 국한되지 않는다. 예컨대, 메모리 장치(100)는 다른 종류의 휘발성 메모리가 적용될 수 있으며, 또는, 본 개시의 예시적 실시예들에 따른 메모리 장치는 저항성 메모리 장치나 플래시 메모리 장치 등의 불휘발성 메모리가 적용될 수도 있음은 분명하다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다. 메모리 장치(100)는 송신기(120) 및 메모리 셀 어레이(140)를 포함할 수 있다. 메모리 컨트롤러(200)는 수신기(220) 및 신호 생성기(240)를 포함할 수 있다.
예시적 실시예에 따른 송신기(120)는 PAM 인코더(122), DQ 스케일러(124) 및 드라이버(126)를 포함할 수 있다. 송신기(120)는 PAMn(n-level Pulse Amplitude Modulation)에 따라 n-비트 수의 심볼을 포함하여,
Figure pat00001
개의 데이터 값을 표현할 수 있는 DQ 신호(DQ)를 생성하여 출력할 수 있다. 일 예로, 송신기(120)는 PAM4 에 따라 2-비트 수의 심볼을 포함하여 4개의 데이터 값(00, 01, 11, 10)을 표현할 수 있는 DQ 신호(DQ)를 생성하여 출력할 수 있다. 도 1에서는 DQ 신호(DQ)는 단일(single) 신호로서 구현되어 메모리 장치(100)와 메모리 컨트롤러(200) 사이의 단일 라인을 통해 송수신될 수 있다. 더 나아가, DQ 신호(DQ)는 차동(differential) 신호로 구현되어 메모리 장치(100)와 메모리 컨트롤러(200) 사이의 차동 라인들을 통해 송수신될 수 있다.
한편, 메모리 장치(100)의 하이 동작 주파수 조건에서 DQ 신호(DQ)의 아이 오프닝 높이(eye opening height) 및 아이 오프닝 너비(eye opening width)의 충분한 확보가 필수적이며, 아이 오프닝 높이는 드라이버(126)에 인가되는 전원 전압의 레벨에 따라 결정되고, 아이 오프닝 너비는 드라이버(126)의 드라이빙 세기에 따라 달라질 수 있다. 동작 주파수 조건이 낮을 경우 높은 동작 주파수 조건에서 특성 확보를 위해 과도하게 설정된 전원 전압의 레벨과 드라이버(126)의 드라이빙 세기에 의해 불필요한 전력 소모가 발생할 수 있다. 이러한, 문제를 개선하기 위하여 본 개시의 기술적 사상에 따른 송신기(120)를 이하 서술한다.
예시적 실시예에 따른 송신기(120)는 메모리 시스템(10)의 동작 주파수 조건에 부합하는 DQ 파라미터로 DQ 신호(DQ)를 스케일링할 수 있다. 이하에서, 스케일링은 DQ 신호(DQ)의 DQ 파라미터를 조정하는 동작을 의미할 수 있다. DQ 파라미터는, DQ 신호(DQ)에서의 인접 레벨들 간의 간격 및 인접 레벨들 간의 트랜지션 슬로프(transition slope) 중 적어도 하나를 포함할 수 있다. 즉, 복수의 동작 주파수 조건들에서 각각에 적합한 DQ 파라미터는 상이할 수 있으며, 송신기(120)는 해당 동작 주파수 조건에 부합하는 DQ 파라미터로 DQ 신호(DQ)를 스케일링함으로써 해당 동작 주파수 조건에서의 최적의 데이터 송신 동작을 수행할 수 있다.
메모리 컨트롤러(200)의 신호 생성기(240)는 호스트(미도시)로부터 수신된 요청(REQ)에 응답하여 메모리 동작을 제어하기 위한 커맨드(CMD) 및 어드레스(ADDR)를 생성하여 메모리 장치(100)에 제공할 수 있다. 예시적 실시예로, 메모리 컨트롤러(200)는 호스트(미도시)의 동작 주파수와 동기되어 동작할 수 있으며, 신호 생성기(240)는 동작 주파수를 나타내는 신호를 생성하여 메모리 장치(100)에 제공할 수 있다. 일부 실시예에 있어서, 동작 주파수를 나타내는 신호는 커맨드(CMD)를 전송하기 위한 핀, 또는, 어드레스(ADDR)를 전송하기 위한 핀, 또는, 별도의 핀을 통해 메모리 장치(100)로 전송될 수 있다. 예시적 실시예로, 메모리 장치(100)가 DRAM 장치인 경우, 신호 생성기(240)는 동작 주파수를 나타내는 신호를 포함하는 모드 레지스터 셋(Mode Register Set; MRS) 신호를 생성하여 메모리 장치(100)에 제공할 수 있다.
커맨드(CMD)가 리드 커맨드인 때에, 송신기(120)는 메모리 셀 어레이(140)로부터 리드 데이터(DATA)를 수신할 수 있다. PAM 인코더(122)는 리드 데이터(DATA)를 PAM 기반으로 인코딩하여 인코딩 데이터(ENC)를 생성하고, 드라이버(ENC)에 제공할 수 있다. DQ 스케일러(124)는 동작 주파수 조건에 부합하는 DQ 파라미터로 DQ 신호(DQ)를 스케일링하기 위한 DQ 스케일링 신호(DQ_SC)를 생성하고, 드라이버(126)에 제공할 수 있다.
예시적 실시예로, DQ 스케일러(124)는 메모리 장치(200)의 동작 주파수 조건을 나타내는 동작 주파수 정보를 수신하여 동작 주파수 조건에 부합하는 DQ 파라미터를 결정할 수 있다. 즉, DQ 스케일러(124)는 동작 주파수 조건에 따라 상이한 DQ 파라미터를 결정할 수 있다. DQ 스케일러(124)는 결정된 DQ 파라미터에 대응하는 DQ 스케일링 신호(DQ_SC)를 생성하여 드라이버(126)에 제공할 수 있다. 예시적 실시예로, DQ 스케일링 신호(DQ_SC)는 드라이버(126)의 전원 전압 및 드라이버(126)의 드라이빙 세기(driving strength)를 조절하기 위한 코드 신호 중 적어도 하나를 포함할 수 있다.
예시적 실시예로, 드라이버(126)는 DQ 스케일링 신호(DQ_SC)를 기반으로 인코딩 데이터(ENC)를 드라이빙하여 DQ 신호(DQ)를 출력할 수 있다. 구체적으로, DQ 신호(DQ)에서의 인접 레벨들 간의 간격 및 인접 레벨들 간의 트랜지션 슬로프 중 적어도 하나가 동작 주파수 조건에 부합되도록 스케일링될 수 있으며, 이에 대한 구체적인 내용은 도 2a 내지 도 2c에서 후술한다.
예시적 실시예로, 메모리 컨트롤러(200)의 수신기(220)는 증폭기(222), PAM 디코더(224) 및 역직렬화기(226)를 포함할 수 있다. 일 예로, 메모리 장치(100)와 메모리 컨트롤러(200)는 직렬 인터페이싱 방식으로 DQ 신호(DQ)를 상호 송수신할 수 있으며, 메모리 컨트롤러(200)는 호스트(미도시)와 병렬 인터페이싱 방식으로 통신할 수 있다. 다만, 이는 예시적 실시예로, 이에 국한되지 않고, 메모리 컨트롤러(200)는 호스트(미도시)와 직렬 인터페이싱 방식으로 통신할 수 있으며, 이 때에, 역직렬화기(226)의 구성은 생략될 수 있다.
증폭기(222)는 DQ 신호(DQ)를 증폭함으로써 RX 신호(RXS)를 생성할 수 있다. 한편, 증폭기(222)는 송신기(120)와의 임피던스 매칭을 위한 입력 임피던스를 가질 수도 있다. PAM 디코더(224)는 증폭기(222)로부터 RX 신호(RXS)를 수신하고, RX 신호(RXS)를 PAM 기반으로 디코딩하여 디코딩 신호(DES)를 생성할 수 있다. 일부 실시예에서, 수신기(220)는 등화기(미도시)를 더 포함하여, DQ 신호(DQ)의 왜곡을 보상하기 위한 등화를 수행할 수 있다. 역직렬화기(226)는 디코딩 신호(DES)를 수신하여 RX 데이터(RXD)로 변환할 수 있다. 예를 들어, 디코딩 신호(DES)는 '1/baud rate'의 UI(Unit Interval)를 각각 갖는 일련의 심볼들을 포함할 수 있고, 역직렬화기(226)는 x-비트수(단, x는 1보다 큰 정수)의 RX 데이터(RXD)를 'baud rate/n'의 주파수로 출력할 수 있다. 수신기(220)는 RX 데이터(RXD)를 호스트(미도시)에 제공할 수 있다.
예시적 실시예로, 송신기(120)는 메모리 장치(100)의 데이터 입출력 회로(미도시)에 포함되도록 구현될 수 있으며, 메모리 컨트롤러(200)에 포함된 송신기(미도시)에도 본 개시의 기술적 사상이 적용될 수 있다. 이에 대한 구체적인 내용은 후술한다.
본 개시의 예시적 실시예에 따른 송신기(120)는 메모리 장치(100)의 동작 주파수 조건에 부합하도록 PAM에 기반된 DQ 신호(DQ)를 스케일링함으로써, 개선된 데이터 전송 성능을 제공하는 동시에 전력 소모를 효율화할 수 있는 효과가 있다.
도 2a 내지 도 2c는 본 개시의 예시적 실시예에 따라 스케일링된 DQ 신호(DQ)를 설명하기 위한 도면이다. 도 2a 내지 도 2b에서는 4개의 레벨을 갖는 PAM4 에 기반된 DQ 신호(DQ)를 나타내고 있으나, 이는 이해의 편의를 위하여 전제된 예시적인 실시예로, 이에 국한되지 않으며, 8개 이상의 레벨을 갖는 PAMn에 기반된 DQ 신호(DQ)에도 본 개시의 기술적 사상이 적용될 수 있음은 충분히 이해될 것이다.
도 2a는 하이 동작 주파수 조건에서의 DQ 신호(DQ)를 나타낸다. DQ 신호(DQ)의 가장 낮은 제1 레벨(V1)은 2-비트 데이터 '00'에 맵핑될 수 있으며, DQ 신호(DQ)의 가장 높은 제4 레벨(V4)은 2-비트 데이터 '10'에 맵핑될 수 있다. DQ 신호(DQ)의 중간 레벨들(V2, V3)은 2-비트 데이터 '01, 11'에 맵핑될 수 있다. 상술한 전압 레벨들(V1~V4)과 데이터의 맵핑은 그레이 코드(gray code) 방식에 따른 맵핑이며, 이는 예시적 실시예에 불과한 바, 다양한 목적에 따라 맵핑을 변경될 수 있다. 예시적 실시예로, DQ 신호(DQ)는 인접 레벨들 간의 간격(ITV)과 인접 레벨들 간의 트랜지션 슬로프(S)는 하이 주파수 동작 조건에 부합하는 값을 가질 수 있다.
도 2b는 로우 동작 주파수 조건에서의 DQ 신호(DQ)를 나타낸다. 도 2b는 로우 동작 주파수 조건에서 도 1의 드라이버(126)의 전원 전압이 도 2a보다 더 작게 스케일링되어 생성된 DQ 신호(DQ)를 도시한다. DQ 신호(DQ)의 가장 낮은 제1 레벨(V1')은 2-비트 데이터 '00'에 맵핑될 수 있으며, DQ 신호(DQ)의 가장 높은 제4 레벨(V4')은 2-비트 데이터 '10'에 맵핑될 수 있다. DQ 신호(DQ)의 중간 레벨들(V2', V3')은 2-비트 데이터 '01, 11'에 맵핑될 수 있다. 예시적 실시예로, 제2 내지 제4 레벨(V2'~V4')은 도 2a의 제2 내지 제4 레벨(V2~V4)보다 낮을 수 있다. 이에 따라, DQ 신호(DQ)의 인접 레벨들 간의 간격(ITV')은 도 2a의 DQ 신호(DQ)의 인접 레벨들 간의 간격(ITV)보다 작을 수 있다. 한편, 예시적 실시예로, DQ 신호(DQ)의 인접 레벨들 간의 트랜지션 슬로프(S)는 도 2a의 DQ 신호(DQ)와 동일할 수 있다.
도 2c는 로우 동작 주파수 조건에서의 DQ 신호(DQ)를 나타낸다. 도 2c는 로우 동작 주파수 조건에서 도 1의 드라이버(126)의 드라이빙 세기가 도 2a보다 작아지도록 스케일링되어 생성된 DQ 신호(DQ)를 도시한다. DQ 신호(DQ)의 가장 낮은 제1 레벨(V1)은 2-비트 데이터 '00'에 맵핑될 수 있으며, DQ 신호(DQ)의 가장 높은 제4 레벨(V4)은 2-비트 데이터 '10'에 맵핑될 수 있다. DQ 신호(DQ)의 중간 레벨들(V2, V3)은 2-비트 데이터 '01, 11'에 맵핑될 수 있다. 예시적 실시예로, DQ 신호(DQ)의 인접 레벨들 간의 트랜지션 슬로프(S')은 도 2a의 DQ 신호(DQ)의 인접 레벨들 간의 트랜지션 슬로프(S)보다 완만할 수 있다. 한편, DQ 신호(DQ)의 제1 내지 제4 레벨(V1~V4)은 도 2a의 DQ 신호(DQ)와 동일하며, 이에 따라, 인접 레벨들 간의 간격(ITV)도 동일할 수 있다.
도 2b 및 도 2c에서는 각각 DQ 신호(DQ)의 인접 레벨들 간의 간격과 인접 레벨들 간의 트랜지션 슬로프가 독립적으로 스케일링되는 예시적 실시예를 도시하고 있으나, 이에 국한되지 않고, DQ 신호(DQ)의 인접 레벨들 간의 간격과 인접 레벨들 간의 트랜지션 슬로프가 상보적으로 동시에 스케일링될 수 있다. 또한, 동작 주파수 조건은 높은 동작 주파수 조건, 낮은 동작 주파수 조건 이외에 세분화될 수 있으며, 세분화된 동작 주파수 조건에 부합하여 DQ 신호(DQ)의 인접 레벨들 간의 간격과 인접 레벨들 간의 트랜지션 슬로프는 다양하게 스케일링될 수 있다.
도 3a 내지 도 3c는 도 1의 DQ 스케일러(124)의 예시적 실시예에 따른 동작을 구체적으로 설명하기 위한 도면이다.
도 3a를 참조하면, DQ 스케일러(124)는 전원 전압 스케일링 회로(124_1)를 포함하고, 드라이버(126)는 제1 및 제2 드라이빙 회로(126_1, 126_2)를 포함할 수 있다. 예시적 실시예에 따른 전원 전압 스케일링 회로(124_1)는 제1 전원 전압(VDD1) 및 동작 주파수 정보(OFI)를 수신하고, 동작 주파수 정보(OFI)를 기반으로 제1 전원 전압(VDD1)을 제2 전원 전압(VDD2)으로 스케일링할 수 있다. 전술한 바와 같이, 동작 주파수 정보(OFI)는 메모리 장치의 동작 주파수 조건을 나타낼 수 있다. 제2 전원 전압(VDD2)는 적어도 두 개의 레벨들 중 어느 하나의 레벨을 갖도록 스케일링될 수 있으며, 제1 및 제2 드라이빙 회로(126_1, 126_2)에 제공될 수 있다.
제1 드라이빙 회로(126_1)는 제2 전원 전압(VDD2)이 직접 제공되는 제1 풀-업 회로(126_11) 및 접지된 제1 풀-다운 회로(126_12)를 포함하고, 제2 드라이빙 회로(126_2)는 제2 전원 전압(VDD2)이 직접 제공되는 제2 풀-업 회로(126_21) 및 접지된 제2 풀-다운 회로(126_22)를 포함할 수 있다. 제1 풀-업 회로(126_11)와 제1 풀-다운 회로(126_12)가 연결된 노드, 제2 풀-업 회로(126_21)와 제2 풀-다운 회로(126_22)가 연결된 노드에서 DQ 신호(DQ)가 출력될 수 있다. 드라이버(126)에 관한 구체적인 구성은 도 6에서 후술한다.
도 3b를 더 참조하면, 전원 전압 스케일링 회로(124_1)는 비교기(124_11), 선택기(124_12), 제1 및 제2 전압 레귤레이터(124_13, 124_14)를 포함할 수 있다. 일 예로, 제1 및 제2 전압 레귤레이터는(124_13, 124_14)는 LDO(LowDropOut) 레귤레이터로 구현될 수 있다. 비교기(124_11)는 동작 주파수 정보(OFI)를 수신하여, 제1 기준치(Ref_1)와 비교할 수 있다. 비교기(124_11)는 비교 결과 신호(CR)를 생성하여 선택기(124_12)에 제공할 수 있다. 선택기(124_12)는 비교 결과 신호(CR)를 기반으로 제1 및 제2 전압 레귤레이터(124_13, 124_14) 중 어느 하나를 선택하여 제2 전원 전압(VDD2_1, VDD2_2)을 생성할 수 있다. 제1 및 제2 전압 레귤레이터(124_13, 124_14)는 각각 제1 전원 전압(VDD1)을 수신하여 상이한 레벨을 갖는 제2 전원 전압(VDD2_1, VDD2_2)을 생성할 수 있다. 예를 들어, 제1 전압 레귤레이터(124_13)가 제2 전압 레귤레이터(124_14)보다 더 높은 레벨을 갖는 제2 전원 전압(VDD2_1)을 생성하는 것을 가정하는 때에, 제1 전압 레귤레이터(124_13)는 비교적 높은 동작 주파수 조건에서 선택되어 제2 전원 전압(VDD2_1)을 출력하고, 제2 전압 레귤레이터(124_14)는 비교적 낮은 동작 주파수 조건에서 선택되어 제2 전원 전압(VDD2_2)을 출력할 수 있다.
한편, 전술한 바와 같이, 동작 주파수 조건이 세분화되어 제2 전원 전압의 레벨은 더 다양해질 수 있으며, 이 때에, 전원 전압 스케일링 회로(124_1)는 더 많은 제1 기준치들과 동작 주파수 정보(OFI)를 비교하는 비교기(124_11)를 포함하고, 더 많은 개수의 전압 레귤레이터들을 포함할 수 있다.
도 3c는 다양한 동작 주파수 조건들에서의 드라이버(126, 도 3a)에 제공되는 제2 전원 전압의 레벨(VDD level)의 스케일링 방식을 설명하기 위한 테이블도이다. 제1 테이블(TB_1)을 참조하면, 동작 주파수 조건들은 동작 주파수 값에 따라 제1 내지 제j 범위(RG_1~RG_j)로 구분될 수 있으며, 제1 내지 제j 범위(RG_1~RG_j) 각각에 대응하는 제2 전원 전압의 레벨(VDD level)은 제1 내지 제j 전원 전압 레벨(VDD_LV_1~VDD_LV_j)에 해당될 수 있다.
예를 들어, 전원 전압 스케일링 회로(124_1)는 동작 주파수 정보(OFI)의 동작 주파수 조건이 제1 범위(RG_1)에 매칭되는 때에 제1 전원 전압 레벨(VDD_LV_1)을 갖는 제2 전원 전압(VDD2)을 제1 전원 전압(VDD1)으로부터 스케일링하여 제1 및 제2 드라이빙 회로(126_1, 126_2)에 제공할 수 있다.
도 4a 내지 도 4c는 도 1의 DQ 스케일러(124)의 다른 예시적 실시예에 따른 동작을 구체적으로 설명하기 위한 도면이다.
도 4a를 참조하면, DQ 스케일러(124)는 드라이빙 세기 스케일링 회로(124_2)를 포함하고, 드라이버(126a)는 제1 및 제2 드라이빙 회로(126_1a, 126_2a)를 포함할 수 있다. 예시적 실시예에 따른 드라이빙 세기 스케일링 회로(124_2)는 동작 주파수 정보(OFI)를 수신하고, 동작 주파수 정보(OFI)를 기반으로 드라이버(126a)의 드라이빙 세기를 스케일링할 수 있다. 구체적으로, 드라이빙 세기 스케일링 회로(124_2)는 동작 주파수 정보(OFI)를 기반으로 제1 내지 제4 코드 신호(Code_PU_1, Code_PD_1, Code_PU_2, Code_PD_2)를 생성할 수 있다. 일 예로, 제1 코드 신호(Code_PU_1)는 제1 풀-업 회로(126_11a)에 제공되어 제1 풀-업 회로(126_11a)의 드라이빙 세기를 스케일링하고, 제2 코드 신호(Code_PD_1)는 제1 풀-다운 회로(126_12a)에 제공되어 제1 풀-다운 회로(126_12a)의 드라이빙 세기를 스케일링하고, 제3 코드 신호(Code_PU_2)는 제2 풀-업 회로(126_21a)에 제공되어 제2 풀-업 회로(126_21a)의 드라이빙 세기를 스케일링하며, 제4 코드 신호(Code_PD_2)는 제2 풀-다운 회로(126_22a)에 제공되어 제2 풀-다운 회로(126_22a)의 드라이빙 세기를 스케일링할 수 있다.
예시적 실시예로, 제1 내지 제4 코드 신호(Code_PU_1, Code_PD_1, Code_PU_2, Code_PD_2)는 제1 풀-업 회로(126_11a), 제1 풀-다운 회로(126_12a), 제2 풀-업 회로(126_21a) 및 제2 풀-다운 회로(126_22a) 각각에 포함된 스케일링 트랜지스터들의 온/오프를 제어하기 위한 온도계(thermometer) 비트들로 구성될 수 있다. 코드 신호의 비트 수는 풀-업 회로 또는 풀-다운 회로에 포함된 스케일링 트랜지스터들의 개수에 부합할 수 있다. 이에 대한 구체적인 내용은 도 6에서 후술한다. 또한, 이하에서, 스케일링 트랜지스터는 풀-업 회로 또는 풀-다운 회로의 드라이빙 세기를 스케일링하기 위해 온/오프되는 트랜지스터로 정의될 수 있다.
한편, 제1 풀-업 회로(126_11a), 제1 풀-다운 회로(126_12a), 제2 풀-업 회로(126_21a) 및 제2 풀-다운 회로(126_22a)는 각각 제1 내지 제4 데이터 신호(DATA_PU_1, DATA_PD_1, DATA_PU_2, DATA_PD_2)를 수신할 수 있다. 제1 내지 제4 데이터 신호(DATA_PU_1, DATA_PD_1, DATA_PU_2, DATA_PD_2)는 도 1의 PAM 인코더(122)에서 출력된 인코딩 데이터(ENC)에 포함될 수 있다. 예시적 실시예로, 제1 내지 제4 데이터 신호(DATA_PU_1, DATA_PD_1, DATA_PU_2, DATA_PD_2)는 1 비트로 구성될 수 있다.
예시적 실시예로, 비교적 높은 동작 주파수 조건에서 제1 풀-업 회로(126_11a), 제1 풀-다운 회로(126_12a), 제2 풀-업 회로(126_21a) 및 제2 풀-다운 회로(126_22a)에 포함된 스케일링 트랜지스터들 중 온되는 스케일링 트랜지스터들의 개수를 늘려 드라이빙 세기를 크게할 수 있다. 또한, 비교적 낮은 동작 주파수 조건에서 제1 풀-업 회로(126_11a), 제1 풀-다운 회로(126_12a), 제2 풀-업 회로(126_21a) 및 제2 풀-다운 회로(126_22a)에 포함된 스케일링 트랜지스터들 중 온되는 스케일링 트랜지스터들의 개수를 줄여 드라이빙 세기를 줄일 수 있다. 이와 같은 제어를 통해 DQ 신호(DQ)의 인접 레벨들 간의 트랜지션 슬로프를 동작 주파수 조건에 따라 스케일링할 수 있다.
도 4b를 더 참조하면, 드라이빙 세기 스케일링 회로(124_2)는 비교기(124_21) 및 코드 생성기(124_22)를 포함할 수 있다. 비교기(124_21)는 동작 주파수 정보(OFI)를 수신하여, 제2 기준치(Ref_2)와 비교할 수 있다. 비교기(124_21)는 비교 결과 신호(CR)를 생성하여 코드 생성기(124_22)에 제공할 수 있다. 선택기(124_21)는 비교 결과 신호(CR)를 기반으로 제1 내지 제4 코드 신호(Code_PU_1, Code_PD_1, Code_PU_2, Code_PD_2)를 생성할 수 있다.
한편, 전술한 바와 같이, 동작 주파수 조건이 세분화되어 코드 신호가 가질 수 있는 값들은 더 다양해질 수 있으며, 이 때에, 드라이빙 세기 스케일링 회로(124_2)는 더 많은 제2 기준치들과 동작 주파수 정보(OFI)를 비교하는 비교기(124_21)를 포함하고, 더 다양한 값을 갖는 제1 내지 제4 코드 신호(Code_PU_1, Code_PD_1, Code_PU_1, Code_PD_2)를 생성하는 코드 생성기(124_22)를 포함할 수 있다.
도 4c는 다양한 동작 주파수 조건들에서 드라이버(126, 도 4a)의 드라이빙 세기(Driving Strength)의 스케일링 방식을 설명하기 위한 테이블도이다. 제2 테이블(TB_2)을 참조하면, 동작 주파수 조건들은 동작 주파수 값에 따라 제1 내지 제k 범위(RG_1~RG_k)로 구분될 수 있으며, 제1 내지 제k 범위(RG_1~RG_k) 각각에 대응하는 드라이빙 세기(Driving Strength)는 제1 내지 제k 세기(DS_1~DS_k)에 해당될 수 있다. 한편, 이해을 돕기 위해 제2 테이블(TB_2)에서 제1 내지 제k 세기(DS_1~DS_k)로 추상화하여 표현하였지만, 이는 예시적인 실시예로, 온되는(또는, 오프되는) 스케일링 트랜지스터의 개수로 표현될 수 있다. 한편, 코드 생성기(124_22)는 제2 테이블(TB_2)을 기반으로 제1 내지 제4 코드 신호(Code_PU_1, Code_PD_1, Code_PU_1, Code_PD_2)를 생성할 수 있다.
도 5a 내지 도 5c는 도 1의 DQ 스케일러(124)의 또 다른 예시적 실시예에 따른 동작을 구체적으로 설명하기 위한 도면이다.
도 5a를 참조하면, DQ 스케일러(124)는 전원 전압 스케일링 회로(124_1) 및 드라이빙 세기 스케일링 회로(124_2)를 포함할 수 있다. 예시적 실시예로, 전원 전압 스케일링 회로(124_1) 및 드라이빙 세기 스케일링 회로(124_2)는 각각 동작 주파수 정보(OFI)를 수신하여 동작 주파수 정보(OFI)를 기반으로 드라이버에 제공되는 전원 전압 및 드라이버의 드라이빙 세기를 동시에 스케일링할 수 잇다.
도 5b는 다양한 동작 주파수 조건들에서의 드라이버(126, 도 1)에 제공되는 제2 전원 전압의 레벨(VDD level) 및 드라이버(126, 도 1)의 드라이빙 세기(Driving Strength)의 스케일링 방식을 설명하기 위한 테이블도이다. 제3 테이블(TB_3)을 참조하면, 동작 주파수 조건들은 동작 주파수 값에 따라 제1 내지 제f 범위(RG_1~RG_f)로 구분될 수 있으며, 제1 내지 제f 범위(RG_1~RG_f) 각각에 대응하는 제2 전원 전압의 레벨(VDD level)은 제1 내지 제f 전원 전압 레벨(VDD_LV_1~VDD_LV_f)에 해당하고, 제1 내지 제f 범위(RG_1~RG_f) 각각에 대응하는 드라이빙 세기(Driving Strength)는 제1 내지 제f 세기(DS_1~DS_f)에 해당될 수 있다.
도 5c를 더 참조하면, DQ 스케일러(124)는 도 5a의 DQ 스케일러(124)보다 인에이블/디스에이블 제어 회로(124_3)를 더 포함할 수 있다. 예시적 실시예로, 인에이블/디스에이블 제어 회로(124_3)는 동작 주파수 정보(OFI)를 수신하고, 동작 주파수 정보(OFI)를 기반으로 제1 및 제2 인에이블/디스에이블 신호(ES1, ES2)를 생성하여 전원 전압 스케일링 회로(124_1) 및 드라이빙 세기 스케일링 회로(124_2) 에 각각 제공할 수 있다. 즉, 메모리 장치의 동작 주파수 조건에 따라 전원 전압 스케일링 회로(124_1) 및 드라이빙 세기 스케일링 회로(124_2) 중 적어도 하나를 선택적으로 인에이블 또는 디스에이블시킬 수 있다.
인에이블/디스에이블 제어 회로(124_3)의 구성을 통해 DQ 신호의 인접 레벨들 간의 간격 및 인접 레벨들 간의 트랜지션 슬로프가 상호 독립적으로 스케일링되거나, 상보적으로 스케일링될 수 있다.
도 6은 본 개시의 예시적 실시예에 따른 드라이버(126a)를 구체적으로 나타내는 회로도이다. 다만, 도 6의 드라이버(126a)의 구현예는 예시적 실시예에 불과한 바, 이에 국한되지 않으며, 본 개시의 기술적 사상에 따른 동작을 지원할 수 있도록 트랜지스터들의 다양한 조합으로 풀-업 회로(126_11a, 126_21a)와 풀-다운 회로(126_12a, 126_22a)가 구성될 수 있음은 충분히 이해될 것이다.
도 6을 참조하면, 드라이버(126a)는 제1 풀-업 회로(126_11a), 제1 풀-다운 회로(126_12a), 제2 풀-업 회로(126_21a) 및 제2 풀-다운 회로(126_22a)를 포함할 수 있다. 제1 풀-업 회로(126_11a)는 제1 내지 제n pMOS 스케일링 트랜지스터(pTR_a11~pTR_an1), 제1 내지 제n pMOS 트랜지스터(pTR_a12~pTR_an2)를 포함할 수 있다. 제1 풀-다운 회로(126_12a)는 제1 내지 제n nMOS 스케일링 트랜지스터(nTR_a11~nTR_an1), 제1 내지 제n nMOS 트랜지스터(nTR_a12~nTR_an2)를 포함할 수 있다. 제2 풀-업 회로(126_21a)는 제n+1 내지 제2n pMOS 스케일링 트랜지스터(pTR_b11~pTR_bn1), 제n+1 내지 제2n pMOS 트랜지스터(pTR_b12~pTR_bn2)를 포함할 수 있다. 제2 풀-다운 회로(126_22a)는 제n+1 내지 제2n nMOS 스케일링 트랜지스터(nTR_b11~nTR_bn1), 제n+1 내지 제2n nMOS 트랜지스터(nTR_b12~nTR_bn2)를 포함할 수 있다.
예시적 실시예로, PAM4 에 기반된 DQ 신호(DQ)를 출력하는 드라이버(126)에서 제1 풀-업 회로(126_11a) 및 제1 풀-다운 회로(126_12a)는 MSB(Most Significant Bit)에 대응하는 제1 및 제2 데이터 신호(Data_PU_1, Data_PD_1)를 각각 수신하고, 제2 풀-업 회로(126_21a) 및 제2 풀-다운 회로(126_22a)는 LSB(Least Significant Bit)에 대응하는 제3 및 제4 데이터 신호(Data_PU_2, Data_PD_2)를 각각 수신할 수 있다. 제1 풀-업 회로(126_11a) 및 제1 풀-다운 회로(126_12a)에 포함된 트랜지스터들은, 제2 풀-업 회로(126_21a) 및 제2 풀-다운 회로(126_22a)에 포함된 트랜지스터들보다 동일한 조건에서 더 많은 전류가 흐를 수 있는 특성을 가질 수 있다. 예를 들어, 제1 풀-업 회로(126_11a) 및 제1 풀-다운 회로(126_12a)에 포함된 트랜지스터들은, 제2 풀-업 회로(126_21a) 및 제2 풀-다운 회로(126_22a)에 포함된 트랜지스터들보다 채널 너비 또는 크기가 클 수 있다.
예시적 실시예로, 제1 풀-업 회로(126_11a)의 제1 내지 제n pMOS 스케일링 트랜지스터(pTR_a11~pTR_an1)는 게이트 단자를 통해 제1 코드 신호(Code_PU_1<n:1>)를 수신하고, 소스 단자를 통해 제2 전원 전압(VDD2)을 수신하며, 제1 내지 제n pMOS 트랜지스터(pTR_a12~pTR_an2)는 게이트 단자를 통해 제1 데이터 신호(Data_PU_1)를 수신할 수 있다. 제1 내지 제n pMOS 스케일링 트랜지스터(pTR_a11~pTR_an1)의 드레인 단자는 제1 내지 제n pMOS 트랜지스터(pTR_a12~pTR_an2)의 드레인 단자와 연결될 수 있다.
예시적 실시예로, 제1 풀-다운 회로(126_12a)의 제1 내지 제n nMOS 스케일링 트랜지스터(nTR_a11~nTR_an1)는 게이트 단자를 통해 제2 코드 신호(Code_PD_1<n:1>)를 수신하고, 소스 단자를 통해 접지되며, 제1 내지 제n nMOS 트랜지스터(nTR_a12~nTR_an2)는 게이트 단자를 통해 제2 데이터 신호(Data_PD_1)를 수신할 수 있다. 제1 내지 제n nMOS 스케일링 트랜지스터(nTR_a11~nTR_an1)의 드레인 단자는 제1 내지 제n nMOS 트랜지스터(nTR_a12~nTR_an2)의 드레인 단자와 연결될 수 있다.
예시적 실시예로, 제2 풀-업 회로(126_21a)의 제n+1 내지 제2n pMOS 스케일링 트랜지스터(pTR_b11~pTR_bn1)는 게이트 단자를 통해 제3 코드 신호(Code_PU_2<n:1>)를 수신하고, 소스 단자를 통해 제2 전원 전압(VDD2)을 수신하며, 제n+1 내지 제2n pMOS 트랜지스터(pTR_b12~pTR_bn2)는 게이트 단자를 통해 제3 데이터 신호(Data_PU_2)를 수신할 수 있다. 제n+1 내지 제2n pMOS 스케일링 트랜지스터(pTR_b11~pTR_bn1)의 드레인 단자는 제n+1 내지 제2n pMOS 트랜지스터(pTR_b12~pTR_bn2)의 드레인 단자와 연결될 수 있다.
예시적 실시예로, 제2 풀-다운 회로(126_22a)의 제n+1 내지 제2n nMOS 스케일링 트랜지스터(nTR_b11~nTR_bn1)는 게이트 단자를 통해 제4 코드 신호(Code_PD_2<n:1>)를 수신하고, 소스 단자를 통해 접지되며, 제n+1 내지 제2n nMOS 트랜지스터(nTR_b12~nTR_bn2)는 게이트 단자를 통해 제4 데이터 신호(Data_PD_2)를 수신할 수 있다. 제n+1 내지 제2n nMOS 스케일링 트랜지스터(nTR_b11~nTR_bn1)의 드레인 단자는 제n+1 내지 제2n nMOS 트랜지스터(nTR_b12~nTR_bn2)의 드레인 단자와 연결될 수 있다.
전술한 바와 같이, 드라이버(126a)는 동작 주파수 조건에 따라 가변적인 제2 전원 전압(VDD2)을 수신함으로써 인접 레벨들 간의 간격이 스케일링된 DQ 신호(DQ)를 출력할 수 있다. 또한, 드라이버(126a)는 동작 주파수 조건에 따라 온된 스케일링 트랜지스터 개수를 제어하기 위한 제1 내지 제4 코드 신호(Code_PU_1<n:1>, Code_PD_1<n:1>, Code_PU_2<n:1>, Code_PU_2<n:1>)를 수신함으로써 인접 레벨들 간의 트랜지션 슬로프가 스케일링된 DQ 신호(DQ)를 출력할 수 있다.
다만, 도 6에 도시된 드라이버(126a)는 PAM4에 기반된 DQ 신호(DQ)를 생성하기 위한 예시적 회로도에 불과한 바, 이에 국한되지 않으며, 드라이버(126a)는 다양한 회로도로 구현될 수 있으며, 더 나아가, PAMn 기반된 DQ 신호(DQ)를 본 개시의 예시적 실시예들에 따라 스케일링하여 출력할 수 있는 회로도로 구현될 수 있다.
도 7a 및 도 7b는 드라이빙 세기 스케일링 회로(122_2)을 포함하는 PAM 인코더(122)의 동작을 설명하기 위한 도면이다. 한편, 도 7b의 드라이버(126b)의 구현예는 예시적 실시예에 불과한 바, 이에 국한되지 않으며, 본 개시의 기술적 사상에 따른 동작을 지원할 수 있도록 트랜지스터들의 다양한 조합으로 풀-업 회로(126_11b, 126_21b)와 풀-다운 회로(126_12b, 126_22b)가 구성될 수 있음은 충분히 이해될 것이다. 또한, 이하에서는, 도 6에서의 설명과 중복되는 내용은 생략한다.
도 7a를 참조하면, PAM 인코더(122)는 드라이빙 세기 스케일링 회로(122_2)를 포함할 수 있다. 예시적 실시예에 따른 드라이빙 세기 스케일링 회로(122_2)를 포함하는 PAM 인코더(122)는 동작 주파수 정보(OFI)를 수신하고, 동작 주파수 정보(OFI)를 기반으로 제1 내지 제4 데이터 신호(Data_PU_1', DATA_PD_1', DATA_PU_2', DATA_PD_2')를 생성할 수 있다. 제1 내지 제4 데이터 신호(DATA_PU_1', DATA_PD_1', DATA_PU_2', DATA_PD_2')는 드라이버(126b)의 드라이빙 세기를 스케일링하는 동시에 DQ 신호(DQ)를 생성하도록 구현될 수 있다.
도 7b를 더 참조하면, 드라이버(126b)는 제1 풀-업 회로(126_11b), 제1 풀-다운 회로(126_12b), 제2 풀-업 회로(126_21b) 및 제2 풀-다운 회로(126_22b)를 포함할 수 있다. 제1 풀-업 회로(126_11b)는 제1 내지 제n pMOS 트랜지스터(pTR_a12~pTR_an2)를 포함할 수 있다. 제1 풀-다운 회로(126_12b)는 제1 내지 제n nMOS 트랜지스터(nTR_a12~nTR_an2)를 포함할 수 있다. 제2 풀-업 회로(126_21b)는 제n+1 내지 제2n pMOS 트랜지스터(pTR_b12~pTR_bn2)를 포함할 수 있다. 제2 풀-다운 회로(126_22b)는 제n+1 내지 제2n nMOS 트랜지스터(nTR_b12~nTR_bn2)를 포함할 수 있다.
제1 내지 제4 데이터 신호(DATA_PU_1', DATA_PD_1', DATA_PU_2', DATA_PD_2')를 통해 제1 풀-업 회로(126_11b), 제1 풀-다운 회로(126_12b), 제2 풀-업 회로(126_21b) 및 제2 풀-다운 회로(126_22b)의 각각에 포함된 트랜지스터들 중 활성화된 트랜지스터 개수와 비활성화된 트랜지스터 개수가 동작 주파수 정보(OFI)에 부합하는 드라이빙 세기에 따라 조절될 수 있다. 예를 들어, 제1 풀-업 회로(126_11b)의 드라이빙 세기를 크게하기 위해 제1 데이터 신호(DATA_PU_1')를 통해 제1 내지 제n pMOS 트랜지스터(pTR_a12~pTR_an2) 중 활성화된 트랜지스터의 개수가 많아질 수 있다.
이와 같은 방식을 통해, 드라이빙 세기를 스케일링하기 위하여 드라이버(126b)는 스케일링 트랜지스터들을 별도로 구비할 필요가 없고, 그 결과, 드라이버(126b)의 회로 사이즈와 전력 소모를 줄일 수 있는 효과가 있다.
도 8은 본 개시의 예시적 실시예에 따른 메모리 장치(300)의 구체적인 블록도이다.
도 8을 참조하면, 메모리 장치(300)는 메모리 셀 어레이(310), 로우 디코더(320), 컬럼 디코더(330), 제어 로직 회로(340), 입출력 센스앰프(350), 입출력 게이팅 회로(360) 및 데이터 입출력 회로(370)를 포함할 수 있다.
메모리 셀 어레이(310)는 복수의 워드 라인들 및 복수의 비트 라인들에 연결된 메모리 셀들을 포함할 수 있으며, 로우 디코더(320)는 외부로부터의 로우 어드레스에 응답하여 워드 라인들에 대한 선택 동작을 수행할 수 있다. 또한, 컬럼 디코더(330)는 외부로부터의 컬럼 어드레스에 응답하여 비트 라인들에 대한 선택 동작을 수행할 수 있다.
제어 로직 회로(340)는 메모리 장치(300) 내부의 전반적인 동작을 제어할 수 있다. 일 예로서, 제어 로직 회로(340) 메모리 컨트롤러로부터의 커맨드에 응답하여 메모리 장치(300) 내부의 각종 회로 블록들을 제어할 수 있다. 일 예로서, 제어 로직 회로(340)는 데이터 프로그램 동작시, 데이터 입출력 회로(370), 입출력 게이팅 회로(360) 및 입출력 센스앰프(350)를 제어하여 DQ 신호(DQ)에 포함된 프로그램 데이터를 메모리 셀 어레이(310)에 제공할 수 있다.
예시적 실시예에 따른 프로그램 데이터를 포함하는 DQ 신호(DQ)는, 메모리 컨트롤러로부터 수신될 수 있으며, 메모리 컨트롤러에서 동작 주파수 조건에 부합하는 DQ 파라미터로 스케일링된 것일 수 있다. 일 예로, 메모리 컨트롤러로부터 수신되는 DQ 신호(DQ)는 메모리 컨트롤러의 동작 주파수 조건에 따라 인접 레벨들 간의 간격 및 인접 레벨들 간의 트랜지션 슬로프 중 적어도 하나가 메모리 컨트롤러로부터 스케일링될 수 있다. 즉, 서로 다른 동작 주파수 조건에서 메모리 컨트롤러로부터 수신되는 DQ 신호들(DQ)은 인접 레벨들 간의 간격 및 인접 레벨들 간의 트랜지션 슬로프 중 적어도 하나가 상이할 수 있다.
또한, 일 예로서, 제어 로직 회로(340)는 데이터 리드 동작시, 입출력 센스앰프(350), 입출력 게이팅 회로(360) 및 데이터 입출력 회로(370)를 제어하여 리드 데이터를 포함하는 DQ 신호(DQ)를 메모리 컨트롤러에 제공할 수 있다. 데이터 입출력 회로(370)는 본 개시의 예시적 실시예들에 따른 송신기(372)를 포함할 수 있으며, 송신기(372)는 전술된 실시예들에 따라 DQ 신호(DQ)를 동작 주파수 조건에 부합하도록 스케일링할 수 있다.
예시적 실시예로, 메모리 장치(300)는 메모리 컨트롤러로부터 수신되는 MRS(Mode Register Set) 신호(MRS)로부터 동작 주파수 정보를 획득할 수 있다. 일 예로, 동작 주파수 정보는 카스 레이턴시(CAS latency), 라이트 리커버리 타임(Write Recovery time) 등과 같은 메모리 장치의 동작 주파수와 관련된 정보를 포함할 수 있다. 메모리 장치(300)는 동작 주파수 정보로부터 본인의 동작 주파수 조건을 인지할 수 있다.
도 9a 및 도 9b는 본 개시의 예시적 실시예에 따른 메모리 장치(300a, 300b)의 구현예를 설명하기 위한 블록도이다.
도 9a를 참조하면, 메모리 장치(300a)는 제어 로직 회로(340a), 송신기(372a) 및 어드레스 레지스터(380a)를 포함할 수 있다. 제어 로직 회로(340a)는 모드 레지스터(342a)를 포함할 수 있다. 제어 로직 회로(340a)는 메모리 컨트롤러로부터 인가되는 커맨드 관련 신호들, 예컨대, 칩 선택 신호(chip select; /CS), 로우 어드레스 스트로브 신호(Row Address Strobe; /RAS), 컬럼 어드레스 스트로브 신호(Column Address Strobe; /CAS), 라이트 인에이블 신호(Write Enable; /WE) 및 클록 인에이블 신호(Clock Enable; /CKE) 등을 수신하고, 이를 디코딩하여 디코딩된 커맨드를 내부적으로 발생할 수 있다.
어드레스 레지스터(380a)는 메모리 장치(300a)의 복수의 어드레스 패드들을 통해 어드레스 신호(ADDR)를 수신하고, 수신된 어드레스 신호(ADDR)를 메인 클록(CK) 또는 반전 클록 신호에 동기하여 제어 로직 회로(340a)에 제공할 수 있다. 한편, 일 예로, 어드레스 레지스터(380a)는 어드레스 패드들을 통해 MRS 신호(MRS)를 수신할 수 있으며, 수신된 MRS 신호(MRS)를 모드 레지스터(342a)에 제공할 수 있다. MRS 신호(MRS)는 모드 레지스터의 동작 모드를 지정하기 위한 신호일 수 있으며, 메모리 장치(300a)의 동작 주파수 정보(OFI)를 포함할 수 있다.
예시적 실시예로, 송신기(372a)는 DQ 스케일러(372a_1)를 포함할 수 있으며, 모드 레지스터(342a)는 동작 주파수 정보(OFI)를 DQ 스케일러(372a_1)에 제공할 수 있다. DQ 스케일러(372a_1)는 동작 주파수 정보(OFI)를 기반으로 DQ 신호를 스케일링하기 위한 DQ 스케일링 신호(DQ_SC)를 생성할 수 있다. DQ 스케일러(372a_1)의 구체적인 동작은 전술된 바, 이하 생략한다.
한편, 도 9a의 구현예는 예시적인 실시예에 불과한 바, 이에 국한되지 않고, 다양한 구현이 가능하며, 어드레스 레지스터(380a)가 직접 MRS 신호(MRS)를 DQ 스케일러(372a_1)에 제공하는 구현예도 가능할 수 있다.
도 9b를 더 참조하면, 도 9a와 비교하여, 제어 로직 회로(340b)는 DQ 스케일러(344b)를 더 포함할 수 있다. DQ 스케일러(344b)는 어드레스 레지스터(380b)로부터 MRS 신호(MRS)를 수신하여, MRS 신호(MRS)로부터 동작 주파수 정보를 획득할 수 있다. DQ 스케일러(344b)는 동작 주파수 정보를 기반으로 DQ 신호를 스케일링하기 위한 DQ 스케일링 신호(DQ_CS)를 생성하여 송신기(372b)에 포함된 드라이버(372b_1)에 제공할 수 있다. 드라이버(372b_1)는 DQ 스케일링 신호(DQ_CS)에 응답하여 동작 주파수 조건에 부합하는 DQ 파라미터로 스케일링된 DQ 신호를 출력할 수 있다.
도 10 내지 도 13은 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법을 설명하기 위한 블록도이다. 이하에서 서술되는 실시예들은, 메모리 컨트롤러에서도 적용될 수 있으며, 메모리 컨트롤러로부터 스케일링된 DQ 신호는 메모리 장치 또는 호스트로 출력될 수 있다.
도 10을 참조하면, 단계 S100에서 메모리 장치는 동작 주파수 정보를 획득할 수 있다. 동작 주파수 정보는 메모리 장치의 동작 주파수 조건을 나타내는 것으로, 메모리 장치는 동작 주파수 정보로부터 메모리 장치의 동작 주파수를 인지할 수 있다. 단계 S120에서 메모리 장치는 동작 주파수 조건에 부합하는 DQ 스케일링 신호를 생성할 수 있다. DQ 스케일링 신호는 DQ 신호의 인접 레벨들 간의 간격 및 인접 레벨들 간의 트랜지션 슬로프 중 적어도 하나를 스케일링하기 위한 것일 수 있다. 단계 S140에서 메모리 장치는 DQ 스케일링 신호를 기반으로 PAMn 에 기반된 DQ 신호를 스케일링하여 생성하고, 이를 메모리 컨트롤러로 출력할 수 있다.
도 11을 더 참조하면, 단계 S100에 후속하여, 단계 S122_1에서 메모리 장치는 현재 메모리 장치의 동작 주파수가 어떠한 동작 주파수 조건에 매칭되는지 확인할 수 있다. 예를 들어, 도 3c의 제1 테이블(TB_1)을 참조하여 현재 메모리 장치의 동작 주파수와 매칭되는 동작 주파수 조건을 확인할 수 있다. 단계 S124_1에서 메모리 장치는 동작 주파수 조건에 부합하는 전원 전압을 결정할 수 있다. 단계 S124_1에서 메모리 장치는 결정된 전원 전압을 메모리 장치 내의 드라이버에 제공함으로써, DQ 신호의 인접 레벨들 간의 간격을 스케일링할 수 있다. 이후, 단계 S140이 후속될 수 있다.
도 12를 더 참조하면, 단계 S100에 후속하여, 단계 122_2에서 메모리 장치는 현재 메모리 장치의 동작 주파수가 어떠한 동작 주파수 조건에 매칭되는지 확인할 수 있다. 예를 들어, 도 4c의 제2 테이블(TB_2)을 참조하여 현재 메모리 장치의 동작 주파수와 매칭되는 동작 주파수 조건을 확인할 수 있다. 단계 S124_2에서 메모리 장치는 동작 주파수 조건에 부합하는 드라이빙 세기를 결정할 수 있다. 단계 S126_2에서 메모리 장치는 결정된 드라이빙 세기에 따른 코드 신호를 메모리 장치 내의 드라이버에 제공함으로써, DQ 신호의 인접 레벨들 간의 트랜지션 슬로프를 스케일링할 수 있다. 이후, 단계 S140이 후속될 수 있다.
도 13을 더 참조하면, 단계 S100에 후속하여, 단계 122_3에서 메모리 장치는 현재 메모리 장치의 동작 주파수가 어떠한 동작 주파수 조건에 매칭되는지 확인할 수 있다. 예를 들어, 도 5b의 제3 테이블(TB_3)을 참조하여 현재 메모리 장치의 동작 주파수와 매칭되는 동작 주파수 조건을 확인할 수 있다. 단계 S124_3에서 메모리 장치는 동작 주파수 조건에 부합하는 전원 전압 및 드라이빙 세기를 결정할 수 있다. 단계 S126_3에서 메모리 장치는 결정된 전원 전압 및 결정된 드라이빙 세기에 따른 코드 신호를 메모리 장치 내의 드라이버에 제공함으로써, DQ 신호의 인접 레벨들 간의 간격 및 인접 레벨들 간의 트랜지션 슬로프를 스케일링할 수 있다. 이후, 단계 S140이 후속될 수 있다.
도 14 및 도 15는 본 개시의 예시적 실시예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 14를 참조하면, 단계 S200에서 메모리 컨트롤러는 메모리 장치에 제1 리드 커맨드를 전송할 수 있다. 단계 S210에서 메모리 장치는 제1 리드 커맨드에 응답하여 제1 리드 데이터를 메모리 셀 어레이로부터 리드할 수 있다. 단계 S220에서 제1 리드 데이터 및 메모리 장치의 제1 동작 주파수 조건에 부합하는 제1 DQ 파라미터를 기반으로 제1 DQ 신호를 생성할 수 있다. 메모리 장치의 제1 동작 주파수 조건은 메모리 컨트롤러로부터 단계 S200 전에 미리 수신되어 메모리 장치가 인지할 수 있다. 단계 S230에서 메모리 장치는 제1 동작 주파수 조건에 부합하는 제1 DQ 파라미터로 스케일링된 제1 DQ 신호를 메모리 컨트롤로에 전송할 수 있다.
단계 S230 이후 소정의 시간이 지난 후, 단계 S240에서 메모리 컨트롤러는 메모리 장치에 제2 리드 커맨드를 전송할 수 있다. 단계 S250에서 메모리 장치는 제2 리드 커맨드에 응답하여 제2 리드 데이터를 메모리 셀 어레이로부터 리드할 수 있다. 단계 S260에서 제2 리드 데이터 및 메모리 장치의 제2 동작 주파수 조건에 부합하는 제2 DQ 파라미터를 기반으로 제2 DQ 신호를 생성할 수 있다. 메모리 장치의 제2 동작 주파수 조건은 메모리 컨트롤러로부터 단계 S240 전에 미리 수신되어 메모리 장치가 인지할 수 있다. 단계 S270에서 메모리 장치는 제2 동작 주파수 조건에 부합하는 제2 DQ 파라미터로 스케일링된 제2 DQ 신호를 메모리 컨트롤로에 전송할 수 있다.
일 예로, 제1 동작 주파수 조건과 제2 동작 주파수 조건이 상이한 때에, 제1 DQ 신호의 인접 레벨들 간의 간격 및 인접 레벨들 간의 트랜지션 슬로프 중 적어도 하나가 제2 DQ 신호와 상이할 수 있다. 예를 들어, 제1 동작 주파수 조건이 제2 동작 주파수 조건보다 낮은 때에는, 제1 DQ 신호의 인접 레벨들 간의 간격은 제2 DQ 신호의 인접 레벨 간의 간격보다 작거나, 제1 DQ 신호의 인접 레벨들 간의 트랜지션 슬로프는 제2 DQ 신호의 인접 레벨들 간의 트랜지션 슬로프보다 완만할 수 있다.
도 15를 더 참조하면, 단계 S300에서 메모리 컨트롤러는 동작 주파수 정보를 포함하는 신호를 메모리 장치에 전송할 수 있다. 단계 S310에서 메모리 장치는 동작 주파수 정보를 기반으로 DQ 신호에 대한 스케일링 모드를 결정할 수 있다. 스케일링 모드는 DQ 신호의 인접 레벨들 간의 간격 및 인접 레벨들 간의 트랜지션 슬로프 중 어느 것을 스케일링할지 여부, 어느 정도로 스케일링할지를 미리 결정하여 약속한 것일 수 있다. 단계 S320에서 메모리 컨트롤러는 메모리 장치에 리드 커맨드를 전송할 수 있다. 단계 S330에서 메모리 장치는 결정된 스케일링 모드를 기반으로 DQ 신호를 생성할 수 있다. 단계 S340에서 메모리 장치는 DQ 신호를 메모리 컨트롤러(S340)에 제공할 수 있다.
도 16은 본 개시의 예시적 실시예에 따른 송신기를 포함하는 시스템들을 나타내는 블록도이다. 도 16에 도시된 바와 같이, 메모리 시스템(1000) 및 호스트 시스템(1600)은 인터페이스(1800)를 통해서 통신할 수 있고, 메모리 시스템(1000)은 메모리 컨트롤러(1200) 및 메모리 장치들(1400)을 포함할 수 있다.
인터페이스(1800)는 전기적 신호 및/또는 광신호를 사용할 수 있고, 비제한적인 예시로서, SATA(serial advanced technology attachment) 인터페이스, SATAe(SATA express) 인터페이스, SAS(serial attached small computer system interface; serial attached SCSI), USB(Universal Serial Bus) 인터페이스, PCIe(Peripheral Component Interconnect bus express) 인터페이스, 또는 이들의 조합으로 구현될 수 있다. 호스트 시스템(1600) 및 메모리 컨트롤러(1200)는 직렬 통신을 위하여 SerDes를 포함할 수 있다.
일부 실시예들에서, 메모리 시스템(1000)은 호스트 시스템(1600)과 제거 가능하게(removable) 결합됨으로써 호스트 시스템(1600)과 통신할 수 있다. 메모리 장치(1400)는 휘발성 메모리 또는 불휘발성 메모리일 수 있고, 메모리 시스템(1000)은 스토리지 시스템으로서 지칭될 수도 있다. 예를 들면, 메모리 시스템(1000)은 비제한적인 예시로서 SSD(solid-state drive or solid-state disk), 임베디드 SSD(embedded SSD; eSSD), 멀티미디어 카드(multimedia card; MMC), 임베디드 멀티미디어 카드(embedded multimedia card; eMMC) 등으로 구현될 수 있다. 메모리 컨트롤러(1200)는 인터페이스(1800)를 통해서 호스트 시스템(1600)로부터 수신된 요청에 응답하여 메모리 장치들(1400)을 제어할 수 있다.
한편, 본 개시의 예시적 실시예들이 적용된 송신기(1220, 1420, 1620)는 메모리 컨트롤러(1200), 메모리 장치들(1400) 및 호스트 시스템(1600)에 각각 포함되도록 구현될 수 있다. 송신기(1220, 1420, 1620)는 데이터 입출력 회로로 구현될 수 있다.
도 17은 본 개시의 예시적 실시예에 따른 메모리 장치를 포함하는 시스템-온-칩(2000)을 나타내는 블록도이다. 시스템-온-칩(System on Chip; SoC)(2000)은 컴퓨팅 시스템이나 다른 전자 시스템의 부품들을 집적한 집적 회로를 지칭할 수 있다. 예를 들면, 시스템-온-칩(2000) 중 하나로서 어플리케이션 프로세서(application processor; AP)는 프로세서 및 다른 기능들을 위한 부품들을 포함할 수 있다.
도 17에 도시된 바와 같이, 시스템-온-칩(2000)은 코어(2100), DSP(Digital Signal Processor)(2200), GPU(Graphic Processing Unit)(2300), 내장 메모리(2400), 통신 인터페이스(2500) 및 메모리 인터페이스(2600)를 포함할 수 있다. 시스템-온-칩(2000)의 구성요소들은 버스(2700)를 통해서 상호 통신할 수 있다.
코어(2100)는 명령어들을 처리할 수 있고, 시스템-온-칩(2000)에 포함된 구성요소들의 동작을 제어할 수 있다. 예를 들면, 코어(2000)는 일련의 명령어들을 처리함으로써, 운영체제를 구동할 수 있고, 운영체제 상의 어플리케이션들을 실행할 수 있다. DSP(2200)는 디지털 신호, 예컨대 통신 인터페이스(2500)로부터 제공되는 디지털 신호를 처리함으로써 유용한 데이터를 생성할 수 있다. GPU(2300)는 내장 메모리(2400) 또는 메모리 인터페이스(2600)로부터 제공되는 이미지 데이터로부터 디스플레이 장치를 통해서 출력되는 영상을 위한 데이터를 생성할 수도 있고, 이미지 데이터를 인코딩할 수도 있다. 내장 메모리(2400)는 코어(2100), DSP(2200) 및 GPU(2300)가 동작하는데 필요한 데이터를 저장할 수 있다. 메모리 인터페이스(2600)는 시스템-온-칩(2000)의 외부 메모리, 예컨대 DRAM(Dynamic Random Access Memory), 플래시 메모리 등에 대한 인터페이스를 제공할 수 있다.
통신 인터페이스(2500)는 시스템-온-칩(2000) 외부와의 직렬 통신을 제공할 수 있다. 예를 들면, 통신 인터페이스(2500)는 이더넷(Ethernet)에 접속할 수 있고, 직렬 통신을 위하여 SerDes를 포함할 수 있다.
한편, 본 개시의 예시적 실시예들이 적용된 송신기 구성은 통신 인터페이스(2500) 또는 메모리 인터페이스(2600)에 적용될 수 있다. 구체적으로, 통신 인터페이스(2500) 또는 메모리 인터페이스(2600)로부터 출력되는 PAMn에 기반된 신호는 시스템-온-칩(2000)의 동작 주파수 조건을 기반으로 스케일링될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 메모리 셀 어레이; 및
    상기 메모리 셀 어레이로부터 리드된 데이터를 포함하고, PAMn(n-level Pulse Amplitude Modulation)(단, n은 4 이상의 정수)에 기반된 DQ 신호를 동작 주파수 조건에 부합하는 DQ 파라미터로 스케일링하여 출력하도록 구성된 데이터 입출력 회로를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 데이터 입출력 회로는, 상이한 동작 주파수 조건에서 수신된 제1 및 제2 리드 커맨드에 각각에 응답하여 상이한 DQ 파라미터로 스케일링된 제1 및 제2 DQ 신호를 출력하도록 구성된 것을 특징으로 하는 메모리 장치.
  3. 제2항에 있어서,
    상기 제1 DQ 신호의 인접 레벨들 간의 간격 및 인접 레벨들 간의 트랜지션 슬로프(transition slope) 중 적어도 하나는, 상기 제2 DQ 신호와 상이한 것을 특징으로 하는 메모리 장치.
  4. 제2항에 있어서,
    상기 제1 DQ 신호는, 상기 제2 DQ 신호에 대응하는 동작 주파수 조건보다 높은 동작 주파수 조건과 대응하는 때에, 상기 제1 DQ 신호의 인접 레벨들 간의 간격은, 상기 제2 DQ 신호의 인접 레벨들 간의 간격보다 더 큰 것을 특징으로 하는 메모리 장치.
  5. 제2항에 있어서,
    상기 제1 DQ 신호는, 상기 제2 DQ 신호에 대응하는 동작 주파수 조건보다 높은 동작 주파수 조건과 대응하는 때에, 상기 제1 DQ 신호의 인접 레벨들 간의 트랜지션 슬로프는, 상기 제2 DQ 신호의 인접 레벨들 간의 트랜지션 슬로프보다 더 가파른 것을 특징으로 하는 메모리 장치.
  6. 제1항에 있어서,
    상기 DQ 파라미터는, 상기 DQ 신호의 인접 레벨들 간의 간격 및 상기 DQ 신호의 인접 레벨들 간의 트랜지션 슬로프 중 적어도 하나를 포함하는 것을 특징으로 하는 메모리 장치.
  7. 제1항에 있어서,
    외부로부터 상기 동작 주파수 조건을 나타내는 신호를 수신하도록 구성된 적어도 하나의 핀을 더 포함하는 것을 특징으로 하는 메모리 장치.
  8. 제7항에 있어서,
    상기 동작 주파수 조건을 나타내는 신호는, MRS(Mode Register Set) 신호인 것을 특징으로 하는 메모리 장치.
  9. 제1항에 있어서,
    상기 데이터 입출력 회로는,
    상기 리드된 데이터에 대한 상기 PAMn 기반 인코딩을 수행하여 인코딩 데이터를 생성하도록 구성된 PAM 인코더;
    상기 동작 주파수 조건을 기반으로 DQ 스케일링 신호를 생성하도록 구성된 DQ 파라미터 스케일러; 및
    상기 인코딩 데이터를 상기 DQ 스케일링 신호를 기반으로 드라이빙하여 상기 DQ 신호를 출력하도록 구성된 드라이버를 포함하도록 구성된 메모리 장치.
  10. 제9항에 있어서,
    상기 DQ 스케일링 신호는,
    상기 드라이버의 전원 전압 및 상기 드라이버에 포함된 복수의 스케일링 트랜지스터들의 온/오프를 제어하는 코드 신호 중 적어도 하나를 포함하는 것을 특징으로 하는 메모리 장치.
  11. 제10항에 있어서,
    상기 전원 전압은, 상기 동작 주파수 조건에 따라 가변되고,
    상기 코드 신호는, 상기 복수의 스케일링 트랜지스터들이 온되는 개수가 상기 동작 주파수 조건에 따라 가변되도록 구성된 것을 특징으로 하는 메모리 장치.
  12. 제9항에 있어서,
    상기 드라이버는,
    상기 DQ 신호의 MSB(Most Significant Bit)에 대응하는 제1 풀-업 회로와 제1 풀-다운 회로; 및
    상기 DQ 신호의 LSB(Least Significant Bit)에 대응하는 제2 풀-업 회로 및 제2 풀-다운 회로를 포함하도록 구성된 것을 특징으로 메모리 장치.
  13. 제10항에 있어서,
    상기 제1 풀-업 회로 및 상기 제1 풀-다운 회로에 포함된 복수의 트랜지스터들은, 상기 제2 풀-업 회로 및 상기 제2 풀-다운 회로에 포함된 복수의 트랜지스터들과 상이한 특성을 갖도록 구성된 것을 특징으로 하는 메모리 장치.
  14. 메모리 시스템에 있어서,
    메모리 셀 어레이를 포함하도록 구성된 메모리 장치 및 상기 메모리 장치의 메모리 동작을 제어하도록 구성된 메모리 컨트롤러를 포함하고,
    상기 메모리 장치와 상기 메모리 컨트롤러는,
    PAMn(n-level Pulse Amplitude Modulation)(단, n은 4 이상의 정수)에 기반되어 상기 메모리 시스템의 동작 주파수 조건에 따라 인접 레벨들 간의 간격 및 인접 레벨들 간의 트랜지션 슬로프 중 적어도 하나가 스케일링된 DQ 신호를 상호 송수신하도록 구성된 것을 특징으로 하는 메모리 시스템.
  15. 제14항에 있어서,
    상기 DQ 신호는, 상기 동작 주파수 조건이 기준치를 초과하는 때에, 상기 간격 및 상기 트랜지션 슬로프 중 적어도 하나를 이전보다 크거나, 가파르게 스케일링된 것을 특징으로 하는 메모리 시스템.
  16. 제14항에 있어서,
    상기 DQ 신호는, 상기 동작 주파수 조건이 기준치 이하인 때에, 상기 간격 및 상기 트랜지션 슬로프 중 적어도 하나를 이전보다 작거나, 완만하게 스케일링된 것을 특징으로 하는 메모리 시스템.
  17. 제16항에 있어서,
    상기 메모리 장치 및 상기 메모리 컨트롤러는,
    상기 동작 주파수 조건에 따라 가변적인 전원 전압이 인가되거나, 상기 동작 주파수에 따라 가변적인 드라이빙 세기(driving strength)를 갖도록 구성된 드라이버를 각각 포함하도록 구성된 것을 특징으로 하는 메모리 시스템.
  18. 제1 동작 주파수 조건에 대응하는 제1 리드 커맨드를 수신하는 단계;
    상기 제1 리드 커맨드에 응답하여, PAMn(n-level Pulse Amplitude Modulation)에 기반되고, 상기 제1 동작 주파수 조건에 부합하는 제1 DQ 신호를 생성하여 출력하는 단계;
    상기 제1 동작 주파수 조건과 상이한 제2 동작 주파수 조건에 대응하는 제2 리드 커맨드를 수신하는 단계; 및
    상기 제2 리드 커맨드에 응답하여, 상기 PAMn에 기반되고, 상기 제2 동작 주파수 조건에 부합하는 제2 DQ 신호를 생성하여 출력하는 단계를 포함하고,
    상기 제1 DQ 신호는, 상기 제2 DQ 신호의 인접 레벨들 간의 간격 및 인접 레벨들 간의 트랜지션 슬로프 중 적어도 하나와 상이한 것을 특징으로 하는 메모리 장치의 동작 방법.
  19. 제18항에 있어서,
    상기 제1 동작 주파수 조건을 나타내는 신호를 수신하는 단계;
    상기 제1 동작 주파수 조건을 기반으로 상기 제1 DQ 신호의 인접 레벨들 간의 간격 및 인접 레벨들 간의 트랜지션 슬로프 중 적어도 하나를 스케일링하기 위한 제1 DQ 파라미터를 결정하는 단계;
    상기 제2 동작 주파수 조건을 나타내는 신호를 수신하는 단계; 및
    상기 제2 동작 주파수 조건을 기반으로 상기 제2 DQ 신호의 인접 레벨들 간의 간격 및 인접 레벨들 간의 트랜지션 슬로프 중 적어도 하나를 스케일링하기 위한 제2 DQ 파라미터를 결정하는 단계를 더 포함하고,
    상기 제1 DQ 파라미터는, 상기 제2 DQ 파라미터와 상이한 것을 특징으로 하는 메모리 장치의 동작 방법.
  20. 제18항에 있어서,
    상기 제1 DQ 신호를 생성하여 출력하는 단계는,
    리드 데이터를 메모리 셀 어레이로부터 리드하는 단계;
    상기 리드 데이터에 대한 상기 PAMn 기반 인코딩을 수행하여 인코딩 데이터를 생성하는 단계;
    상기 제1 동작 주파수 조건에 부합하도록 스케일링된 전원 전압 또는 스케일링된 드라이빙 세기를 기반으로 상기 인코딩 데이터를 드라이빙하는 단계; 및
    드라이빙된 상기 인코딩 데이터를 상기 제1 DQ 신호로서 출력하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
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